KR101791730B1 - 반도체 구조 및 그 제조 방법 - Google Patents

반도체 구조 및 그 제조 방법 Download PDF

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Abstract

반도체 구조 및 반도체 구조를 제조하는 방법이 제공된다. 반도체 구조는 상면 및 하면을 갖는 웨이퍼 기판, 및 상기 웨이퍼 기판 내에서 상기 웨이퍼 기판의 상면 및 하면을 통과하는 딥 트렌치 절연체에 의해 획정되는 전도성 필러를 포함한다. 반도체 구조를 제조하는 방법은 다음의 단계를 포함한다. 딥 트렌치는 웨이퍼 기판의 상면으로부터 형성되어, 웨이퍼 기판 내에 전도성 영역을 정의한다. 전도성 영역은 도펀트로 도핑된다. 딥 트렌치는 절연성 재료로 채워져 딥 트렌치 절연체를 형성한다. 그리고, 웨이퍼 기판은 웨이퍼 기판의 하면으로부터 시닝(thinning)되어, 딥 트렌치 절연체를 노출시키고 상기 전도성 영역을 고립시켜 전도성 필러를 형성한다.

Description

반도체 구조 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 구조 및 그 제조 방법에 관한 것이다.
반도체 산업은 빠른 성장을 겪어왔다. 트랜지스터, 다이오드, 레지스터, 커패시터와 같은 다양한 전자 부품의 밀도에 있어서의 개선은 주어진 영역에서더 많은 부품들이 집적될 수 있도록 한다. 상호 접속의 횟수 및 길이 또한 전기 부품의 밀도 증가가와 함께 증가하고, 회로 RC 딜레이 및 동력 소모 또한 그러하다. 그러나, 집적되는 부품의 체적은 사실상 반도체 웨이퍼의 표면 상에서 필수적으로 2차원(2D)이다. 웨이퍼 표면의 부품의 밀도는 물리적인 한계를 갖는다. 이러한 한계를 해결하기 위해서, 더 높은 속도 및 밀도, 더 작은 크기, 및 다기능적 전자 디바이스를 제공하는, 적층된 다이들을 갖는 3차원 집적 회로(3D IC)가 소개된다.
다수의 다이들을 수직 방향으로 집적함으로써, 관통 실리콘 비아(through silicon via; TSVs)가, 상이한 기능 및 디바이스를 가진 다이들을 연결하기 위하여, 적층된 다이등에 사용될 수 있다. TSVs는 3D 웨이퍼-레벨 패키징과 호환이 되는 칩 대 칩 상호 접속 스킴(chip-to-chip interconnect schemes) 또는 웨이퍼 대 웨이퍼 상호 접속 스킴(wafer-to-wafer interconnect schemes)을 허용하기 위하여, 반도체 웨이퍼 기판을 완전히 통과하여 연장하는 비아다. TSVs는 전도성 재료로 채워져 있고, 연결 패드가 전도성 재료의 상하에 형성되어 있다. TSVs는 또한 신호를 다이의 일면으로부터 반대면으로 보내기 위해 사용되고, 이는 2D 구조와 반대로 더 짧은 상호 접속 거리를 제공한다. TSVs는 디자인에 있어서 다른 표준 셀보다 훨씬 크고, 따라서, IC 성과에 대단한 영향을 준다. 이에 따라, TSVs의 개선은 계속 이어질 것이다.
이 개시의 양상은 동반된 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실행에 따라, 다양한 특징부는 실제 크기에 따라 그려지지 않는다는 사실이 강조된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 몇몇 실시예에 따른, 반도체 구조의 단면도;
도 2a-2f는 몇몇 실시예에 따른, 반도체 구조를 제조하는 다양한 단계의 단면도;
도 3a-3h는 몇몇 실시예에 따른, 반도체 구조를 제조하는 다양한 단계의 단면도;
도 4a-4e는 몇몇 실시예에 따른, 반도체 구조를 제조하는 다양한 단계의 단면도;
도 5a-5h는 몇몇 실시예에 따른, 반도체 구조를 제조하는 다양한 단계의 단면도; 및
도 6은 몇몇 실시예에 따른, 딥 트랜치(deep trench)의 상면도이다.
이하의 개시는 주어진 문제의 다양한 특징을 시행하기 위한 다양한 서로 다른 실시예, 또는 예시를 제공한다. 구성 요소나 배열의 특정 예시는 이 개시를 단순화하기 위하여 아래에 설명되어 있다. 물론, 이들은 단지 예시에 불과하고, 한정을 의도한 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징 위에 또는 제2 특징상에 제1 특징을 형성하는 것은, 제1 및 제 특징이 직접 접촉되어 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징 사이에 추가적인 특징이 형성되어 제1 및 제2 특징이 직접 접촉되지 않는 실시예도 포함할 수 있다. 게다가, 이 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부"와 같은 공간적으로 상대적인 용어들은, 도면에 도시된 바와 같이, 하나의 구성 또는 특징의 다른 요소나 특징에 대한 관계를 묘사하기 위하여 설명의 편의를 위하여 사용된다. 공간적으로 상대적인 용어는 사용이나 작동에 있어서 도면에 묘사된 배향에 더하여 디바이스의 상이한 배향을 포괄하도록 의도된다. 장치는 그렇지 않게 배향될 수 있고(90도 회전되거나 또는 다른 배향), 이에 따라 여기에 사용되는 공간적으로 상대적인 기술 언어는 그렇게 해석될 수 있다.
여기에 사용된 바와 같이, "포함하는", "구성되는", "구비하는", "함유하는", "내포하는"와 같은 용어는 개방적으로, 즉, 포함하는 것을 의미하나 거기에 한정되지 않는 것으로 이해되어야 한다.
여기에 사용된 단수형, "하나의", 및 "상기"는, 맥락이 명백히 다르게 설명되지 않는 한, 복수형의 지시 대상을 포함한다. 그러므로, 예를 들어 유전체층의 지칭은, 맥락이 명백히 다르게 설명되지 않는 한, 2개 또는 그 이상의 유전체층을 갖는 실시예를 포함한다. 본 명세서 전체를 걸쳐 "하나의 실시예" 또는 "일 실시예"라는 지칭은 실시예와 관련해서 설명되는 특정 특징부, 구조, 또는 특성이 이 개시의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체를 통해 다양한 부분에서 "하나의 실시예" 또는 "일 실시예"라는 문구의 등장은 모두 반드시 동일 실시예를 참조하지는 않는다. 또한, 특정 특징부, 구조, 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다. 하기의 도면들은 실제 크기로 도시되지 않고, 오히려 단지 예증을 위해 의도되는 것이 인식되어야 한다.
TSVs는 3D IC 기술에서 사용된다. 몇몇 실시예에서, TSVs는, 트랜지스터, 커패시터, 및 레지스터와 같은 반도체 디바이스가 제조된 이후에 시작되고, 웨이퍼의 상면 및 하면을 전기적으로 연결하기 위하여 비아 내에 구리와 텅스텐과 같은 전도성 재료를 사용하는, 비이오엘(back end of line; BEOL) 공정에서 형성된다. 이 개시에서는, 반도체 구조의 메커니즘이 제공된다. 제조 방법은 TSVs 구조를 형성하기 위하여, 딥 트렌치 절연체에 의해 웨이퍼 기판에 전도성 필러를 정의하는 공정을 포함한다. 전도성 필러가 딥 트렌치 절연체에 의해 정의되기 때문에, 비아에 의해 형성된 TSVs가 오직 동일한 영역을 갖는 것과 비교할 때, 이 개시의 TSVs는 동시에 상이한 영역에 형성될 수 있다. 여기에 개시된 메커니즘은 구리나 텅스텐 없이 TSVs를 형성할 수 있고, 따라서, 비용을 절감하고 공정을 단순화할 수 있다. 더 나아가, 여기에 개시된 제조 방법은, 반도체 디바이스의 형성 이전에 TSVs를 형성하는 FEOL(front end of line; FEOL) 공정으로 TSVs를 형성한다.
도 1을 참조하면, 도 1은 몇몇 실시예에 따른 반도체 구조의 단면도이다. 도 1을 참조하면, 웨이퍼 기판(100)은 상면(102) 및 하면(104)를 갖는다. 딥 트렌치 절연체(110)에 의해 정의되는 웨이퍼 기판(100)의 전도성 필러(112)는, 웨이퍼 기판(100)의 상면(102) 및 하면(104)을 관통한다. 전도성 필러(112)는 웨이퍼 기판(100)의 상면(102) 및 하면(104)과 전기적으로 연결된다. 웨이퍼 기판(100)은 실리콘 웨이퍼, 실리콘-게르마늄 웨이퍼, 게르마늄 웨이퍼, 또는 갈륨-비화물 웨이퍼일 수 있다. 웨이퍼 기판(100)은 저농도 도핑(lightly doped; P- 또는 N-), 중간 농도 도핑(moderately doped; P 또는 N), 고농도 도핑(highly doped; P+ 또는 N+), 또는 초고농도 도핑(heavily doped; P++ 또는 N++) 웨이퍼일 수 있다. 몇몇 실시예에서, 웨이퍼 기판(100)은 웨이퍼 기판(100) 상에 에피층(epi layer)을 갖는다. 전도성 필러(112)는 도펀트를 포함한다. 도펀트는 인(phosphorus), 비소(arsenic), 보론(boron), 알루미늄(aluminum), 갈륨(gallium), 및 그들의 조합으로 구성되는 그룹으로부터 선택된다. 도펀트의 농도(concentration)은 제품의 요구에 의존한다. 딥 트렌치 절연체(110)는 중간 필러 재료(114) 및 필러 재료(114)를 둘러싸는 절연층(116)을 포함하고, 웨이퍼 기판(100) 및 전도성 필러(112)와 접촉한다. 절연층(116)은 절연 재료를 포함한다. 절연 재료는 산화물 또는 질화물 재료, 예를 들어 실리콘 산화물일 수 있다. 중간 필러 재료(114)는 도핑된 또는 비도핑된 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 또는 구리나 텅스텐 같은 금속일 수 있다. 몇몇 실시예에서, 딥 트렌치 절연체(110) 내의 중간 필러 재료 및 절연 재료는, 예를 들어, 실리콘 산화물로 동일할 수 있다. 몇몇 실시예에서, 웨이퍼 기판(100)은 하나 이상의 딥 트렌치 절연체, 예를 들어 딥 트렌치 절연체(111)를 가질 수 있다.
다양한 실시예에 따르면, 반도체 구조는 웨이퍼 기판의 상면 상에 복수의 반도체 디바이스(120)를 포함한다. 반도체 디바이스(120)는 트랜지스터, 커패시터, 레지스터 또는 그들의 조합을 포함할 수 있다. 반도체 디바이스(120)는, 예를 들면, CMOS(Complementary metal-oxide semiconductor)이다. 다양한 실시예에 따르면, 반도체 구조는 웨이퍼 기판(100)의 상면(102) 위에 상부 층간 유전체층(interlayer dielectric layer; 130); 상부 층간 유전체층(130) 위에 상부 금속층(135); 및 상부 층간 유전체층(130)에서 상부 금속층(135)과 접촉하는 복수의 상부 컨택 비아(132)를 더 포함할 수 있다. 상부 금속층(135) 및 상부 컨택 비아(132)는 전도성 필러(112)와 전기적으로 접촉한다. 반도체 디바이스(120)는 또한 상부 금속층(135)과 전기적으로 접촉한다. 상부 층간 유전체층(130)은, 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 플루오르화 실리케이트 글래스(fluorinated silicate glass; FSG), SiOxCy, 스핀-온-글래스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymer), 실리콘 카본 재료(silicon carbon material), 실리콘 산화물, 실리콘 질화물, 및 그들의 조합과 같은, 저 유전율(low-K) 유전 재료를 포함할 수 있다. 상부 금속층(135) 및 상부 컨택 비아(132)는 구리계 또는 알루미늄계 재료를 포함할 수 있다. 예를 들면, 구리계 재료는 실질적으로 순수한 원소 구리, 구리가 함유된 불가결한 불순물, 및 탄탈륨, 인듐, 주석, 아연, 망간, 크롬, 티타늄, 게르마늄, 스트론튬, 플라티늄, 마그네슘, 알루미늄 또는 지르코늄과 같은 원소를 소량 함유한 구리 합금을 포함한다.
다양한 실시예에 따르면, 반도체 구조는 웨이퍼 기판(100)의 하면(104) 위에 하부 층간 유전체층(140), 하부 층간 유전체층(140) 위에 하부 금속층(145), 및 하부 층간 유전체층(140)에서 하부 금속층(145)과 접촉하는 복수의 하부 컨택 비아(142)를 더 포함한다. 하부 금속층(145) 및 하부 컨택 비아(142)는 전도성 필러와 전기적으로 접촉한다. 하부 층간 유전체층(140)은 상부 층간 유전체층(130)과 동일한 재료, 예컨대, 실리콘 산화물 또는 BPSG를 포함할 수 있다. 하부 컨택 비아(142) 및 하부 금속층(145)는 상부 금속층(13)과 동일한 전도성 재료, 예컨대, 구리계 재료 또는 알루미늄계 재료를 포함할 수 있다. 몇몇 실시예에서, 솔더 범프와 같은 외부 접촉은 하부 금속층(145)에 형성된다.
도 2a-2f를 참조하면, 도 2a-2f는 몇몇 실시예에 따른, 반도체 구조를 제조하는 다양한 단계의 단면도이다. 도 2a를 참조하면, 딥 트렌치(208)가 웨이퍼 기판(200)의 상면(202)으로부터 웨이퍼 기판(200) 내에 형성되어 있다. 웨이퍼 기판(100)은 실리콘 웨이퍼, 실리콘-게르마늄 웨이퍼, 게르마늄 웨이퍼, 또는 갈륨-비화물 웨이퍼일 수 있다. 웨이퍼 기판(200)은 저농도 도핑(lightly doped; P- 또는 N-), 중간 농도 도핑(moderately doped; P 또는 N), 고농도 도핑(highly doped; P+ 또는 N+), 또는 초고농도 도핑(heavily doped; P++ 또는 N++) 웨이퍼일 수 있다. 전도성 영역(206)은 웨이퍼 기판(200) 내에서 딥 트렌치(208)에 의해 정의된다. 딥 트렌치(208)는 원형링, 삼각형링, 직사각형링 또는 다각형링의 패턴을 갖는다. 전도성 영역(206)의 상면도는 딥 트렌치(208)에 의해 정의되는 직사각형, 삼각형, 원형, 또는 다각형일 수 있다. 전도성 영역(206)은 웨이퍼 기판(200)의 상면(202) 및 하면(204)과 전기적으로 연결되는 전도성 필러(112)가 될 수 있다. 딥 트렌치를 형성하는 공정은, 웨이퍼 기판의 상면 위에 패드 산화물 및 하드 마스크를 증착하는 단계, 딥 트렌치를 형성하기 위하여 패터닝 및 에칭하는 단계, 하드 마스크와 패드 산화물을 제거하는 단계를 포함할 수 있다. 딥 트렌치는 예를 들어, 플라즈마 에칭, 화학적 습식 에칭(chemical wet etch), 및/또는 기술분야에서 공지된 다른 공정을 포함하는 적절한 에칭 방법을 사용하여 에칭될 수 있다. 하나의 실시예에서, 에칭 공정은, 웨이퍼 기판을 에칭하기 위하여, 깊은 반응성 이온 식각(RIE; reactive ion etching) 공정을 포함한다. 몇몇 실시예에서, 딥 트렌치의 깊이는 약 75㎛ 에서 약 150㎛의 범위에 있다.
도 2b를 참조하면, 도 2b는 반도체 구조를 제조하는 단계이다. 전도성 영역(206)은 딥 트렌치(208)가 웨이퍼 기판(200) 내에 형성된 이후에 도핑된다. 도펀트(207)는 전도성 영역(206) 내로 도핑된다. 도펀트(207)는 웨이퍼 기판이 어떠한 타입인지에 따라, 인(phosphorus), 비소(arsenic), 보론(boron), 알루미늄(aluminum), 갈륨(gallium), 및 그들의 조합일 수 있다. 도펀트(207)는 이온 주입 또는 확산에 의해 도핑될 수 있다.
도 2c를 참조하면, 딥 트렌치 절연체(210)는 딥 트렌치(208)을 절연성 재료로 채우는 것에 의해 형성된다. 절연 재료는 산화물 또는 질화물 재료일 수 있다. 이 개시의 다양한 실시예에서, 딥 트렌치 절연체는 폴리실리콘과 같은 중간 필러 재료, 및 중간 필러 재료를 둘러싸는 절연 재료를 포함하는 절연층으로 채워진다. 딥 트렌치 절연체는 열산화(thermal oxidation), 저압 화학 기상 증착 설비(LPCVD; Low Pressure Chemical Vapor Deposition), 대기압 화학 기상 증착 설비(APCVD; Atmospheric-Pressure Chemical Vapor Deposition), 플라즈마 화학 기상 증착 설비(PECVD; Plasma-enhanced chemical vapor deposition), 및 미래의 개발 증착 방식을 포함하는 증착 방법에 의해 형성된다. 증착 공정은 또한 상면에 절연 재료를 제거하기 위하여, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함한다.
도 2d 및 2e를 참조하면, 도 2d 및 2e는 다양한 실시예에 따라 딥 트렌치 절연체의 형성 이후에 도펀트가 도핑되는 제조 공정을 도시한다. 또한, 도 2d는 도 2a 이후의 제조 단계이다. 딥 트렌치 절연체(210)는 절연 재료를 딥 트렌치(208) 안으로 증착하는 공정에 의해 형성된다. 증착 방법 및 절연 재료는 전술한 방법 및 재료와 동일하다. 도 2e를 참조하면, 도펀트(207)는 전도성 영역(206) 안으로 도핑된다. 도펀트(207)는 인(phosphorus), 비소(arsenic), 보론(boron), 알루미늄(aluminum), 갈륨(gallium), 및 그들의 조합일 수 있다. 도펀트(207)는 이온 주입 또는 확산에 의해 도핑될 수 있다. 도펀트의 농도(concentration)는 구조의 요구에 의존한다.
도 2f를 참조하면, 도 2f는 도 2c 또는 도 2e 이후의 반도체 구조 제조 공정의 단계이다. 웨이퍼 기판(200)은 웨이퍼 기판(200)의 하면(204)으로부터 얇아져(thinned) 딥 트렌치 절연체(210)이 노출되고, 전도성 영역(206)을 고립시켜 전도성 필러(212)를 형성한다. 전도성 필러(212)는 웨이퍼 기판(200)의 상면(202) 및 하면(204)을 전기적으로 연결하는데 사용된다. 따라서, 웨이퍼 기판(200)의 전도성 및 도펀트(207) 농도는 전도성 필러의 디자인에 영향을 미친다. 예를 들면, 웨이퍼 기판(200)은 저농도 도핑된 웨이퍼 기판 또는 초고농도 도핑된 웨이퍼 기판일 수 있다. 전도성 필러(212)의 도펀트(207) 농도가 높을수록, 동일한 전도성을 수행하기 위하여 전도성 필러(212)는 더 작은 영역을 필요로 한다.
도 3a-3h를 참조하면, 도 3a-3h는 몇몇 실시예에 따른 반도체 구조를 제조하는 다양한 단계의 단면도이다. 도 3a를 참조하면, 딥 트렌치(308)는 웨이퍼 기판(300)의 상면(302)으로부터 웨이퍼 기판(300) 내에 형성된다. 웨이퍼 기판(300)은 실리콘 웨이퍼일 수 있다. 전도성 영역(306)은 웨이퍼 기판(300)의 딥 트렌치(308)에 의해 정의된다. 딥 트렌치(308)는 플라즈마 에칭, 화학적 습식 에칭(chemical wet etch), RIE, 및/또는 기술분야에서 공지된 다른 공정을 포함하는 적절한 에칭 방법을 사용하여 에칭될 수 있다. 몇몇 실시예에서, 딥 트렌치(308)의 깊이는 약 75㎛ 에서 약 150㎛의 범위에 있다.
도 3b를 참조하면, 전도성 영역(306)은 도펀트(307)로 도핑된다. 도핑 방법은 확산 또는 이온 주입(몇몇 실시예에서는 주입 영역을 정의하기 위한 추가적인 마스크가 필요할 수 있다)일 수 있다. 도펀트(307)는 인(phosphorus), 비소(arsenic), 보론(boron), 알루미늄(aluminum), 갈륨(gallium), 및 그들의 조합일 수 있다. 몇몇 실시예에서, 전도성 영역(306)은 딥 트렌치 절연치(310) 또는 반도체 디바이스(320)의 형성 이후에 도핑될 수 있다.
도 3c를 참조하면, 딥 트렌치 절연체(310)는 딥 트렌치(308)을 절연 재료로 채우는 것에 의해 형성된다. 이 개시의 다양한 실시예에서, 딥 트렌치 절연체(310)는, 절연층(316)이 딥 트렌치(308)에 증착되고 중간 필러층(314)이 절연층(316) 위에 증착되는, 다층 구조를 갖는다. 절연층(316)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 재료를 포함하고, 중간 필러층(314)을 웨이퍼 기판(300)과 고립시킨다. 중간 필러층(314)는 도핑된 또는 비도핑된 폴리실리콘, 실리콘 산화물, 및 실리콘 질화물과 같은 필러 재료, 또는 구리나 텅스텐과 같은 금속을 포함할 수 있다. 절연층(316)은 열산화 또는 LPCVD에 의해 형성될 수 있다. 중간층은 LPCVD, APCVD, PECVD, PVD 또는 어떠한 적절한 방법에 의해 형성될 수 있다. 그리고, CMP는 웨이퍼 기판(300)의 상면(302)에 증착된 절연 재료 및 필러 재료를 제거하기 위해 처리한다. 몇몇 실시예에서, 산화 공정은 딥 트렌치 절연체(310)를 보호하기 위하여, 딥 트렌치 절연체에 산화층을 형성하는데 사용된다.
도 3d를 참조하면, 복수의 반도체 디바이스(320)가 웨이퍼 기판(300)의 상면(302)에 형성된다. 딥 트렌치 절연체(310) 및 전도성 영역(306)이 반도체 디바이스(320)의 형성 이전에 형성되기 때문에, 이 개시에서 반도체 구조를 제조하는 방법은 FEOL 공정이다. 반도체 디바이스(320)는 트랜지스터, 커패시터, 레지스터, 또는 그들의 조합을 포함할 수 있다. 반도체 디바이스를 형성하는 작동은 증착, 패터닝, 에칭, 도핑, 및 기술분야에서 알려진 다른 작동을 포함할 수 있다.
도 3e-3g를 참조하면, 반도체 디바이스(320)가 형성된 이후, BEOL 공정이 웨이퍼(300)의 상면(302) 및 하면(304)에 진행되어, 복수의 층간 유전체층, 금속층, 및 컨택 비아를 포함하는 상호 접속 구조를 제조한다. 도 3e를 참조하면, 상부 층간 유전체층(330)은 웨이퍼 기판(300)의 상면(302) 전체에 형성되고; 복수의 상부 컨택 비아(332)가 상부 층간 유전체층(330) 내에 형성되고; 상부 금속층(334)이 상부 층간 유전체층(330) 위에 형성된다. 상부 컨택 비아(332) 및 상부 금속층(334)은 전도성 영역(306)에 전기적으로 연결된다. 이 개시의 다양한 실시예에서, 보호층(336)은 상부 금속층(334) 위에 형성된다. 상부 층간 유전체층(330)은 반도체 디바이스(320) 및 딥 트렌치 절연체(310)을 덮는다. 상부 층간 유전체층(330)은 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 플루오르화 실리케이트 글래스(fluorinated silicate glass; FSG), SiOxCy, 스핀-온-글래스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymer), 실리콘 카본 재료(silicon carbon material), 실리콘 산화물, 실리콘 질화물, 및 그들의 조합과 같은 저 유전율(low-K) 물질을 포함할 수 있다. 상부 층간 유전체층(330)은 스피닝(spinning), CVD, PECVD, 또는 LPCVD와 같이, 기술 분야에서 알려진 어떠한 적절한 방법에 의해 형성될 수 있다. 상부 컨택 비아(332) 및 상부 금속층(334)는 상부 층간 유전체층(330)의 부분을 에칭하고 이후 구리계 또는 알루미늄계 제료를 증착하는 것에 의해 형성된다. 예를 들면, 구리계 재료는 실질적으로 순수한 원소 구리, 구리가 함유된 불가결한 불순물, 및 탄탈륨, 인듐, 주석, 아연, 망간, 크롬, 티타늄, 게르마늄, 스트론튬, 플라티늄, 마그네슘, 알루미늄 또는 지르코늄과 같은 원소를 소량 함유한 구리 합금을 포함한다. 상부 층간 유전체층(330), 상부 컨택 비아(332) 및 상부 금속층(334)은 멀티 구조가 되어 상호 접속 구조를 형성할 수 있다. 컨택 비아(332)는 전도성 영역(312)의 상면(302)에 형성되고, 상부 금속층(334)에 연결된다. 반도체 디바이스(320)는 또한 상부 금속층(334)에 전기적으로 연결된다. 보호층(336)은 상부 금속층(334) 위에 형성되어, 상호 접속 구조를 보호한다. 보호층(336)은 실리콘 산화물 및 실리콘 질화물을 포함할 수 있고, CVD, PVD, 또는 스퍼터링과 같은 증착 방법에 의해 형성된다.
도 3f를 참조하면, 웨이퍼 기판(300)은 웨이퍼 기판(300)의 하면에서부터 얇아지고, 따라서, 딥 트렌치 절연체(310)이 노출되고, 전도성 필러(312)가 형성된다. 웨이퍼 기판(300)은 그라인딩(grinding), 에칭(etching), 및/또는 폴리싱 공정에 의해 얇아져 전도성 영역(306)을 고립시키고, 실리콘 필러(312)를 형성한다. 실리콘 필러(312)는 딥 트렌치 절연체(310)에 의해 둘러싸이고, 웨이퍼 기판(300)으로부터 고립된다. 따라서, 전도성 필러(312)는 웨이퍼 기판(300)의 상면(302) 및 하면(304)을 전기적으로 연결할 수 있다.
도 3g를 참조하면, 하부 층간 유전체층(340)은 웨이퍼 기판(300)의 하면(304) 위에 증착되고; 복수의 하부 컨택 비아(342)가 하부 층간 유전체층(340) 내에 형성되며; 하부 금속층(342)은 하부 층간 유전체층(340) 위에 형성된다. 하부 컨택 비아(342) 및 하부 금속층(344)는 전도성 필러(312)와 전기적으로 연결된다. 하부 층간 유전체층(340)은, 예컨대, 실리콘 산화물 또는 BPSG와 같은, 상부 층간 유전체층(330)과 동일한 재료를 포함할 수 있다. 하부 층간 유전체층(340)은 스피닝(spinning), PVD, CVD, PECVD, 또는 LPCVD와 같이, 기술 분야에서 알려진 적절한 방법에 의해 형성될 수 있다. 하부 컨택 비아(342) 및 하부 금속층(344)은 하부 층간 유전체층(340)의 부분을 에칭하고 이후 구리계 재료 또는 알루미늄계 재료와 같은 전도성 재료를 증착하는 것에 의해 형성된다. 몇몇 실시예에서, 솔더 범프와 같은 외부 접촉은 하부 금속층(344)에 형성된다.
도 3h를 참조하면, 도 3h는 다양한 실시예에 따른 반도체 구조를 도시한다. 도 3g의 상부 금속층(334) 및 하부 금속층(344)는 또한 패터닝되어 상부 금속층(335) 및 하부 금속층(345)를 형성할 수 있다. 그리고 또다른 딥 트렌치 절연체(311)가 실시예에서 도시된다. 반도체 구조의 반도체 제조 방법은 반도체 디바이스(332)를 형성하기 이전에 웨이퍼 기판에 복수의 딥 트렌치 절연체를 형성하는 공정을 포함할 수 있다.
도 4a-4e 및 5a-5h를 참조하면, 이러한 도면은 다른 종류의 웨이퍼 기판 및 도핑 방법을 이용한 전술한 제조 방법의 실시예를 도시한다. 도 4a를 참조하면, 딥 트렌치(408)는 웨이퍼 기판(400)의 상면(402)에 형성된다. 전도성 영역(406)은 웨이퍼 기판(400)의 딥 트렌치(408)에 의해 정의된다. 웨이퍼 기판(400)은 저농도 도핑된 P-타입 또는 N-타입(P- 또는 N-)의 실리콘 웨이퍼일 수 있다. 딥 트렌치(408)은 RIE에 의해 형성될 수 있다. 몇몇 실시예에서, 하드 마스크층이 웨이퍼 기판(400)의 상면(402) 위에 형성되어 딥 트렌치를 정의한다.
도 4b를 참조하면, 전도성 영역(406)은 도펀트(407)로 도핑되고, 도핑된 영역(409)은 딥 트렌치(408)의 주위에 형성되며, 도핑된 영역(409)은 도펀트(407)를 포함한다. 도펀트는 확산에 의해, 딥 트렌치(408)의 측벽 및 하면으로부터 웨이퍼 기판 내부로 도핑된다. 도펀트(407)는 딥 트렌치(408)의 측벽으로부터 전도성 영역(406)의 중간으로 확산되어, 전도성 영역(406)로 확산될 수 있고, 전도성 영역(406)으로 하여금, 전도성 영역(406)이 컨덕터(conductor)가 되도록 하는 도펀트 농도를 갖게 한다. 도펀트(407)는 또한 딥 트렌치(408)의 측벽 및 하면으로부터 웨이퍼 기판(400)으로 확산되고, 따라서, 도핑된 영역(409)이 형성된다. 예를 들면, 전도성 영역(409) 내의 도펀트 농도는 약 1019 내지 약 1021 atoms/㎤이다. 이 개시의 다양한 실시예에서, 확산 방법은 POCL3 도핑이다. 다양한 실시예에서, POCL3 도핑은 950℃에서 30분 동안 작동된다. 그리고 나서, 웨이퍼 기판(400)은 1100℃에서 2시간 동안 어닐(aneal)된다. 확산 공정은 많은 양의 웨이퍼를 동시에 도핑할 수 있는 일괄 처리(batch process)이다. 몇몇 실시예에서, 딥 트렌치를 형성하기 위한 하드 마스크가 확산 공정 이후에 제거된다.
도 4c를 참조하면, 딥 트렌치 절연체(410)는 딥 트렌치(408)을 절연 재료로 채우는 것에 의해 형성된다. 딥 트렌치(408)는 절연 재료만으로 채워지거나, 또는 딥 트렌치(408)는 딥 트렌치의 측벽 및 하면을 덮는 절연 재료로 형성되는 절연층(416) 및 딥 트렌치(408)을 채우는 중간 필러 재료(414)가 딥 트렌치 절연체(401)를 형성하는 다층 구조를 형성할 수도 있다. 절연 재료는 실리콘 산화물일 수 있고, CVD,PVD 또는 열산화에 의해 형성될 수 있다. 다양한 실시예에서, 절연층(416)은 ONO(Oxide-Nitride-Oxide) 유전체층일 수 있다. 중간 필러 재료(414)는 실리콘 산화물, 폴리실리콘, 또는 심지어 텅스텐일 수 있고, CVD 또는 PVD와 같은 증착 방법에 의해 형성된다.
도 4d를 참조하면, 도 4d는 씨닝(thinning) 공정 이후의 도 4c의 웨이퍼 기판(400)을 도시한다. 웨이퍼 기판(400)은 웨이퍼 기판(400)의 하면(404)으로부터 그라인딩에 의해 얇아진다. 웨이퍼 기판(400)은 딥 트렌치 절연체(410)가 노출될 때까지 그라인드된다. 따라서, 전도성 영역(406)은 딥 트렌치 절연체(410)에 의해 웨이퍼 기판(400)과 고립되고, 전도성 필러(412)를 형성한다. 전도성 필러(412)는 도펀트(407)를 포함하여 컨덕터(conductor)가 되고, 웨이퍼 기판(400)의 상면(402) 및 하면(404)을 전기적으로 연결한다.
도 4e를 참조하면, 도 4d는, 도 3d-3h의 실시예처럼, 웨이퍼 기판(400)을 씨닝(thinning)하기 전에 반도체 디바이스(420) 및 상호 접속 구조를 더 형성하고, 웨이퍼 기판(400)을 씨닝한 이후 하부 층간 유전체층(440), 하부 금속층(445) 및 하부 컨택 비아(442)를 형성한, 도 4c의 웨이퍼 기판을 도시한다. 반도체 디바이스(420), 예컨대 CMOS(Complementary metal-oxide semiconductor)는, 웨이퍼 기판(400)의 상면(402)에 형성된다. 웨이퍼 기판(400)의 상면(402) 위에 형성된 상호 접속 구조는, 상부 층간 유전체층(430), 복수의 상부 컨택 비아(432), 및 상부 금속층(435)을 포함한다. 상부 층간 유전체층(430)은 웨이퍼 기판(400)의 상면(402) 위에 형성되고, 반도체 디바이스(420) 및 전도성 필러(412)를 덮는다. 상부 층간 유전체층(430)에 형성된 상부 컨택 비아(432)는 전도성 필러(412)와 반도체 디바이스(420)에 접촉한다. 상부 층간 유전체층(430) 위에 형성되고 패터닝된 상부 금속층(435)은, 전도성 필러(412)와 반도체 디바이스(420)에 전기적으로 접속할 수 있다. 웨이퍼 기판(400)은 하면(404)로부터 얇아져 딥 트렌치 절연체(410)를 노출시킨다. 하부 층간 유전체층(440)은 웨이퍼 기판(400)의 하면(404) 위에 형성된다. 하부 컨택 비아(442)는 하부 층간 유전체층(440)에 형성되고 전도성 필러(412)에 접촉한다. 하부 층간 유전체층(440)의 위에 형성되어 패터닝된 하부 금속층(445)은 전도성 필러(412)와 전기적으로 연결된다. 제조 방법 및 재료는 도 3d-3h의 실시예와 동일하다. 예를 들면, 층간 유전체층은 실리콘 산화물 또는 BPSG를 포함할 수 있고, 금속층 및 컨택 비아는 구리 또는 알루미늄을 포함할 수 있다. 이 개시의 다양한 실시예에서, 복수의 딥 트렌치 절연체는 동일한 공정에서 형성될 수 있다. 또다른 딥 트렌치 절연체(411)는 웨이퍼 기판(400)에 형성될 수 있고, 도펀트(407)를 포함하는 도핑된 영역(409)에 의해 둘러싸일 수 있다. 활성 영역은 딥 트렌치 절연체(410 및 411)에 의해 정의될 수 있다.
도 5a-5h를 참조하면, 도 5a-5h는 웨이퍼 기판(500)이 초고농도 도핑된 웨이퍼 기판(503)이고, 에피층(501)이 웨이퍼 기판(503)에 형성된 실시예이다. 도 5a를 참조하면, 딥 트렌치(508)는 웨이퍼 기판(500)의 상면(502)으로부터 형성된다. 전도성 영역(506)은 웨이퍼 기판(500) 내에서 딥 트렌치(508)에 의해 정의된다. 웨이퍼 기판(500)은 그 위에 에피층(501)을 갖는 초고농도 도핑된 웨이퍼 기판(503)일 수 있다. 딥 트렌치(508)는 에피층(501)을 통과하여 초고농도 도핑된 웨이퍼 기판(503) 안으로 연장한다. 에피층(501)은 저농도 도핑된 P형 또는 N형 (P- 또는 N-) 에피층일 수 있다. 초고농도 도핑된 (N++ 또는 P++) 웨이퍼 기판(503)은, P형 또는 N형 도펀트를 가진 실리콘, 실리콘-게르마늄, 게르마늄, 또는 게르마늄-비화물을 포함할 수 있다. 도핑된 농도는 약 1019 내지 약 1021 atoms/㎤이다. 다양한 실시예에서, 웨이퍼 기판(500)은 P++ 웨이퍼 기판 상의 P-에피층이다. 다양한 실시예에서, 웨이퍼 기판(500)은 N++ 웨이퍼 기판 상의 P-에피층이다. 딥 트렌치(508)는 RIE에 의해 형성될 수 있다. 몇몇 실시예에서, 딥 트렌치의 깊이는 약 75㎛ 에서 약 150㎛의 범위에 있다.
도 5b를 참조하면, 딥 트렌치 절연체(510)는 딥 트렌치(508)를 절연 재료로 채우는 것에 의해 형성된다. 이 개시의 다양한 실시예에서, 딥 트렌치 절연체(510)는, 절연층(516)이 딥 트렌치(508)에 증착되고, 중간 필러 재료(514)가 절연층(516) 위에 증착되는, 다층 구조를 갖는다. 절연층(516)은 실리콘 산화물이나 실리콘 질화물과 같은 절연 재료를 포함하고, 중간 필러 재료(514)를 웨이퍼 기판(500)과 고립시킨다. 중간 필러 재료(514)는 도핑된 또는 도핑되지 않은 폴리실리콘 또는 실리콘 산화물을 포함할 수 있다. 절연층(516)은 열산화 또는 LPCVD에 의해 형성될 수 있다. 필러층은 LPCVD, APCVD, PECVD, PVD, ALD 또는 다른 적절한 방법에 의해 형성될 수 있다. 그리고, CMP는 웨이퍼 기판(500)의 상면(502)에 증착된 절연 재료와 중간 필러 재료를 제거하기 위해 처리한다.
도 5c를 참조하면, 전도성 영역(506)은 도펀트(507)로 도핑되고, 도핑된 영역(522)은 동일한 작동에 의해 형성된다. 웨이퍼 기판(500)이 초고농도 도핑된 웨이퍼 기판(503)에 형성된 에피층(501)을 갖기 때문에, 전도성 영역은 에피층(501)과 초고농도 도핑된 웨이퍼 기판(503)에서 다른 도펀트 농도를 가질 수 있다. 전도성 영역(506)이 컨덕터가 되도록 만들기 위하여, 전도성 영역(506)의 에피층(501)은 도펀트 농도가, 초고농도 도핑된 웨이퍼 기판과 동일하게 되도록 도핑될 필요가 있다. 이 개시의 다양한 실시예에서, 초고농도 도핑된 웨이퍼 기판 내 도펀트 농도는 약 1019 내지 약 1021 atoms/㎤이고, 에피층(501)에서는 약 1013 내지 약 1015 atoms/㎤이다. 따라서, 전도성 영역(506)의 에피층(501)은 약 1021 atoms/㎤으로 도핑할 수 있다. 도핑된 영역(522)은 전도성 영역(506)을 도핑하는 것과 함께 형성될 수 있다. 도핑된 영역(522)은 p 웰(p-well), n 웰(n-well) 또는 도핑이 필요한 다른 영역일 수 있다.
도 5d를 참조하면, 반도체 디바이스(502)는 웨이퍼 기판(500)의 상면(502)에 형성된다. 반도체 디바이스(520)는 트랜지스터, 커패시터, 다이오드, 또는 CMOS와 같은 이들의 조합일 수 있다. 이 개시의 다양한 실시예에서, 전도성 영역(506)은 반도체 디바이스(520)의 형성 도중에 또는 이후에 도핑될 수 있다. 전도성 영역(506)은 도핑된 영역(522)을 형성하거나 또는 반도체 디바이스(520)을 형성할 때 함께 도핑될 수 있다. 예를 들면, 전도성 영역(506)은, 반도체 디바이스를 형성할 때, 코어 또는 I/O p 웰 또는 n 웰을 형성하는 동일한 마스크에 도핑될 수 있다. 만일, 전도성 영역(506)을 도핑하는 공정이 반도체 디바이스(520)의 형성 도중의 다른 작동과 함께 도핑되지 않는다면, 반도체 디바이스(520)의 형성된 이후에 전도성 영역(506)을 도핑하기 위한 추가의 마스크가 더해질 수 있다. 따라서, 반도체 디바이스(520)의 제조 과정에 의존하여, 전도성 영역(506)을 도핑하는 공정은 반도체 디바이스(520)의 형성 전, 도중 또는 이후에 작동할 수 있다.
도 5e를 참조하면, 웨이퍼 기판(500)의 상면(502) 위에 형성된 상호 접속 구조는 상부 층간 유전체층(530), 복수의 상부 컨택 비아(532), 및 상부 금속층(535)를 포함한다. 상부 층간 유전체층(530)은 웨이퍼 기판(500)의 상면(502) 위에 형성되고, 반도체 디바이스(530) 및 전도성 영역(506)을 덮는다. 상부 컨택 비아(532)는 상부 층간 유전체층(530) 내에 형성되고, 전도성 영역(506) 및 반도체 디바이스(520)과 접촉한다. 상부 층간 유전체층(530)의 위에 형성된 상부 금속층(534)은 전도성 영역(506)과 반도체 디바이스(520)을 전기적으로 연결한다. 다양한 실시예에서, 보호층(536)은 상부 금속층(534) 위에 형성된다. 상호 접속 구조를 형성하기 위한 방법 및 재료는 전술한 실시예와 동일할 수 있다.
도 5f를 참조하면, 웨이퍼 기판(500)은, 웨이퍼 기판(500)의 하면(504)으로부터 얇아져 딥 트렌치 절연체(510)를 노출한다. 따라서, 전도성 영역(506)은 딥 트렌치 절연체(510)에 의해 고립되어, 전도성 필러(512)를 형성한다. 전도성 필러는 웨이퍼 기판(500)의 상면(502)과 하면(504)을 전기적으로 전도한다.
도 5g를 참조하면, 하부 층간 유전체층(540)은 웨이퍼 기판(500)의 하면(504) 위에 형성된다. 하부 컨택 비아(542)는 하부 층간 유전체층(540)에 형성되고, 전도성 필러(512)에 접촉한다. 하부 층간 유전체층(540) 위에 형성되어 패터닝된 하부 금속층(544)은 전도성 필러(512)에 전기적으로 연결된다. 제조 방법 및 재료는 도 3h의 실시예와 동일할 수 있다. 예를 들면, 하부 층간 유전체층(540)은 실리콘 산화물 또는 BPSG를 포함할 수 있고, 금속층 및 컨택 비아는 구리 또는 알루미늄을 포함할 수 있다. 따라서, 전도성 필러(512) 및 전도성 필러(512)를 둘러싸는 딥 트렌치 절연체(510)는, 비아 내의 산화물로 둘러싸인 텅스텐 또는 구리를 포함하는 TSV를 대체할 수 있다. 전도성 필러(512)는 포함되는 다른 금속 물질 없이, 상부 금속층(534) 및 하부 금속층(544)와 전기적으로 연결될 수 있다.
도 5h를 참조하면, 웨이퍼 기판(500)은, 초고농도 도핑된 웨이퍼 기판(503) 및 웨이퍼 기판(503) 위에 형성된 에피층(501)을 갖는다. 두 개의 딥 트렌치 절연체(510, 511)가 웨이퍼 기판(500)에 형성되고, 전도성 필러(512, 513)를 각각 둘러싼다. 전도성 필러(512)에 형성된 에피층(501)은 도펀트로 도핑되어, 전도성 필러(512) 내의 도펀트 농도를 균일화한다. 실시예는 전도성 필러(512, 513)가 다른 필러 영역을 갖고 동일한 공정에서 형성되는 것을 보여준다. 비아 내에 형성되어 TSVs의 영역을 변경하기 어려운 TSVs과 비교된다. 전도성 필러의 영역은 전도율(conductivity)에 영향을 주며, 더 큰 영역이 더 낮은 저항을 갖는다. 따라서, 전도성 필러의 전도율은 전도성 필러의 영역에 의해 조정될 수 있다.
도 6을 참조하면, 도 6은 딥 트렌치와 전도성 영역의 상면도를 보여준다. 딥 트렌치를 형성하는 마스크는, 교차 평행(intersecting parallels; 614), 직사각형 링(620), 원형 링(630), 삼각형 링(640) 또는 다각형 링의 패턴을 갖는다. 그리고, 딥 트렌치 절연체는 원형 링, 삼각형 링, 직사각형 링, 또는 다각형 링의 패턴을 갖는다. 전도성 영역은 딥 트렌치에 의해 정의되고, 따라서, 직사각형 (612, 622), 원형(632), 삼각형(642), 또는 다각형의 패턴을 갖는다. 부드러운 코너 형상은 응력 해방(stress release)을 향상시킬 수 있다. 교차 평행(614), 돌충부(610)의 형상은 전도성 영역(612)의 경계를 보다 정확하게 정의하는데 도움을 준다. 이 개시의 다양한 실시예에서, 전도성 영역(612)의 직경은 약 3 ~ 약 50㎛의 범위, 딥 트렌치(614)의 폭은 약 1 ~ 약 3㎛의 범위, 돌출부(610)는 약 0 ~ 약 5㎛의 범위 내에서 연장한다.
이 개시는 반도체 구조 및 반도체 구조의 제조 방법을 제공한다. 반도체 구조는, 딥 트렌치 절연체에 의해 고립되고 웨이퍼 기판에서 웨이퍼 기판의 상면 및 하면을 통과하는 전도성 필러를 포함한다. 전도성 필러는 금속 없이 전도하여, 비용을 절감하고 공정을 단순화한다. 전도성 필러는 다른 상면 형상 및 영역으로 형성되어 디자인 설계에 유익하고, 부드러운 코너 형상은 응력 해방(stress release)을 향상시킬 수 있다. 또한, 전도성 필러는 P++ 웨이퍼 기판 상의 P- 에피층 내의 저항을 낮출 수 있다. 반도체 구조를 제조하는 방법은 웨이퍼 기판에 전도성 필러를 형성하기 위한 FEOL 공정을 제공한다. 텅스텐 또는 구리로 TSVs를 형성하는 것, 즉, BEOL 공정과 다르다. 그리고, 제조 방법은, 도핑된 웨이퍼 기판이든 도핑되지 않은 웨이퍼 기판이든, 또는 에피층을 갖는 웨이퍼 기판이든 불문하고, 다른 종류의 웨이퍼 기판들에 적합할 수 있다.
이 개시의 다양한 실시예에서, 반도체 구조는, 상면과 하면; 및 웨이퍼 기판 내에서 딥 트렌치에 의해 정의되고, 웨이퍼 기판의 상면 및 하면을 통과하는 전도성 필러를 갖는 웨이퍼 기판을 포함할 수 있다.
이 개시의 다양한 실시예에 있어서, 반도체 구조의 제조 방법은 다음의 작동들을 포함한다. 딥 트렌치는 웨이퍼 기판의 상면으로부터 형성되어, 웨이퍼 기판에서 전도성 영역을 정의한다. 전도성 영역은 도펀트에 의해 도핑된다. 딥 트렌치는 절연 재료로 채워져 딥 트렌치 절연체를 형성한다. 그리고, 웨이퍼 기판은 웨이퍼 기판의 하면으로부터 얇아져 딥 트렌치 절연체를 노출시키고, 전도성 영역을 고립시켜 전도성 필러를 형성한다.
이 개시의 다양한 실시예에서, 반도체 구조를 제조하는 방법은 다음의 작동들을 포함한다. 전도성 영역은 웨이퍼 기판의 상면으로부터 딥 트렌치를 형성하는 것에 의해 웨이퍼 기판에서 정의된다. 딥 트렌치 절연체는 딥 트렌치를 절연 재료로 채움으로써 형성된다. 전도성 영역은 도펀트에 의해 도핑된다. 복수의 반도체 디바이스들은 웨이퍼 기판의 상면에 형성된다. 상부 층간 유전체층은 웨이퍼 기판의 상면 전체에 증착될 수 있다. 복수의 상부 컨택 비아는 상부 층간 유전체층 내에 형성되고, 상부 층간 유전체층 위에 상부 금속층이 형성되며, 상부 컨택 비아 및 상부 금속층은 전도성 영역에 전기적으로 연결된다. 웨이퍼 기판은 웨이퍼 기판의 하면으로부터 얇아져 딥 트렌치 절연체를 노출시키고, 전도성 영역을 고립시켜 전도성 필러를 형성한다. 하부 층간 유전체층은 웨이퍼 기판의 하면 전체에 증착될 수 있다. 복수의 하부 컨택 비아는 하부 층간 유전체층 내에 형성되고, 하부 층간 유전체층 위에 하부 금속층이 형성되며, 하부 컨택 비아 및 하부 금속층은 전도성 영역에 전기적으로 연결된다.
앞서 서술한 것은 다양한 실시예의 특징들을 서술하여 당업자가 이 개시의 양상을 더 쉽게 이해하기 위한 것이다. 당업자는, 여기에 소개한 실시예의 동일한 목적 및/또는 동일한 이점을 달성하기 위하여, 다른 공정 및 구조의 디자인 또는 수정의 토대로서 본 발명을 쉽게 이용할 수 있음을 알아야 한다. 당업자는 이와 같은 동등한 구성이 이 개시의 사상 및 범위로부터 이탈하지 않는다는 것을 깨달아야 하고, 이 개시의 사상 및 범위로부터 이탈하지 않고 다양한 수정, 대체 및 변경이 수행될 수 있다는 것을 깨달아야 한다.

Claims (10)

  1. 반도체 구조에 있어서,
    상면 및 하면을 구비한 초고농도 도핑된(heavily doped) 기판;
    상기 초고농도 도핑된 기판 위에 형성된 에피층;
    상기 에피층의 상면 및 상기 초고농도 도핑된 기판의 하면을 통과하는 딥 트렌치 절연체에 의해 정의되는, 상기 에피층과 상기 초고농도 도핑된 기판 내의 전도성 필러
    를 포함하고,
    상기 딥 트렌치 절연체는 상기 전도성 필러와 접촉하면서 상기 전도성 필러를 둘러싸며, 상기 에피층 내의 전도성 필러는 도펀트로 도핑되는 것인, 반도체 구조.
  2. 삭제
  3. 제1항에 있어서,
    상기 전도성 필러에 전기적으로 연결되는 컨택 비아를 더 포함하는 것인, 반도체 구조.
  4. 삭제
  5. 제1항에 있어서,
    상기 에피층의 상면 위의 상부 층간 유전체층;
    상기 상부 층간 유전체층 위의 상부 금속층; 및
    상기 상부 층간 유전체층 내에서, 상기 상부 금속층과 접촉하는 복수의 상부 컨택 비아;
    를 포함하고,
    상기 상부 금속층 및 상기 상부 컨택 비아는 상기 전도성 필러에 전기적으로 연결되는 것인, 반도체 구조.
  6. 제5항에 있어서,
    상기 초고농도 도핑된 기판의 하면 위의 하부 층간 유전체층;
    상기 하부 층간 유전체층 위의 하부 금속층; 및
    상기 하부 층간 유전체층 내에서, 상기 하부 금속층과 접촉하는 복수의 하부 컨택 비아;
    를 포함하고,
    상기 하부 금속층 및 상기 하부 컨택 비아는 상기 전도성 필러에 전기적으로 연결되는 것인, 반도체 구조.
  7. 제1항에 있어서,
    상기 에피층과 상기 초고농도 도핑된 기판 내의 상기 딥 트렌치 절연체 주위에 도핑된 영역을 더 포함하고, 상기 도핑된 영역은 상기 도펀트를 포함하는 것인, 반도체 구조.
  8. 제1항에 있어서,
    상기 딥 트렌치 절연체는,
    중간 필러 재료; 및
    상기 필러 재료를 둘러싸고, 상기 에피층, 상기 초고농도 기판 및 상기 전도성 필러와 접촉하는 절연층
    을 포함하는 것인, 반도체 구조.
  9. 반도체 구조를 제조하는 방법에 있어서,
    초고농도 도핑된 기판 및 상기 초고농도 도핑된 기판 상에 형성된 에피층 내에 전도성 영역을 정의하기 위하여, 상기 에피층의 상면으로부터 딥 트렌치를 형성하는 단계로서, 상기 딥 트렌치는 상기 에피층을 통해 상기 초고농도 도핑된 기판내로 연장하며 상기 전도성 영역을 둘러싸는 것인, 상기 딥 트렌치를 형성하는 단계;
    상기 에피층 내의 전도성 영역을 도펀트로 도핑하는 단계;
    딥 트렌치 절연체를 형성하기 위하여, 절연성 재료로 상기 딥 트렌치를 충진하는 단계;
    상기 딥 트렌치 절연체를 노출시키고 상기 전도성 영역을 고립시켜 전도성 필러를 형성하기 위하여, 상기 초고농도 도핑된 기판의 하면으로부터 상기 초고농도 도핑된 기판을 시닝(thinning)하는 단계
    를 포함하는 반도체 구조를 제조하는 방법.
  10. 반도체 구조를 제조하는 방법에 있어서,
    초고농도 도핑된 기판 상에 형성된 에피층의 상면으로부터 딥 트렌치를 형성함으로써, 상기 초고농도 도핑된 기판 및 상기 에피층 내에 전도성 영역을 정의하는 단계로서, 상기 딥 트렌치는 상기 에피층을 통해 상기 초고농도 도핑된 기판내로 연장하며 상기 전도성 영역을 둘러싸는 것인, 상기 전도성 영역을 정의하는 단계;
    절연성 재료로 상기 딥 트렌치를 충진함으로써, 딥 트렌치 절연체를 형성하는 단계;
    상기 에피층 내의 전도성 영역을 도펀트로 도핑하는 단계;
    상기 에피층의 상면 상에 복수의 반도체 디바이스들을 형성하는 단계;
    상기 에피층의 상면의 전면 위에 상부 층간 유전체층을 성막하는 단계;
    상기 상부 층간 유전체층 내에 복수의 상부 컨택 비아들을 형성하고, 상기 층간 유전체층 위에 상부 금속층을 형성하는 단계로서, 상기 상부 컨택 비아들 및 상기 상부 금속층은 상기 전도성 영역에 전기적으로 연결되는 것인, 상기 복수의 상부 컨택 비아들 및 상부 금속층을 형성하는 단계;
    상기 딥 트렌치 절연체를 노출시키고 상기 전도성 영역을 고립시켜 전도성 필러를 형성하기 위하여, 상기 초고농도 도핑된 기판의 하면으로부터 상기 초고농도 도핑된 기판을 시닝(thinning)하는 단계;
    상기 초고농도 도핑된 기판의 하면 위에 하부 층간 유전체층을 성막하는 단계; 및
    상기 하부 층간 유전체층 내에 복수의 하부 컨택 비아들을 형성하고, 상기 하부 층간 유전체층 위에 하부 금속층을 형성하는 단계로서, 상기 하부 컨택 비아들 및 상기 하부 금속층은 상기 전도성 필러에 전기적으로 연결되는 것인, 상기 복수의 하부 컨택 비아들 및 하부 금속층을 형성하는 단계
    를 포함하는 반도체 구조를 제조하는 방법.
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