KR20130117329A - 비아 라스트 관통 비아를 위한 방법 및 장치 - Google Patents

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파오 퉁 첸
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Abstract

비아 라스트 관통 비아를 형성하기 위한 방법. 방법은 유전층에 배치된 전도성 상호접속 물질을 포함하는 전면을 갖고 대향 후면을 갖는 능동 디바이스 웨이퍼를 제공하는 단계; 캐리어 웨이퍼의 제1 표면에서부터 캐리어 웨이퍼의 제2 표면으로 확장된 산화물로 충진된 관통 비아를 갖는 캐리어 웨이퍼를 제공하는 단계; 캐리어 웨이퍼의 제2 표면을 능동 디바이스 웨이퍼의 전면에 본딩하는 단계; 산화물 관통 비아를 형성하도록 캐리어 웨이퍼의 관통 비아의 산화물을 에칭하는 단계; 및 전도성 상호접속 물질에 전기 접속하고 능동 디바이스 웨이퍼로 확장되는 전도체를 형성하도록 산화물 관통 비아 내에 전도체 물질을 증착하는 단계를 포함한다. 장치는 캐리어 웨이퍼를 통해서, 캐리어 웨이퍼에 본딩된 능동 디바이스 웨이퍼로 확장된 산화물 관통 비아를 갖는 캐리어 웨이퍼를 포함한다.

Description

비아 라스트 관통 비아를 위한 방법 및 장치{METHODS AND APPARATUS FOR VIA LAST THROUGH-VIAS}
관련 출원에 대한 상호 참조
본 출원은 발명의 명칭이 "Fabrication Method of Via-last TOV for BSI Image Sensor and Resulting Structures"이며, 2012년 4월 18일자에 출원된 미국 가특허 출원서 제61/625,987호에 관한 것으로, 이에 대한 우선권을 주장하며, 이 내용은 본 명세서에 참조로 포함된다.
반도체 웨이퍼를 이용하는 3차원(3D) 배치를 위한 종래의 관통 비아(through-via; TV) 공정을 형성할 때, 웨이퍼로부터 관통 실리콘 비아(through silicon via; TSV)를 분리시키기 위해 관통 실리콘 비아(TSV)를 얇은 산화물층을 따라 늘어서도록 저온 산화가 채택된다. 일반적인 TSV의 높은 종횡비(aspect ratio)로 인해, 웨이퍼에서 비아의 바텀에 있는 트렌치 코너의 응력(stress)은 산화물 균열을 일으킬 수 있고, 금속화가 이후에 형성될 때, 금속 압출(예컨대, 구리(Cu) 압출)이 형성될 수 있다. 이러한 균열 및 압출은 디바이스 신뢰성 및 성능에 부정적인 영향을 미친다.
후면 조사형(back side illumination; BSI) CMOS 이미지 센서(CMOS image sensor; CIS) 디바이스의 제조 동안에, TV의 특정한 애플리케이션에서, 캐리어 웨이퍼가 웨이퍼 본딩을 이용하여 능동 디바이스 웨이퍼에 본딩되는 웨이퍼일 수 있다. 예를 들어, 실리콘 웨이퍼는 능동 디바이스 웨이퍼일 수 있고, 그 안에 형성된 다수의 집적 회로를 가질 수 있으며, 집적 회로는 각각의 CIS 디바이스이고, 집적 회로 각각은 포토다이오드의 어레이를 갖는다. 몇 개의 금속화층들이 능동 디바이스 웨이퍼의 전면 위에 형성된 유전체의 층들에 형성될 수 있다.
능동 디바이스 웨이퍼의 서로 다른 후면 상에서, 후면 조사형(BSI) CMOS 이미지 센서의 경우, 빛이 BSI CIS 디바이스의 포토다이오드에 떨어지게 될 것이고, 컬러 필터 어레이(color filter array; CFA) 물질이 능동 디바이스 웨이퍼의 후면 위에 형성되고, 컬러 픽셀을 형성하도록 포토다이오드와 함께 정렬될 수 있다. 마이크로렌즈(Microlens; ML) 물질이 수광(light reception)을 더욱 증가시키기 위해 CFA 물질 위에 배치될 수 있다. 글래스층이 CIS 디바이스를 보호하기 위해 능동 디바이스 웨이퍼의 후면에 본딩될 수 있다. CFA, ML을 위해 이용되는 물질 및 본딩 물질은 고온 공정에 특히 민감할 수 있다.
이러한 BSI CIS 디바이스를 완성하기 위해서, 웨이퍼 레벨 공정에서, 실리콘 캐리어 웨이퍼와 같은 캐리어 웨이퍼가 능동 디바이스 웨이퍼의 전면 위에 본딩될 수 있다. 종래 방식에서, TV는 반도체 캐리어 웨이퍼 내를 관통하여 에칭되어, 캐리어 웨이퍼를 관통하여 확장되는 비아 개구부를 형성할 수 있다. TV는 능동 디바이스 웨이퍼 위에 형성된 최상위 금속화층의 일부를 노출하도록 확장될 수 있다. 구리 전도성 물질 또는 다른 전도체들이 관통 비아에 증착될 수 있고, 전도체들은 캐리어 웨이퍼를 관통하여 확장된 전기 경로를 생성한다.
캐리어 웨이퍼에 TSV를 형성하기 위한 실리콘 에칭 공정 및 발생할 수 있는 관련된 열 응력 및 기계적 응력이 능동 디바이스 웨이퍼의 상위 유전층에 균열을 일으킬 수 있다. 균열은 비아의 라이너 산화층에서 형성될 수 있다. 더욱이, 구리 압출이 구리 증착 공정 동안에 이러한 균열에서 형성될 수 있다. 캐리어 웨이퍼에서 TSV를 형성하는데 이용되는 공정들은 고온 공정들을 요구할 수 있다. 이러한 공정들에서 이용되는 고온은 능동 디바이스 웨이퍼에 있는 디바이스들에 그리고 이용되는 다른 물질들에 원하지 않는 열 응력을 더욱 발생시킬 수 있다.
본 발명의 목적은, 비아 라스트 관통 비아를 위한 방법 및 장치를 제공하는 것이다.
비아 라스트 관통 비아를 형성하기 위한 방법. 방법은 유전층에 배치된 전도성 상호접속 물질을 포함하는 전면을 갖고 대향 후면을 갖는 능동 디바이스 웨이퍼를 제공하는 단계; 캐리어 웨이퍼의 제1 표면에서부터 캐리어 웨이퍼의 제2 표면으로 확장된 산화물로 충진된 관통 비아를 갖는 캐리어 웨이퍼를 제공하는 단계; 캐리어 웨이퍼의 제2 표면을 능동 디바이스 웨이퍼의 전면에 본딩하는 단계; 산화물 관통 비아를 형성하도록 캐리어 웨이퍼의 관통 비아의 산화물을 에칭하는 단계; 및 전도성 상호접속 물질에 전기 접속하고 능동 디바이스 웨이퍼로 확장되는 전도체를 형성하도록 산화물 관통 비아 내에 전도체 물질을 증착하는 단계를 포함한다. 장치는 캐리어 웨이퍼를 통해서, 캐리어 웨이퍼에 본딩된 능동 디바이스 웨이퍼로 확장된 산화물 관통 비아를 갖는 캐리어 웨이퍼를 포함한다.
본 발명에 따르면, 비아 라스트 관통 비아를 위한 방법 및 장치를 제공하는 것이 가능하다.
본 발명 및 본 발명의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들과 함께 이하의 상세한 설명을 참조한다.
도 1은 실시예로 이용하기 위한 BSI CIS의 예시적인 장치인 능동 디바이스 웨이퍼를 횡단면도로 도시한다.
도 2는 중간 처리 단계에 있는 예시적인 캐리어 웨이퍼를 횡단면도로 도시한다.
도 3은 추가적인 처리 후에 도 2의 캐리어 웨이퍼를 횡단면도로 도시한다.
도 4는 CMP 처리 후에 도 3의 캐리어 웨이퍼를 횡단면도로 도시한다.
도 5는 추가의 산화물 증착 처리 후에 도 4의 캐리어 웨이퍼를 횡단면도로 도시한다.
도 6은 예시적인 본딩 웨이퍼 구조를 형성하기 위해 능동 디바이스 웨이퍼에 본딩되는, 도 5와 같은 캐리어 웨이퍼를 갖는 실시예를 횡단면도로 도시한다.
도 7은 웨이퍼 씨닝(wafer thinning) 처리 후에 캐리어 웨이퍼를 나타내는 도 6의 구조를 횡단면도로 도시한다.
도 8은 비아 처리 후에 도 7의 본딩 웨이퍼 구조를 횡단면도로 도시한다.
도 9는 추가적인 처리 후에 도 8의 본딩 웨이퍼 구조를 횡단면도로 도시한다.
도 10은 실시예의 완성된 본딩 웨이퍼 구조를 횡단면도로 도시한다.
도 11은 대안적인 실시예를 나타내기 위해 추가적인 처리 후에 도 8의 본딩 웨이퍼 구조를 횡단면도로 도시한다.
도 12는 대안적인 실시예의 추가적인 처리 후에 도 11의 본딩 웨이퍼 구조를 횡단면도로 도시한다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 바람직한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 예시적인 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 명세서는 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용 가능한 개념을 제공한다는 점을 이해해야 한다. 설명하는 예시적인 실시예들은 다양한 실시예들을 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 발명의 범위 또는 첨부된 특허청구 범위를 한정시키려는 것은 아니다.
첨부된 도면들에 나타나는 바와 같이, 예시된 실시예들은 실리콘 관통 비아 또는 기판 관통 비아, 인터포저를 통해 확장된 비아 등을 포함하고, 일반적으로 본 명세서에서 TV로서 모두 언급되는, 관통 비아와 같은 상호접속의 개선된 신뢰성을 위한 공정을 제공한다. 특히 이러한 실시예의 이용에 적합한 하나의 애플리케이션에서, BSI CIS 디바이스가 능동 디바이스 웨이퍼에 형성된다. 그러나, 본딩 웨이퍼를 이용하는 3D 패키징이 증가하고 있고, 이러한 실시예들의 TV 및 방법이 관통 비아를 갖는 캐리어 웨이퍼 또는 캐리어 기판이 다른 웨이퍼 또는 기판으로 확장되어 형성되는 다수의 애플리케이션들에 적용 가능하다. 이하에 더욱 제공되는 바와 같이, 예시된 실시예들은 캐리어 웨이퍼 상에 고밀도 플라즈마 산화물(high density plasma oxide; HDP Ox) 공정으로 비아를 형성하는 것을 포함한다. 연삭 단계(grinding step) 또는 연마 단계(polishing step)는 관통 비아 및 HDP Ox의 바텀을 노출한다. 비아 개구부가 HDP Ox에 나중에 형성된다. 그러면, 형성된 관통 비아는 종래의 방식인 실리콘 관통 비아(TSV)가 아니라, 산화물 관통 비아(through oxide via; TOV)이다. TOV는 저온 에칭 공정을 이용하여 형성될 수 있으므로, 더욱 낮은 열 응력이 생성된다. 최종 디바이스에 증가된 신뢰성을 제공하면서, 종래의 TV 방식에서 관찰된 산화물 균열 및 금속 압출이 제거된다.
예시된 실시예들의 이용의 유리한 특징은, 비아 에칭을 더욱 간단하게 하고, 예를 들어 BSI CIS 애플리케이션에서 능동 디바이스 웨이퍼에 이용되는 물질들에 대한 열 충격이 덜하며, 이러한 열 충격은 CFA/ML 물질 및 본딩 물질에서 줄어들고, 이러한 실시예의 이용은 또한 비아 측벽 및 코너에서 산화물 균열의 위험을 감소시킨다.
도 1은 능동 디바이스 웨이퍼(11)를 횡단면도로 나타낸다. 실시예들의 이용을 나타내기 위해 본 명세서에서 이용되는 예제들이 BSI CIS 디바이스 웨이퍼로서 능동 디바이스 웨이퍼(11)를 설명하고 있지만, 실시예들은 관통 비아 및 3D 웨이퍼 어셈블리를 제공하고, 이들은 임의의 특정한 애플리케이션으로 실시예들을 제한하지 않고, 캐리어 웨이퍼가 다른 디바이스에 적층되는 경우, 웨이퍼 및 기판의 관통 비아에 적용 가능한 장점을 갖는다.
이제 도 1로 가면, BSI CIS 디바이스(11)가 도시되어 있다. 기판(13)이 제공되고, 이 기판(13)은 실리콘 웨이퍼 또는 다른 반도체 웨이퍼일 수 있다. 포토다이오드(23)의 어레이가 기판(13)의 일부에 형성된다. 주변 회로가 MOS 트랜지스터(21 및 19)를 포함할 수 있고, 이것은 예를 들어 도핑된 웰에 형성된 NMOS 트랜지스터(19) 및 PMOS 트랜지스터(21)일 수 있다. 게이트 전도체(29)가 포토다이오드(23) 및 도핑된 웰 영역에 형성된 트랜지스터들(21 및 19) 위에 형성된 것으로 도시되어 있고, 게이트 전도체(29)는 폴리실리콘, 도핑된 폴리실리콘 또는 금속 게이트 물질을 포함하는 다른 게이트 물질일 수 있고, 그것에 형성된 측벽 절연체(도시되지 않음)를 가질 수 있다. 공지된 바와 같이, 포토다이오드(23)의 어레이는 3T 또는 4T 포토다이오드 셀에 전하 전송 트랜지스터, 판독 선택 트랜지스터, 및 리셋 트랜지스터와 같은 특정한 액세스 트랜지스터들(간략함을 위해 도시되지 않음)을 포함할 수 있다. 쉘로우 트렌치 분리(shallow trench isolation; STI) 또는 LOCOS 분리일 수 있는 분리 영역(33)이 트랜지스터 웰(21 및 19)로부터 포토다이오드(23) 간의 분리를 제공하는 것으로 도시되고, 트랜지스터 웰(21 및 19)은 또한 서로로부터 전기적으로 분리된다.
유전체 구조(25)가 웨이퍼(13)의 전면 표면 위에 놓이고, 유전체 구조(25)는 복수의 레벨간 및 금속간 유전층을 포함할 수 있다. 이러한 층들은 소위 활성 디바이스 웨이퍼의 BEOL(back end of line) 층을 포함한다. BEOL층은 당해 기술에 공지된 바와 같은 전도성 상호접속을 포함한다.
유전체 구조(25)의 물질은 실리콘 이산화물, 질화물, 산화물, 산화질화물, 및 고유전율(high-k) 유전체 및 저유전율(low-k) 유전체와 같은 하나 이상의 유전체를 포함할 수 있다. 탑 레벨 전도체(31)와 같은 전도체들이 유전체 구조(25)의 층들에 형성되고, 이들은 금속-1, 금속-2 등의 금속층들과 같은 복수의 금속층들로 떨어져 있다. 이들은 유전체 구조(25) 내에서 유전층들에 의해 전기적으로 분리되고, 예를 들어 트렌치를 형성하기 위해 패턴화되는 유전체를 이용하고, 구리 또는 알루미늄 구리 합금과 같은 전도체 물질로 트렌치를 충진(fill)하기 위해 전기 화학적 도금(electrochemical plating; ECP)을 이용하고, 각각의 금속화 레벨에서 과도한 물질을 제거하기 위해 CMP 연마를 이용하여 형성될 수 있고, 이러한 공정은 다양한 레벨의 금속화를 형성하기 위해 반복된다. 이중 다마신 공정 및 단일 다마신 공정이 유전층에 전도체를 형성하기 위해 이용될 수 있다.
CFA 물질(35)이 웨이퍼(13)의 후면 표면 위에 형성된다. 오직 적색광, 녹색광, 청색광만이 포토다이오드(23) 중 대응하는 포토다이오드를 통과함으로써, 포토다이오드와 함께 CFA는 BSI CIS 센서(11)의 포토다이오드 어레이에 컬러 화소(픽셀)을 생성한다. 마이크로렌즈(ML) 디바이스(37)가 CFA 및 포토다이오드 상으로 초기 광(incipient light)을 모으고 초점을 맞춘다. 임시 본딩 물질(15)이 예를 들어 ML 디바이스 위에 제공된다. 글래스 기판(17)이 이미지 센서 포토다이오드를 보호하기 위해 웨이퍼(13)의 후면 위에 본딩되고, 이러한 글래스 기판(17)은 BSI CIS 디바이스(11)의 후면 부분을 완성한다.
능동 디바이스 웨이퍼(11)가 완성되고 BSI CIS 센서(11)를 형성한 이후에, 센서에 대한 전기 접속을 형성하기 위해 추가의 공정 단계들이 필요하게 된다.
BSI CIS 센서(11)가 실시예들을 나타내기 위해 특정한 예로서 이용되었다는 것을 유념하고, 실시예들은 임의의 능동 디바이스 웨이퍼 유형으로 이용될 수 있는 3D 웨이퍼 본딩 구조를 제공한다. 예를 들어, 다지털 신호 프로세서, 메모리 디바이스(휘발성 메모리 및 비휘발성 메모리를 포함함), 아날로그 프로세서, RF 회로, 저항, 인덕터, 및 커패시터가 능동 디바이스 웨이퍼에 이용될 수 있고, 임의의 유형의 디바이스가 능동 디바이스 웨이퍼에 형성될 수 있으며, 이러한 실시예들을 이용하여 외부 접속부에 능동 디바이스 웨이퍼를 결합하기 위해 웨이퍼 본딩 및 관통 비아를 이용하는 3D 패키지 배치가 제공된다.
도 2는 중간 처리 단계에 있는 예시적인 캐리어 웨이퍼(41)를 횡단면도로 도시한다. 실시예들에서, 도 1의 능동 디바이스 웨이퍼(11)에 본딩되기 전에, 캐리어 웨이퍼(41)에는 일련의 전단 공정(front-end process)들이 준비된다. 도 2에서, 포토레지스트층 또는 하드 마스크층(43)이 웨이퍼(45) 위에 증착된다. 이러한 층(43)은 이하에 기술되는 바와 같이 웨이퍼(45)에 형성될 비아에 대응하는 개구부(47)를 형성하기 위해서 포토리소그래피 단계 및 에칭 단계를 이용하여 패턴화된다. 웨이퍼(45)는 반도체 웨이퍼일 수있고, 실리콘 웨이퍼일 수 있으나, 게르마늄, 인듐, 갈륨 비소 및 반도체 웨이퍼를 위한 다른 물질들이 또한 이용될 수 있다. 대안적인 실시예들로서, 글래스 및 세라믹과 같은 웨이퍼 본딩에 이용되는 다른 캐리어 물질들이 웨이퍼(45)를 위해 이용될 수 있다.
도 3은 일부의 추가적인 처리 단계들 후에 도 2의 캐리어 웨이퍼(41)를 횡단면도로 도시한다. 도 2의 횡단면도에서부터 도 3의 횡단면도로의 전환에 있어서, 에칭 마스크로서 포토레지스트층(43)(도 2를 참조)을 이용하여, 플라즈마 에칭, RIE 에칭 등을 포함하는 건식 에칭과 같은 에칭 공정들이 비아(40)를 웨이퍼(45) 내로 확장하는데 이용되었다. 그리고 나서, 포토레지스트층(43)이 제거되었다. 예를 들어, 고밀도 플라즈마(HDP) 처리가 비아(40)를 충진하고, 웨이퍼(45)의 표면을 커버링하는 산화물(42)을 증착하는데 이용될 수 있다. HDP 산화물은 전구체 가스로서 SiH4(실란)을 갖는 플라즈마 반응기를 이용하고 증착 원자를 제공하기 위해 산소를 이용함으로써 형성될 수 있다. HDP 산화물은 밀도가 높고, 다른 산화물 증착과 비교할 때 비교적 낮은 온도에서 형성된다. 그러나, 실시예들은 산화층(42)에 대해 HDP 산화물로 제한되지 않고, 비제한적인 예로 HARP(high aspect ratio processing for CVD), SACVD, BPSG 산화물과 같은 다른 물질들이 이용될 수 있다.
도 4는 추가적인 처리 단계들 후에 도 3에 예시된 캐리어 웨이퍼(41)를 횡단면도로 도시한다. 도 3의 중간 단계에서부터 도 4에 도시된 단계로 전환하기 위해서, 화학적 기계적 연마(CMP) 또는 에칭과 같은 다른 산화물 제거 공정이 이용되어 웨이퍼(45)의 상위 표면으로부터 산화물(42)의 일부를 제거하고, CMP가 이용되면, CMP는 웨이퍼(45)의 상위 표면을 더욱 평탄화할 수 있다. 그러면, 산화물(42)로 충진된 비아(40)가 남게 된다. 캐리어 웨이퍼의 두께(t1)는 약 400 미크론 내지 약 800 미크론의 범위에 이를 수 있다. 비제한적인 예시적인 예에서, 캐리어 웨이퍼(41)는 이 단계에서 약 750 미크론의 두께(t1)를 가질 수 있다.
도 5는 추가적인 처리 단계들 후에 도 4에 예시된 캐리어 웨이퍼(41)를 횡단면도로 도시한다. 도 4의 중간 단계에서부터 도 5에 도시된 단계로 전환하기 위해서, CVD 증착, PECVD 증착 또는 PVD 증착과 같은 산화물 증착, 또는 열 산화물 성장이 이용되어 웨이퍼(45)의 상위 표면 위에 산화층(44)을 형성한다. 산화층(44)은 예를 들어 0.1 미크론 내지 1 미크론 두께일 수 있다. 이 산화층(44)은, 캐리어 웨이퍼(41)가 능동 디바이스 웨이퍼(도 5에 도시되지 않음)의 표면 상의 산화층에 분자에 의하여 본딩될 수 있을 때, 이하에 기술되는 바와 같이 차후의 산화물 대 산화물 웨이퍼 본딩 공정에 이용될 것이다. 이 산화층(44)은 비교적 평평하고 매끄러운 노출된 표면을 갖고, 웨이퍼 본딩 기술과 호환된다.
도 6은 앞서 기술된 준비 공정들이 완료된 이후에 그리고 산화물 대 산화물 웨이퍼 본딩 공정이 수행된 이후에, 도 6의 캐리어 웨이퍼(41)를 다른 횡단면도로 도시한다. 캐리어 웨이퍼(41)는 이제 도 5와 비교하면, 노출된 표면이 아래를 향하도록 회전되어 도시된다. 도 6의 횡단면도는 명료함을 위해 예시되었지만, 예를 들어 능동 디바이스 웨이퍼 아래에 캐리어 웨이퍼가 있는 것으로 도시될 수도 있다. 이제, 캐리어 웨이퍼(41)는 능동 디바이스 웨이퍼(11)(도 1 참조)에 본딩된다. 산화물 대 산화물 본딩 공정이 이용되어 캐리어 웨이퍼(41)의 산화층(44)을, 능동 디바이스 웨이퍼(11)의 웨이퍼(13)의 전면 위에 놓이도록 형성된 산화층(46)에 본딩한다. 산화층(46)은 또한 열생성 산화물이거나 또는 전면 상의 능동 디바이스 웨이퍼(11) 위에 CVD, PECVD, PVD에 의해 증착될 수 있고, 대략 1 미크론 내지 대략 3 미크론 두께일 수 있다. 웨이퍼 본딩을 형성하기 위해서, 산화층들(44 및 46)의 표면은 예를 들어 플라즈마 공정에 의해 활성화되거나, 또는 화학적으로 세정될 수 있고, 그리고 나서 물리적으로 접촉될 수 있다. 웨이퍼 본딩은 주위 온도에서 또는 증가된 온도에서 발생할 수 있고, 진공 챔버에서 수행될 수 있다. 실시예에서, 대략 150 도 내지 대략 450 도 범위의 온도가 웨이퍼 본딩 공정 동안에 이용될 수 있다.
캐리어 웨이퍼(41)를 능동 디바이스 웨이퍼(11)에 장착할 때, 비아(40)는 능동 디바이스 웨이퍼(11)의 탑 레벨 금속화 부분(31)의 특정 부분에 맞춰 정렬된다. 비아(40)는 캐리어 웨이퍼(41)의 상위 표면에서부터 능동 디바이스 웨이퍼(11)의 금속화층의 부분으로 전기 접속을 만드는 수직의 산화물 관통 비아를 형성하기 위해 후속 단계들(이후에 기술됨)에서 이용될 것이다.
도 7은 추가적인 처리 단계들 후에 도 6에 예시된 캐리어 웨이퍼(41) 및 능동 디바이스 웨이퍼(11)를 횡단면도로 도시한다. 도 6의 중간 단계에서부터 도 7에 도시된 공정 단계로 전환하기 위해서, 기계적 웨이퍼 연마, 실리콘 에칭, CMP, 또는 이들 공정들의 조합을 포함할 수 있는 웨이퍼 연마 또는 웨이퍼 씨닝 작업이 웨이퍼(45)의 (이제 상위) 표면 상에 수행되어, 비아(40)를 노출하여, 웨이퍼(45)를 관통해 확장되는 관통 비아(40)를 형성한다. HDP 산화물(42)로 충진된 관통 비아(40)가 남게 된다.
도 8은 추가적인 처리 단계들 후에 캐리어 웨이퍼(41) 및 능동 디바이스 웨이퍼(11)를 횡단면도로 도시한다. 포토레지스트층 또는 하드 마스크층(53)이 캐리어 웨이퍼(41)의 노출된 표면 위에 형성된다. 포토리소그래피 공정 및 에칭 공정을 이용하여, 개구부(55)가 포토레지스트층 또는 하드 마스크층(53)에 형성된다. 개구부(55)를 이용하고, 에칭 마스크로서 포토레지스트층(53)을 이용하여, 산화물 관통 비아(TOV)(51)가 HDP 산화물(42)에 형성되고, 능동 디바이스 웨이퍼(11)의 금속화 구조(31)의 가장 높은층의 부분을 노출하도록 산화층들(44 및 46)을 통해 확장된다.
TOV(51)를 형성하는데 이용되는 에칭 공정은 산화물 에칭 공정이고, RIE 에칭에 의해 수행될 수 있고, 이것은 특히 HDP 산화물(42)에 협소한 비아 개구부를 형성하고 산화층들(44, 46) 내로 확장하는데 있어서 높은 종횡비 및 이방성 속성에 적합하다. 에칭이 산화물 에칭이기 때문에, 에칭은 예를 들어 CFA 및 ML 물질을 포함하는 능동 디바이스 웨이퍼(11)의 물질들에 비교적 낮은 열 영향을 미치는 온도에서 수행될 수 있다. 또한, TOV(51)는 HDP 산화물(42)을 통해 에칭되고, 전체 에칭 공정이 산화물 에칭이 되도록, 개구부는 계속해서 다른 산화층(44)으로, 그리고 나서 산화층(46)으로 이어진다. 반대로, 종래 방식에서, 비교 가능한 에칭은 캐리어 웨이퍼를 통해 아래의 산화층으로의 실리콘 관통 에칭이며, 이것은 산화물에 추가적인 열 응력을 생성한다.
비아(51)는 웨이퍼 본딩 공정 이후에 형성되어, 이 공정은 "비아 라스트" 방식으로 간주될 수 있다.
본 명세서에 기술된 실시예들의 방식을 종래의 실리콘 비아 에칭 및 열 산화물 라이너 형성에 비교하면, 실시예들의 이용은 몇 가지 장점을 제공한다. 종래 방식에서 형성된 "코너" 응력으로 인해 발생되는 문제들이 TOV를 이용하는 실시예들이 이용될 때에는 발생되지 않는데, 이 실시예들에서, HDP 산화물이 비아에 형성되는 전도체를 캐리어 웨이퍼로부터 분리하기 위해 이용되기 때문이고, 반면에 종래의 방식에서는, 저온 열 산화물로 형성된 라이너 산화물 증착이 높은 종횡비 비아로 되고, 균열이 발생되는 영역을 생성한다. 실시예들을 이용하면, HDP 산화물은 분리층을 형성하므로, 이러한 라이너 산화물 단계가 더 이상 수행되지 않는다. 종래 방식의 문제와 달리, 실시예들 및 TOV의 이용은 열 산화 라이너를 제거하고, 또한 그에 동반하는 신뢰성 문제를 제거한다.
도 9는 추가적인 처리 단계들 후에 도 8의 캐리어 웨이퍼(41) 및 능동 디바이스 웨이퍼(11)를 횡단면도로 도시한다. 도 8에서부터 도 9로 전환하기 위해서, 포토레지스트층(53)이 제거되고, 전기 화학 도금(electro-chemical plating; ECP) 공정이 이용되어 비아(51)의 측면 및 바텀 내에 구리(Cu) 재분배층(redistribution layer; RDL)(57)을 형성하고 이것은 웨이퍼(45)의 노출된 표면 상으로 확장된다. RDL(57)은 구리 또는 구리 합금 중 하나일 수 있고, 예를 들어, 구리 이온 확산을 방지하기 위해 티타늄 질화물, 탄탈룸 질화물 등과 같은 접착층 및 장벽층을 포함할 수 있다. 당업자라면 라이너, 장벽층, 시드층 등이 비아(51)를 충진하는 구리 또는 다른 전도체(57)의 형성 이전에 또는 형성 이후에 비아에 형성될 수 있다는 것을 이해할 것이다.
RDL(57)은 HDP 산화물(42)에 의해 비아(51)에서 웨이퍼(45)로부터 분리되므로, 이러한 분리를 유지하기 위해 어떠한 추가적인 절연 증착도 필요하지 않다. RDL(57)은 비아(51)로 확장되고, 능동 디바이스 웨이퍼(11)의 금속화층(31)의 노출된 부분으로 확장되어, 산화물 관통 비아(51)를 통해 웨이퍼(45)의 상위 표면으로부터 금속화층(31)으로 전기 접속을 형성한다. RDL(57) 형성은 또한 웨이퍼(45)의 표면 위에 놓여 있고, 도 9에 도시된 바와 같이, 웨이퍼(45)의 상위 표면 상에 복수의 트레이스를 형성하기 위해 패턴화될 수 있다. 따라서, RDL(57)은 능동 디바이스 웨이퍼(11)의 금속화층(31)에 외부 전기 접속부를 만들기 위해 트레이스 부분을 제공한다.
도 10은 추가적인 처리 단계들 후에 도 9의 캐리어 웨이퍼(41) 및 능동 디바이스 웨이퍼(11)를 횡단면도로 도시한다. 도 10에는, 예를 들어 실리콘 질화물과 같은 보호 물질(61)의 층 또는 다른 보호 물질이 RDL(57) 위에 증착된 이후의 TOV(51)가 도시된다. 보호 물질(61)은 비아에 있는 RDL(57) 및 웨이퍼(45)의 상위 표면 위를 커버한다. 개구부(63)가 보호 물질(61)에 형성되고, 이 개구부에서 단자(65)가 형성된다. 단자(65)는 볼 그리드 어레이(ball grid array; BGA) 단자일 수 있고, RDL(57)의 부분에 전기적으로 접촉하는 외부 단자를 형성할 수 있다. BGA 단자(65)는 RDL(57)에 의해 비아(51)에 있는 금속화층(31)에서 능동 디바이스 웨이퍼(11)에 전기적으로 연결된다. BGA 단자(65)는 솔더 볼 또는 솔더 범프로서 형성될 수 있고, RDL 층(57) 상에 증착될 수 있으며, 예를 들어 BGA 단자(65)를 완성하기 위해서 열 리플로우 공정을 겪을 수 있다.
도 9 및 도 10에 도시된 예시적인 실시예 공정에서, RDL(57)은 비아에 구리 또는 다른 전도체를 패턴화하는데 종종 이용되는 다마신 공정 및 CMP 공정에 대한 필요성 없이 BGA 볼(65)로 형성된다.
도 11 및 도 12는 이제 대안적인 실시예를 도시한다. 도 11에서, 도 9의 구조는 추가적인 공정 단계 이후에 횡단면도로 도시된다. 비아(51)를 따라 늘어선 TaN(탄탈룸 질화물)과 같은 장벽층이 형성된다. 비아(51)는 구리 또는 합금과 같은 전도체로 충진된 것으로 도시되고, 이것은 ECP 공정에 이어 CMP 공정에 의해 형성되어 과중한 부분을 제거하고 비아(51)의 표면을 평탄화한다. 따라서, 이러한 공정은 비아 내에 구리를 형성하기 위해 공지된 바와 같은 다마신 공정과 유사하다.
도 12는 추가적인 처리 단계들 후에 도 11의 구조를 도시한다. 도 12에서, 비아(51)는 CMP 공정 이후에 구리로 충진된 것으로 도시된다. RDL 층(57)은 기판 위에 트레이스를 형성하기 위해 전도체로 형성된다. 이 층은 예를 들어 비아에 결합되는 트레이스를 형성하기 위해 포토리소그래피 및 에칭 패턴화에 의해 형성된 Al/Cu 합금일 수 있다. 보호층(61)이 RDL 층(57) 위에 형성되고, 개구부가 형성되며, BGA 볼(65)이 능동 디바이스 웨이퍼(11)를 위한 외부 접속부를 완성하기 위해서 트레이스 상에 형성된다.
도 10 및 도 12의 BGA 단자(65)는 납 기반 솔더, 또는 무연 솔더로 형성될 수 있고, 예를 들어 은, 주석, 구리 중 하나 이상을 포함하는 솔더로 형성될 수 있다. BGA 단자는 전도체 단자를 형성하고, 볼 형태가 아닐 수 있고, 대안적인 실시예들을 형성하기 위해, 예를 들어 기둥, 컬럼, 스터드, 스터드의 스택과 같은 다른 형태가 이용될 수 있다. BGA 단자(65)는 니켈, 금, 팔라듐, 및 예를 들어 ENIG, ENEPIG와 같은 합금과 같은 보호 마감층을 포함할 수 있다. 대안적인 실시예들에서, 볼 그리드 어레이 단자(65)는 스터드, 기둥, 본드 와이어, 범프로 교체될 수 있고, 이들은 구리, 금, 또는 솔더를 포함하는 다른 전도체 물질일 수 있다. 형태는 컬럼, 스터드, 기둥, 와이어 본드 범프 또는 와이어 본드 스터드일 수 있고, 모듈 또는 집적 회로를 다른 보드 또는 기판에 탑재하는데 이용되는 전도체 단말을 제공하는 임의의 형태가 단말로서 이용될 수 있다. 일부 실시예들에서, 예를 들어 BGA 볼(65)에 대한 대안으로서, 와이어 본드 스터드 범프의 스택이 구리 또는 금 와이어와 함께 이용된다.
앞서 기술되고 도 2 내지 도 10에 도시된 공정들은 웨이퍼 규모의 공정으로 수행될 수 있고, 즉, 캐리어 웨이퍼(41)는 도 7에 도시된 바와 같이 능동 디바이스 웨이퍼(11)에 본딩될 수 있고, TOV를 형성하고, 전도성 RDL 층, 보호층, 및 볼 그리드 어레이 단자를 형성하는 것을 포함하는 후속 단계들이 웨이퍼 레벨에서 모두 수행될 수 있다. 대안적으로, 디바이스는 웨이퍼 본딩 단계 이후에, 집적 회로를 형성하기 위해서, 다이싱 작업 또는 절단 작업에 의해 개별 모듈로 개별화(singulate)될 수 있어서, 개별 집적 회로 모듈이 완성될 수 있다. 규모와 효율성의 경제로 인해 웨이퍼 레벨 처리가 점점 이용되지만, 실시예들은 웨이퍼 레벨 처리 실시예들로 제한되지 않는다.
본 명세서에 기술된 실시예들의 장점으로서, HDP 산화물 (또는 유사한 산화물)을 통한 TOV를 에칭하기 위해 요구되는 공정 조건들은 종래 방식의 에칭(예컨대, 능동 디바이스 웨이퍼가 이미 캐리어 웨이퍼에 본딩되어 있는 동안, 캐리어 웨이퍼의 실리콘 기판 에칭)을 위한 열 조건들에 비해, 열 처리량(thermal budget) 및 기계적 응력 면에서 스트레스를 덜 받는 것으로 믿어지고 있다. 더욱이, 실시예들의 TOV 내의 전도체를 둘러싼 HDP 산화물은 종래 방식으로 관통 비아를 형성할 때 관찰되었던 산화물 균열 및 전도체 압출을 제거함으로써 신뢰성을 더욱 향상시킬 수 있다.
예시적인 실시예에서, 방법은 캐리어 웨이퍼에 적어도 하나의 비아를 형성하는 단계; 적어도 하나의 비아를 산화물로 충진하는 단계; 캐리어 웨이퍼를 제2 웨이퍼에 장착하는 단계; 산화물 관통 비아를 형성하기 위해 적어도 하나의 비아를 충진하는 산화물을 관통해 관통 비아를 에칭하는 단계; 및 산화물 관통 비아를 전도체로 충진하는 단계를 포함한다. 추가의 실시예에서, 상기 방법의 산화물은 고밀도 플라즈마(HDP) 산화물이다. 다른 실시예에서, 방법은 캐리어 웨이퍼를 씨닝하는 단계를 더 포함한다. 또 다른 실시예에서, 상기 방법에서, 씨닝 단계 이전에, 적어도 하나의 비아는 캐리어 웨이퍼의 제1 표면으로부터 캐리어 웨이퍼 내로 확장되고, 캐리어 웨이퍼의 제2 표면으로 확장되지 않는다. 또 다른 실시예에서, 상기 방법에서, 제2 웨이퍼가 이미지 센서를 포함한다. 또 다른 예시적인 실시예에서, 상기 방법에서 제2 웨이퍼는 전도성 상호접속부를 포함하고, 산화물 관통 비아는 전도성 상호접속부를 노출하도록 더욱 확장된다. 또 다른 실시예에서, 상기 방법에서, 전도체는 산화물 관통 비아를 충진하고 전도성 상호접속부에 대한 전기 접속을 만든다. 또 다른 실시예들에서, 전도체는 구리이다. 다른 실시예에서, 상기 방법들이 수행되고, 전도체와 전기 접촉하는, 외부 단자를 캐리어 웨이퍼 위에 형성하는 단계를 더 포함한다. 또 다른 실시예에서, 상기 방법에서, 전도체는 구리이다.
추가의 실시예들에서, 방법은 유전층에 배치된 전도성 상호접속 물질을 포함하는 전면을 갖고 대향 후면을 갖는 능동 디바이스 웨이퍼를 제공하는 단계; 캐리어 웨이퍼의 제1 표면에서부터 캐리어 웨이퍼의 제2 표면으로 확장된 산화물로 충진된 관통 비아를 갖는 캐리어 웨이퍼를 제공하는 단계; 캐리어 웨이퍼의 제2 표면을 능동 디바이스 웨이퍼의 전면에 본딩하는 단계; 캐리어 웨이퍼의 제1 표면에서부터 능동 디바이스 웨이퍼의 유전층 내로 확장되는 산화물 관통 비아를 형성하여 유전층의 전도성 상호접속 물질의 일부를 노출하도록 관통 비아의 산화물을 에칭하는 단계; 및 전도성 상호접속 물질에 전기 접속하는 전도체를 형성하도록 산화물 관통 비아 내에 전도체 물질을 증착하는 단계를 포함한다.
추가의 실시예에서, 상기 방법에서, 능동 디바이스 웨이퍼는 CMOS 이미지 센서를 더욱 포함한다. 또 다른 실시예에서, 상기 방법은 CMOS 이미지 센서가 후면 조사형 이미지 센서인 것을 포함한다. 또 다른 실시예에서, 상기 방법에서, 방법은 캐리어 웨이퍼의 제2 표면 상에 전도체 물질을 증착하는 단계; 산화물 관통 비아의 전도체에 결합되는 전도성 트레이스를 형성하도록 캐리어 웨이퍼의 제2 표면 상의 전도체 물질을 패턴화하는 단계; 및 전도성 트레이스에 결합되는 외부 커넥터를 형성하는 단계를 포함한다.
또 다른 실시예에서, 상기 방법에서, 외부 커넥터를 형성하는 단계는, 전도성 트레이스를 커버링하는, 캐리어 웨이퍼의 제2 표면 위에 보호 물질을 형성하는 단계; 전도성 트레이스의 일부를 노출하도록 보호 물질에 개구부를 패턴화하는 단계; 및 개구부에 외부 커넥터를 형성하는 단계를 포함한다. 또 다른 실시예에서, 상기 방법은 전도체를 증착하는 단계가 구리를 증착하는 단계를 더욱 포함하는 것을 포함한다. 또 다른 실시예에서, 상기 방법에서, 방법은 솔더 볼, 컬럼, 기둥, 스터드, 솔더 범프, 와이어 본드로 구성된 그룹으로부터 선택된 하나를 형성하는 단계를 포함한다.
다른 실시예에서, 장치는 복수의 전기 디바이스를 포함하는 웨이퍼를 갖고 전면 표면 상에 배치된 전도성 상호접속부를 갖는 능동 디바이스 웨이퍼; 및 능동 디바이스 웨이퍼에 본딩되고 능동 디바이스 웨이퍼의 전면 표면 위에 배치된 캐리어 웨이퍼를 포함하고, 캐리어 웨이퍼는 캐리어 웨이퍼를 통해 확장되고 그 안에 산화물이 형성되는 관통 비아; 관통 비아의 산화물을 통해 확장되는 산화물 관통 비아로서, 능동 디바이스 웨이퍼의 전도성 상호접속부의 일부를 노출하도록 확장된 것인, 산화물 관통 비아; 산화물 관통 비아에 증착된 전도체로서, 능동 디바이스 웨이퍼의 전도성 상호접속부의 노출된 부분에 전기적으로 접촉하는 것인, 전도체; 및 캐리어 웨이퍼 위에 형성되고 전도체에 전기적으로 접속되는 외부 커넥터를 포함한다.
또 다른 실시예에서, 상기 장치에서, 전도체는 구리를 포함한다. 또 다른 실시예에서, 상기 장치에서, 능동 디바이스 웨이퍼는 후면 조사형 CMOS 이미지 센서를 포함한다.
본 발명은 예시적인 실시예들을 참조하여 기술되었지만, 이 설명은 제한적 의미로 해석되도록 의도되지 않는다. 본 발명의 다른 실시예들은 물론 예시적인 실시예들의 다양한 변형 및 조합은 본 설명을 참조하여 당업자에게 이해될 것이다.
13: 기판 15: 임시 본딩 물질
17: 글래스 기판 19, 21: 트랜지스터
23: 포토다이오드 25: 유전체 구조
29: 게이트 전도체 31: 탑 레벨 전도체
33: 분리 영역 35: CFA 물질
37: ML 디바이스 40: 비아
42: 산화물
43, 53: 포토레지스트층 또는 하드 마스크층
45: 웨이퍼 47, 55: 개구부
51: TOV 57: Cu RDL
61: 보호 물질 65: BGA 단자

Claims (10)

  1. 방법에 있어서,
    캐리어 웨이퍼에 적어도 하나의 비아를 형성하는 단계;
    상기 적어도 하나의 비아를 산화물로 충진(fill)하는 단계;
    상기 캐리어 웨이퍼를 제2 웨이퍼에 장착하는 단계;
    산화물 관통 비아를 형성하기 위해 상기 적어도 하나의 비아를 충진하는 상기 산화물을 관통해 관통 비아를 에칭하는 단계; 및
    상기 산화물 관통 비아를 전도체로 충진하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 산화물은 고밀도 플라즈마(high density plasma; HDP) 산화물인 것인, 방법.
  3. 제1항에 있어서,
    상기 캐리어 웨이퍼를 씨닝하는 단계
    를 더 포함하는 방법.
  4. 제1항에 있어서, 상기 제2 웨이퍼는 이미지 센서를 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 제2 웨이퍼는 전도성 상호접속부를 포함하고, 상기 산화물 관통 비아는 상기 전도성 상호접속부를 노출하도록 더욱 확장되는 것인, 방법.
  6. 제1항에 있어서, 상기 전도체는 구리를 포함하는 것인, 방법.
  7. 방법에 있어서,
    유전층에 배치된 전도성 상호접속 물질을 포함하는 전면을 갖고 대향 후면을 갖는 능동 디바이스 웨이퍼를 제공하는 단계;
    상기 캐리어 웨이퍼의 제1 표면에서부터 상기 캐리어 웨이퍼의 제2 표면으로 확장된 산화물로 충진된 관통 비아를 갖는 캐리어 웨이퍼를 제공하는 단계;
    상기 캐리어 웨이퍼의 제2 표면을 상기 능동 디바이스 웨이퍼의 전면에 본딩하는 단계;
    상기 캐리어 웨이퍼의 제1 표면을 씨닝하는 단계;
    상기 캐리어 웨이퍼의 제1 표면에서부터 상기 능동 디바이스 웨이퍼의 유전층 내로 확장되는 산화물 관통 비아를 형성하여 상기 유전층의 전도성 상호접속 물질의 일부를 노출하도록 상기 관통 비아의 산화물을 에칭하는 단계; 및
    상기 전도성 상호접속 물질에 전기 접촉하는 전도체를 형성하도록 상기 산화물 관통 비아 내에 전도체 물질을 증착하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 캐리어 웨이퍼의 제2 표면 상에 상기 전도체 물질을 증착하는 단계;
    상기 산화물 관통 비아의 상기 전도체 물질에 결합되는 전도성 트레이스를 형성하도록 상기 캐리어 웨이퍼의 제2 표면 상의 전도체 물질을 패턴화하는 단계; 및
    상기 전도성 트레이스에 결합되는 외부 커넥터를 형성하는 단계
    를 더 포함하는 방법.
  9. 제8항에 있어서, 상기 외부 커넥터를 형성하는 단계는,
    상기 전도성 트레이스를 커버링하는, 상기 캐리어 웨이퍼의 제2 표면 위에 보호 물질을 형성하는 단계;
    상기 전도성 트레이스의 일부를 노출하도록 상기 보호 물질에 개구부를 패턴화하는 단계; 및
    상기 개구부에 외부 커넥터를 형성하는 단계를 포함하는 것인, 방법.
  10. 장치에 있어서,
    복수의 전기 디바이스를 포함하는 웨이퍼를 갖고, 전면 표면 상에 배치된 전도성 상호접속부를 갖는 능동 디바이스 웨이퍼; 및
    상기 능동 디바이스 웨이퍼에 본딩되고 상기 능동 디바이스 웨이퍼의 전면 표면 위에 배치된 캐리어 웨이퍼를 포함하고,
    상기 캐리어 웨이퍼는,
    상기 캐리어 웨이퍼를 통해 확장되고 그 안에 산화물이 형성되는 관통 비아;
    상기 관통 비아의 산화물을 통해 확장되는 산화물 관통 비아로서, 상기 산화물 관통 비아는 상기 능동 디바이스 웨이퍼의 전도성 상호접속부의 일부를 노출하도록 확장된 것인, 산화물 관통 비아;
    상기 산화물 관통 비아에 증착된 전도체로서, 상기 전도체는 상기 능동 디바이스 웨이퍼의 전도성 상호접속부의 노출된 부분에 전기적으로 접촉하는 것인, 전도체; 및
    상기 캐리어 웨이퍼 위에 형성되고 상기 전도체에 전기적으로 접속되는 외부 커넥터를 더 포함하는 것인, 장치.
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