KR20220016411A - 반도체 소자 - Google Patents

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via structure
substrate
pattern
insulating
insulating layer
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KR1020200096139A
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이학승
문광진
전형준
조효경
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자에 관한 것으로, 구체적으로 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상의 절연층, 상기 절연층의 일부 및 상기 기판을 관통하고, 상기 기판의 상기 제1 면에 평행한 방향으로의 서로 다른 폭을 갖는 제1 비아 구조체 및 제2 비아 구조체, 상기 절연층의 내부에 개재되는 금속 배선들, 및 상기 기판의 상기 제1 면 상에 제공되는 집적 회로를 포함하되, 상기 제1 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 상기 제2 비아 구조체의 하부면보다 더 낮은 레벨에 위치하고, 상기 제2 비아 구조체는 상기 금속 배선들을 통해 상기 집적 회로와 전기적으로 연결될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 비아 구조체에 관한 것이다.
반도체 소자는 관통 비아를 통해 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결될 수 있다. 관통 비아는 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더 범프에 비해 빠른 전송 속도를 구현할 수 있다. 반도체 소자가 고집적화됨에 따라, 물리적 및 전기적으로 신뢰성 있는 관통 비아의 개발이 요구되고 있다.
본 발명이 해결하고자 일 기술적 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상의 절연층, 상기 절연층의 일부 및 상기 기판을 관통하고, 상기 기판의 상기 제1면에 평행한 방향으로의 서로 다른 폭을 갖는 제1 비아 구조체 및 제2 비아 구조체, 상기 절연층의 내부에 개재되는 금속 배선들, 및 상기 기판의 상기 제1 면 상에 제공되는 집적 회로를 포함하되, 상기 제1 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 상기 제2 비아 구조체의 하부면보다 더 낮은 레벨에 위치하고, 상기 제2 비아 구조체는 상기 금속 배선들을 통해 상기 집적 회로와 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 소자는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상의 절연층, 상기 절연층의 일부 및 상기 기판을 관통하는 제1 비아 구조체 및 제2 비아 구조체, 및 상기 제1 비아 구조체의 하부면 및 상기 제2 비아 구조체의 하부면에 각각 접하는 하부 패드들을 포함하되, 상기 제1 비아 구조체 및 상기 제2 비아 구조체는 상기 기판의 상기 제1 면에 평행한 방향으로의 최소폭을 가지고, 상기 제1 비아 구조체의 최소폭은 상기 제2 비아 구조체의 최소폭보다 더 크고, 상기 제1 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 상기 제2 비아 구조체의 하부면보다 더 낮은 레벨에 위치하고, 상기 제1 비아 구조체 및 상기 제2 비아 구조체의 각각은 절연 패턴, 절연 패턴 상의 배리어 패턴, 및 상기 배리어 패턴 상의 비아를 포함하고, 상기 배리어 패턴은 상기 비아의 하부면과 상기 하부 패드들 중 대응되는 하부 패드 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자는, 서로 대향하는 제1 면 및 제2 면을 포함하는 기판, 상기 기판의 상기 제1 면 상의 절연층, 상기 기판의 상기 제2 면 상에 제공되고 상기 기판의 상기 제1면에 평행한 방향으로 서로 이격되어 배치되는 제1 상부 패드 및 제2 상부 패드, 및 상기 절연층의 일부 및 상기 기판을 관통하고, 상기 기판의 상기 제1면에 평행한 방향으로의 서로 다른 폭을 갖는 제1 비아 구조체 및 제2 비아 구조체를 포함하되, 상기 제1 비아 구조체의 하부면과 상기 제2 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 서로 다른 레벨에 위치하고, 상기 제1 비아 구조체는 상기 제1 상부 패드와 전기적으로 연결되고, 상기 제2 비아 구조체는 상기 제2 상부 패드와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 각각의 기능에 따라 폭, 높이, 및 하부면의 레벨이 다른 비아들을 포함할 수 있다. 전원 전압을 공급하는 파워 비아가 전기적 신호를 입출력하기 위한 시그널 비아보다 폭이 더 크고, 파워 비아의 하부면의 레벨이 시그널 비아의 하부면의 레벨보다 더 낮음에 따라, 각각의 기능이 최적화됨과 동시에 전기 저항이 감소될 수 있다. 또한, 집적 회로들에 인접하여 배치되는 시그널 비아의 폭이 감소함에 따라, 집적 회로들의 손상이 방지될 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 1의 A영역을 확대 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도이다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A영역을 확대 도시한 도면들에 대응된다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서를 도시한 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자(10)는 기판(100), 회로층(110), 제1 비아 구조체(200), 제2 비아 구조체(300), 및 제3 비아 구조체(400)를 포함할 수 있다. 상기 반도체 소자(10)는 반도체 칩일 수 있다. 예를 들어, 상기 반도체 소자(10) 로직 칩(logic chip), 센싱 칩(sensing chip), 또는 메모리 칩(memory chip)일 수 있다. 상기 메모리 칩(memory chip)은 일 예로, DRAM, SRAM, MRAM, 또는 플래시 메모리일 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 웨이퍼 레벨의 기판 또는 칩 레벨의 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)를 포함할 수 있다. 상기 기판(100)의 제1 면(100a)은 전면이고, 상기 기판(100)의 제2 면(100b)은 후면일 수 있다. 상기 제1 면(100a)과 상기 제2 면(100b)은 서로 평행할 수 있다.
회로층(110)이 상기 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 상기 회로층(110)은 절연층(120) 및 금속 배선들(130)을 포함할 수 있다. 상기 절연층(120)은 산화물을 포함할 수 있다. 예를 들어, 상기 절연층(120)은 실리콘 산화물, 실리콘 질화산화물, 또는 실리콘 탄화산화물을 포함할 수 있다. 상기 금속 배선들(130)은 상기 절연층(120) 내부에 개재될 수 있다. 상기 금속 배선들(130)은 도전성 금속을 포함할 수 있다. 예를 들어, 상기 금속 배선들(130)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
제1 비아 구조체(200) 및 제2 비아 구조체(300)가 상기 기판(100) 내에 형성되고, 상기 회로층(110)의 일부 및 상기 기판(100)을 관통할 수 있다. 즉, 상기 제1 비아 구조체(200), 및 상기 제2 비아 구조체(300)는 하나의 반도체 소자(10) 내에 형성될 수 있다. 제3 비아 구조체(400)가 상기 기판(100) 내에 형성되고, 상기 회로층(110) 및 상기 기판(100)을 관통할 수 있다. 본 명세서에서, 비아 구조체는 관통 비아를 의미할 수 있다. 상기 제1 비아 구조체(200), 상기 제2 비아 구조체(300), 및 상기 제3 비아 구조체(400)는 도전성 관통 비아 구조체일 수 있다. 상기 제1 비아 구조체(200)의 최상부면에 제1 상부 패드(250)가 제공될 수 있고, 상기 제1 비아 구조체(200)의 최하부면에 제1 하부 패드(260)가 제공될 수 있다. 상기 제2 비아 구조체(300)의 최상부면에 제2 상부 패드(350)가 제공될 수 있고, 상기 제2 비아 구조체(300)의 최하부면에 제2 하부 패드(360)가 제공될 수 있다. 상기 제3 비아 구조체(400)의 최상부면에 제3 상부 패드(450)가 제공될 수 있고, 상기 제3 비아 구조체(400)의 최하부면에 제3 하부 패드(460)가 제공될 수 있다. 제1, 제2 및 제3 상부 패드(250, 350, 450)와 제1, 제2 및 제3 하부 패드(260, 360, 460)는 도전성 금속을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다. 상기 제3 비아 구조체(400)는 상기 제1 비아 구조체(200)의 최소폭과 동일하거나 더 큰 최소폭을 가질 수 있다. 본 명세서에서, 폭은 상기 기판의 제1 면(100a)에 평행한 방향으로의 폭을 의미할 수 있다.
도 2는 본 발명의 일 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 1의 A영역을 확대 도시한 도면이다.
도 1 및 도 2를 참조하면, 상기 기판(100)의 제2 면(100b) 상에 상부 절연 패턴(101)이 제공될 수 있다. 상부 절연 패턴(101)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 상부 절연 패턴(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 질화산화물, 실리콘 탄화산화물, 및 실리콘 탄화질화물 중 어느 하나를 포함할 수 있다.
상기 기판(100)의 제1 면(100a) 상에 집적 회로들(150)이 제공될 수 있다. 상기 집적 회로들(150)은 상기 회로층(110) 내에 형성될 수 있다. 예를 들어, 상기 집적 회로들(150)은 능동 소자(일 예로, 다이오드(diode), 트랜지스터(transistor) 등), 수동 소자(일 예로, 커패시터(capacitor) 등), 또는 광전변환소자 등일 수 있다. 집적 회로들(150)은 도핑 영역(155)을 포함할 수 있다. 예를 들어, 상기 도핑 영역(155)은 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 상기 집적 회로들(150)은 회로 배선들(135)을 통해 제2 하부 패드(360)와 전기적으로 연결될 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다.
절연층(120)은 복수 개의 적층된 절연층들(120)을 포함할 수 있다. 상기 절연층(120)은 상기 집적 회로들(150), 상기 금속 배선들(130), 상기 제1 하부 패드(260), 및 상기 제2 하부 패드(360)를 덮을 수 있다.
상기 제1 상부 패드(250) 및 상기 제2 상부 패드(350)는 상기 기판(100)의 상기 제2 면(100b) 상에 제공되고, 상기 기판(100)의 제1 면(100a)에 평행한 방향으로 서로 이격되어 배치될 수 있다. 상기 제1 상부 패드(250)와 상기 제2 상부 패드(350)는 서로 연결되지 않을 수 있다. 즉, 상기 제1 상부 패드(250)와 상기 제2 상부 패드(350)는 독립적으로 기능할 수 있다.
제1 비아 구조체(200)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 제1 비아 구조체(200)는 제1 절연 패턴(210), 제1 배리어 패턴(220), 및 제1 비아(230)을 포함할 수 있다. 상기 제1 절연 패턴(210)은 제1 비아홀(200T)의 내측벽 상에 제공될 수 있다. 상기 제1 절연 패턴(210)은 상기 제1 비아홀(200T)의 내측벽 상에 컨포멀하게 형성될 수 있다. 상기 제1 절연 패턴(210)은 상기 기판(100)과 상기 제1 배리어 패턴(220)의 외측벽 사이 및 상기 절연층(120)과 상기 제1 배리어 패턴(220)의 외측벽 사이에 개재될 수 있다. 예를 들어, 상기 제1 절연 패턴(210)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽 및 상기 제1 비아홀(200T)의 바닥면 상에 제공될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽 및 상기 제1 비아홀(200T)의 바닥면 상에 컨포멀하게 형성될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽과 상기 제1 비아(230)의 외측벽 사이에 개재되고, 상기 제1 하부 패드(260)와 상기 제1 비아(230)의 하부면 사이로 연장될 수 있다. 상기 제1 배리어 패턴(220)은 도전성 금속 물질 또는 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 상기 제1 배리어 패턴(220)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 또는 텅스텐 질화물(WN)을 포함할 수 있다. 제1 비아(230)는 상기 제1 배리어 패턴(220) 상에 제공될 수 있다. 상기 제1 비아(230)는 상기 제1 비아홀(200T)의 잔부를 채울 수 있다. 상기 제1 비아(230)는 도전성 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 비아(230)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다. 상기 제1 비아(230)의 최상부면은 상기 제1 절연 패턴(210)의 최상부면 및 상기 제1 배리어 패턴(220)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 최상부의 폭은 상기 제1 비아 구조체(200)의 최하부의 폭보다 클 수 있다.
상기 제1 비아 구조체(200)는 상기 제1 하부 패드(260)의 상면의 일부를 노출할 수 있다. 상기 제1 비아 구조체(200)는 상기 제1 비아 구조체(200)의 상부면 상의 제1 상부 패드(250) 및 상기 제1 비아 구조체(200)의 하부면 상의 제1 하부 패드(260)과 전기적으로 연결될 수 있다. 상기 제1 상부 패드(250) 또는 제1 하부 패드(260)는 외부로부터 반도체 소자(10)로 전원 전압을 공급하는 패드일 수 있다. 예를 들어, 상기 제1 상부 패드(250) 또는 제1 하부 패드(260)는 파워 패드일 수 있다. 상기 제1 비아 구조체(200)는 외부로부터 반도체 소자(10)로 전원 전압을 공급하기 위한 비아 구조체일 수 있다. 예를 들어, 상기 제1 비아 구조체(200)는 파워 비아 구조체일 수 있다.
제2 비아 구조체(300)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 제2 비아 구조체(300)는 제2 절연 패턴(310), 제2 배리어 패턴(320), 및 제2 비아(330)을 포함할 수 있다. 상기 제2 절연 패턴(310)은 제2 비아홀(300T)의 내측벽 상에 제공될 수 있다. 상기 제2 절연 패턴(310)은 상기 제2 비아홀(300T)의 내측벽 상에 컨포멀하게 형성될 수 있다. 상기 제2 절연 패턴(310)은 상기 기판(100)과 상기 제2 배리어 패턴(320)의 외측벽 사이 및 상기 절연층(120)과 상기 제2 배리어 패턴(320)의 외측벽 사이에 개재될 수 있다. 예를 들어, 상기 제2 절연 패턴(310)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽 및 상기 제2 비아홀(300T)의 바닥면 상에 제공될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽 및 상기 제2 비아홀(300T)의 바닥면 상에 컨포멀하게 형성될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽과 상기 제2 비아(330)의 외측벽 사이에 개재되고, 상기 제2 하부 패드(360)와 상기 제2 비아(330)의 하부면 사이로 연장될 수 있다. 상기 제2 배리어 패턴(320)은 도전성 금속 물질 또는 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 상기 제2 배리어 패턴(320)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 또는 텅스텐 질화물(WN)을 포함할 수 있다. 제2 비아(330)는 상기 제2 배리어 패턴(320) 상에 제공될 수 있다. 상기 제2 비아(330)는 상기 제2 비아홀(300T)의 잔부를 채울 수 있다. 상기 제2 비아(330)는 도전성 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 비아(330)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다. 상기 제2 비아(330)의 최상부면은 상기 제2 절연 패턴(310)의 최상부면 및 상기 제2 배리어 패턴(320)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제2 비아 구조체(300)의 최상부의 폭은 상기 제2 비아 구조체(300)의 최하부의 폭보다 클 수 있다.
상기 제2 비아 구조체(300)는 상기 제2 하부 패드(360)의 상면의 일부를 노출할 수 있다. 상기 제2 비아 구조체(300)는 상기 제2 비아 구조체(300)의 상부면 상의 제2 상부 패드(350) 및 상기 제2 비아 구조체(300)의 하부면 상의 제2 하부 패드(360)과 전기적으로 연결될 수 있다. 상기 제2 상부 패드(350) 또는 제2 하부 패드(360)는 전기적 신호를 입출력하는 패드일 수 있다. 예를 들어, 상기 제2 상부 패드(350) 또는 제2 하부 패드(360)는 시그널 패드일 수 있다. 상기 제2 비아 구조체(300)는 전기적 신호를 입출력하기 위한 비아 구조체일 수 있다. 예를 들어, 상기 제2 비아 구조체(300)는 시그널 비아 구조체일 수 있다.
상기 제2 비아 구조체(300)는 상기 집적 회로들(150)과 인접하여 배치될 수 있다. 즉, 상기 제2 비아 구조체(300)와 상기 집적 회로들(150)의 상기 기판(100)의 상기 제1 면(100a)에 평행한 방향으로의 거리는, 상기 제1 비아 구조체(200)와 상기 집적 회로들(150)의 상기 기판(100)의 상기 제1 면(100a)에 평행한 방향으로의 거리보다 더 작을 수 있다. 상기 제2 하부 패드(360) 및 회로 배선들(135)을 통해 상기 2 비아 구조체(300)와 상기 집적 회로들(150)은 전기적으로 연결될 수 있다.
상기 제1 비아 구조체(200)와 상기 제2 비아 구조체(300)는 서로 다른 폭을 가질 수 있다. 상기 제1 비아 구조체(200) 및 상기 제2 비아 구조체(300)의 각각은 상기 기판(100)의 상기 제1 면(100a)에 평행한 방향으로의 최소폭을 가질 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2) 보다 더 클 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2)의 1.1 배 내지 2 배일 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 최소폭(W1)은 0.2 um 내지 10 um 일 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 최소폭(W2)은 0.1 um 내지 5 um 일 수 있다.
상기 제1 비아 구조체(200)의 상부면은 제2 비아 구조체(300)의 상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b) 및 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 회로층(110)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 제2 비아 구조체(300)의 하부면(300b)보다 더 낮은 레벨에 위치할 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 하부면(200b)과 상기 제2 비아 구조체(300)의 하부면(300b) 사이의 수직적인 거리는 0.1 um 내지 10 um 일 수 있다.
상기 제1 비아 구조체(200) 및 상기 제2 비아 구조체(300)의 각각은 상기 기판(100)의 상면(제1 면(100a))에 수직한 방향으로의 높이를 가질 수 있다. 상기 제1 비아 구조체(200)의 높이(H1)는 상기 제2 비아 구조체(300)의 높이(H2) 보다 클 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 높이(H2)는 상기 제1 비아 구조체(200)의 높이(H1)의 80 % 내지 99 % 일 수 있다.
일반적으로, 반도체의 고집적화를 위해 비아들의 폭이 감소함에 따라, 저항이 증가하는 문제가 발생할 수 있다. 본 발명에서는, 제1 비아 구조체(200) 및 제2 비아 구조체(300) 각각의 기능을 최적화하기 위하여, 제1 비아 구조체(200) 및 제2 비아 구조체(300) 각각의 폭 및 높이를 다르게 형성할 수 있다. 제2 비아 구조체(300)가 시그널 비아 구조체인 경우, 상대적으로 접촉 저항의 값에 따른 영향이 작은 반면에, 제1 비아 구조체(200)가 파워 비아 구조체인 경우, 접촉 저항이 낮은 것이 바람직하다. 본 발명에 따르면, 제1 비아 구조체(200)의 최소폭(W1) 및 높이(H1)가 제2 비아 구조체(300)의 최소폭(W2) 및 높이(H2) 보다 더 크고, 제1 비아 구조체(200) 및 제2 비아 구조체(300)의 하부면의 레벨이 다름에 따라, 전기 저항이 감소할 수 있다. 또한, 집적 회로들(150)과 인접하여 배치되는 제2 비아 구조체(300)의 폭이 감소함에 따라, 집적 회로들(150)의 손상이 방지될 수 있어 킵 아웃 존(keep out zone, KOZ)이 개선될 수 있다. 궁극적으로는 비아의 각각의 기능을 충족시킴과 동시에 반도체의 전기적 특성을 개선시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 반도체 소자(20)는 기판(100), 회로층(110), 제1 비아 구조체(200), 제2 비아 구조체(300), 및 칩 패드들(160)을 포함할 수 있다. 상기 제1 비아 구조체(200) 및 상기 제2 비아 구조체(300)는 금속 배선들(130)을 통해 상기 칩 패드들(160)과 전기적으로 연결될 수 있다. 상기 제1 비아 구조체(200) 및 상기 제2 비아 구조체(300)는 상기 칩 패드들(160)을 통해 외부 반도체 소자(도시되지 않음)와 전기적으로 연결될 수 있다.
상기 반도체 소자(20)는 도 1을 참조하여 설명한 것과는 다르게, 제3 비아 구조체(400)을 포함하지 않을 수 있다. 제3 비아 구조체(400) 대신에 상기 칩 패드들(160)을 포함하는 구성을 제외하고는, 도 1을 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 제1 비아 구조체(200)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 상기 제1 절연 패턴(210)은 제1 비아홀(200T)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제1 절연 패턴(210)은 상기 기판(100)과 상기 제1 배리어 패턴(220)의 외측벽 사이 및 상기 절연층(120)과 상기 제1 배리어 패턴(220)의 외측벽 사이에 개재될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽과 상기 제1 비아(230)의 외측벽 사이에 개재될 수 있다. 제1 비아(230)는 상기 제1 배리어 패턴(220)의 내측벽 및 상기 제1 하부 패드(260) 상에 제공될 수 있다. 상기 제1 비아(230)는 상기 제1 비아홀(200T)의 잔부를 채울 수 있다. 상기 제1 비아(230)의 최상부면은 상기 제1 절연 패턴(210)의 최상부면 및 상기 제1 배리어 패턴(220)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 최상부의 폭은 상기 제1 비아 구조체(200)의 최하부의 폭보다 작을 수 있다.
제2 비아 구조체(300)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 상기 제2 절연 패턴(310)은 제2 비아홀(300T)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제2 절연 패턴(310)은 상기 기판(100)과 상기 제2 배리어 패턴(320)의 외측벽 사이 및 상기 절연층(120)과 상기 제2 배리어 패턴(320)의 외측벽 사이에 개재될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽과 상기 제2 비아(330)의 외측벽 사이에 개재될 수 있다. 제2 비아(330)는 상기 제2 배리어 패턴(320)의 내측벽 및 상기 제2 하부 패드(360) 상에 제공될 수 있다. 상기 제2 비아(330)는 상기 제2 비아홀(300T)의 잔부를 채울 수 있다. 상기 제2 비아(330)의 최상부면은 상기 제2 절연 패턴(310)의 최상부면 및 상기 제2 배리어 패턴(320)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제2 비아 구조체(300)의 최상부의 폭은 상기 제2 비아 구조체(300)의 최하부의 폭보다 작을 수 있다.
상기 제1 비아 구조체(200)와 상기 제2 비아 구조체(300)는 서로 다른 폭을 가질 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2) 보다 더 클 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2)의 1.1 배 내지 2 배일 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 최소폭(W1)은 0.2 um 내지 10 um 일 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 최소폭(W2)은 0.1 um 내지 5 um 일 수 있다.
상기 제1 비아 구조체(200)의 상부면은 제2 비아 구조체(300)의 상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b) 및 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 회로층(110)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 제2 비아 구조체(300)의 하부면(300b)보다 더 낮은 레벨에 위치할 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 하부면(200b)과 상기 제2 비아 구조체(300)의 하부면(300b) 사이의 수직적인 거리는 0.1 um 내지 10 um 일 수 있다. 상기 제1 비아 구조체(200)의 높이(H1)는 상기 제2 비아 구조체(300)의 높이(H2) 보다 클 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 높이(H2)는 상기 제1 비아 구조체(200)의 높이(H1)의 80 % 내지 99 % 일 수 있다.
제1 비아 구조체(200) 및 제2 비아 구조체(300)의 구조에 대한 설명을 제외하고는, 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 5는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 제1 비아 구조체(200)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 상기 제1 절연 패턴(210)은 제1 비아홀(200T)의 내측벽 상에 제공될 수 있다. 상기 제1 절연 패턴(210)은 상기 제1 비아홀(200T)의 내측벽 상에 컨포멀하게 형성될 수 있다. 상기 제1 절연 패턴(210)은 상기 기판(100)과 상기 제1 배리어 패턴(220)의 외측벽 사이 및 상기 절연층(120)과 상기 제1 배리어 패턴(220)의 외측벽 사이에 개재될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽 및 상기 제1 비아홀(200T)의 바닥면 상에 제공될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽 및 상기 제1 비아홀(200T)의 바닥면 상에 컨포멀하게 형성될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽과 상기 제1 비아(230)의 외측벽 사이에 개재되고, 상기 제1 하부 패드(260)와 상기 제1 비아(230)의 하부면 사이로 연장될 수 있다. 제1 비아(230)는 상기 제1 배리어 패턴(220) 상에 제공될 수 있다. 상기 제1 비아(230)는 상기 제1 비아홀(200T)의 잔부를 채울 수 있다. 상기 제1 비아(230)의 최상부면은 상기 제1 절연 패턴(210)의 최상부면 및 상기 제1 배리어 패턴(220)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)는 상기 제1 하부 패드(260)의 상면의 일부를 노출할 수 있다. 상기 제1 비아 구조체(200)의 최상부의 폭은 상기 제1 비아 구조체(200)의 최하부의 폭보다 클 수 있다.
제2 비아 구조체(300)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 상기 제2 절연 패턴(310)은 제2 비아홀(300T)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제2 절연 패턴(310)은 상기 기판(100)과 상기 제2 배리어 패턴(320)의 외측벽 사이 및 상기 절연층(120)과 상기 제2 배리어 패턴(320)의 외측벽 사이에 개재될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽과 상기 제2 비아(330)의 외측벽 사이에 개재될 수 있다. 제2 비아(330)는 상기 제2 배리어 패턴(320)의 내측벽 및 상기 제2 하부 패드(360) 상에 제공될 수 있다. 상기 제2 비아(330)는 상기 제2 비아홀(300T)의 잔부를 채울 수 있다. 상기 제2 비아(330)의 최상부면은 상기 제2 절연 패턴(310)의 최상부면 및 상기 제2 배리어 패턴(320)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제2 비아 구조체(300)의 최상부의 폭은 상기 제2 비아 구조체(300)의 최하부의 폭보다 작을 수 있다.
상기 제1 비아 구조체(200)와 상기 제2 비아 구조체(300)는 서로 다른 폭을 가질 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2) 보다 더 클 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2)의 1.1 배 내지 2 배일 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 최소폭(W1)은 0.2 um 내지 10 um 일 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 최소폭(W2)은 0.1 um 내지 5 um 일 수 있다.
상기 제1 비아 구조체(200)의 상부면은 제2 비아 구조체(300)의 상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b) 및 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 회로층(110)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 제2 비아 구조체(300)의 하부면(300b)보다 더 낮은 레벨에 위치할 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 하부면(200b)과 상기 제2 비아 구조체(300)의 하부면(300b) 사이의 수직적인 거리는 0.1 um 내지 10 um 일 수 있다. 상기 제1 비아 구조체(200)의 높이(H1)는 상기 제2 비아 구조체(300)의 높이(H2) 보다 클 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 높이(H2)는 상기 제1 비아 구조체(200)의 높이(H1)의 80 % 내지 99 % 일 수 있다.
제1 비아 구조체(200) 및 제2 비아 구조체(300)의 구조에 대한 설명을 제외하고는, 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 참조하면, 제1 비아 구조체(200)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 상기 제1 절연 패턴(210)은 제1 비아홀(200T)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제1 절연 패턴(210)은 상기 기판(100)과 상기 제1 배리어 패턴(220)의 외측벽 사이 및 상기 절연층(120)과 상기 제1 배리어 패턴(220)의 외측벽 사이에 개재될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽 상에 제공될 수 있고, 컨포멀하게 형성될 수 있다. 상기 제1 배리어 패턴(220)은 상기 제1 절연 패턴(210)의 내측벽과 상기 제1 비아(230)의 외측벽 사이에 개재될 수 있다. 제1 비아(230)는 상기 제1 배리어 패턴(220)의 내측벽 및 상기 제1 하부 패드(260) 상에 제공될 수 있다. 상기 제1 비아(230)는 상기 제1 비아홀(200T)의 잔부를 채울 수 있다. 상기 제1 비아(230)의 최상부면은 상기 제1 절연 패턴(210)의 최상부면 및 상기 제1 배리어 패턴(220)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 최상부의 폭은 상기 제1 비아 구조체(200)의 최하부의 폭보다 작을 수 있다.
제2 비아 구조체(300)가 상기 기판(100) 내에 형성되고, 상기 절연층(120)의 일부 및 상기 기판(100)을 관통할 수 있다. 상기 제2 절연 패턴(310)은 제2 비아홀(300T)의 내측벽 상에 제공될 수 있다. 상기 제2 절연 패턴(310)은 상기 제2 비아홀(300T)의 내측벽 상에 컨포멀하게 형성될 수 있다. 상기 제2 절연 패턴(310)은 상기 기판(100)과 상기 제2 배리어 패턴(320)의 외측벽 사이 및 상기 절연층(120)과 상기 제2 배리어 패턴(320)의 외측벽 사이에 개재될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽 및 상기 제2 비아홀(300T)의 바닥면 상에 제공될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽 및 상기 제2 비아홀(300T)의 바닥면 상에 컨포멀하게 형성될 수 있다. 상기 제2 배리어 패턴(320)은 상기 제2 절연 패턴(310)의 내측벽과 상기 제2 비아(330)의 외측벽 사이에 개재되고, 상기 제2 하부 패드(360)와 상기 제2 비아(330)의 하부면 사이로 연장될 수 있다. 제2 비아(330)는 상기 제2 배리어 패턴(320) 상에 제공될 수 있다. 상기 제2 비아(330)는 상기 제2 비아홀(300T)의 잔부를 채울 수 있다. 상기 제2 비아(330)의 최상부면은 상기 제2 절연 패턴(310)의 최상부면 및 상기 제2 배리어 패턴(320)의 최상부면과 동일한 레벨에 위치할 수 있다. 상기 제2 비아 구조체(300)는 상기 제2 하부 패드(360)의 상면의 일부를 노출할 수 있다. 상기 제2 비아 구조체(300)의 최상부의 폭은 상기 제2 비아 구조체(300)의 최하부의 폭보다 클 수 있다.
상기 제1 비아 구조체(200)와 상기 제2 비아 구조체(300)는 서로 다른 폭을 가질 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2) 보다 더 클 수 있다. 상기 제1 비아 구조체(200)의 최소폭(W1)은 상기 제2 비아 구조체(300)의 최소폭(W2)의 1.1 배 내지 2 배일 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 최소폭(W1)은 0.2 um 내지 10 um 일 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 최소폭(W2)은 0.1 um 내지 5 um 일 수 있다.
상기 제1 비아 구조체(200)의 상부면은 제2 비아 구조체(300)의 상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b) 및 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 회로층(110)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 제1 비아 구조체(200)의 하부면(200b)은 상기 기판(100)의 제1 면(100a)에 대하여 상기 제2 비아 구조체(300)의 하부면(300b)보다 더 낮은 레벨에 위치할 수 있다. 예를 들어, 상기 제1 비아 구조체(200)의 하부면(200b)과 상기 제2 비아 구조체(300)의 하부면(300b) 사이의 수직적인 거리는 0.1 um 내지 10 um 일 수 있다. 상기 제1 비아 구조체(200)의 높이(H1)는 상기 제2 비아 구조체(300)의 높이(H2) 보다 클 수 있다. 예를 들어, 상기 제2 비아 구조체(300)의 높이(H2)는 상기 제1 비아 구조체(200)의 높이(H1)의 80 % 내지 99 % 일 수 있다.
제1 비아 구조체(200) 및 제2 비아 구조체(300)의 구조에 대한 설명을 제외하고는, 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 7 내지 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A영역을 확대 도시한 도면들에 대응된다.
도 7을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)의 제1 면(100a) 상에 도전형 불순물의 주입 공정이 수행되어, 도핑 영역(155)이 형성될 수 있다. 집적 회로들(150)이 상기 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 상기 집적 회로들(150)을 형성하는 것은 상기 도핑 영역(155)을 형성하는 것을 포함할 수 있다. 상기 기판(100)의 제1 면(100a) 상에 회로층(110)이 형성될 수 있다. 상기 회로층(110)을 형성하는 것은 상기 기판(100)의 제1 면(100a) 상에 복수 개의 절연층들(120)이 적층되는 것을 포함할 수 있다. 상기 절연층들(120)이 상기 기판(100)의 제1 면(100a) 상에 형성되어 집적 회로들(150)을 덮을 수 있다. 상기 절연층들(120)을 형성하는 것은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착 (Chemical Vapor Deposition, CVD), 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 수행될 수 있다. 금속 배선들(130), 회로 배선들(135), 제1 하부 패드(260), 및 제2 하부 패드(360)이 제공될 수 있다. 회로 배선들(135)은 상기 절연층들(120)을 관통하여 상기 집적 회로들(150)과 접속할 수 있다. 상기 절연층들(120)은 금속 배선들(130), 회로 배선들(135), 제1 하부 패드(260), 및 제2 하부 패드(360)를 덮을 수 있다.
기판(100)의 제2 면(100b) 상에 연마 공정 또는 그라인딩 공정이 수행되어, 기판(100)의 일부가 제거될 수 있다. 상기 연마 공정은 화학적 기계적 연마(CMP, chemical mechanical polishing) 공정일 수 있다. 이에 따라, 기판(100)이 박형화될 수 있다. 상기 기판(100)의 제2 면(100b) 상에 상부 절연막(103)이 형성될 수 있다. 상기 상부 절연막(103) 상에 제1 마스크 패턴(501)이 형성될 수 있다. 제1 마스크 패턴(501)은 상기 기판(100)을 노출시키는 제1 개구부(510)를 가질 수 있다.
도 8을 참조하면, 상기 기판(100) 내에 제2 비아홀(300T)이 형성될 수 있다. 상기 제2 비아홀(300T)을 형성하는 것은, 상기 제1 마스크 패턴(501)을 사용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 예를 들어, 상기 기판(100)의 식각 공정은 불소 함유 가스를 사용한 건식 식각 공정 또는 플라즈마를 이용한 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에 의해 상기 제2 하부 패드(360)의 상부의 일부 및 상기 절연층(120)이 노출될 수 있다.
도 9를 참조하면, 상기 제2 비아홀(300T)의 내측벽 상에 제2 비아 절연막(311)이 형성될 수 있다. 상기 제2 비아 절연막(311)을 형성하는 것은, 상기 제2 비아홀(300T) 상에 절연막을 컨포멀하게 형성한 후, 상기 제2 비아홀(300T)의 바닥면 상의 절연막을 제거하는 것을 포함할 수 있다. 상기 제2 비아홀(300T)의 바닥면 상의 절연막을 제거하는 것은 불소 함유 가스를 사용한 건식 식각 공정 또는 플라즈마를 이용한 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에 의해 제2 하부 패드(360)의 일부가 노출될 수 있다. 상기 제2 비아 절연막(311)의 내측벽 및 노출된 제2 하부 패드(360) 상에 제2 배리어막(321), 및 제2 비아막(331)이 순차적으로 형성될 수 있다. 상기 제2 배리어막(321)은 상기 제2 비아 절연막(311)의 내측벽 및 노출된 제2 하부 패드(360)의 상면을 컨포멀하게 덮을 수 있다. 제2 비아막(331)이 상기 제2 배리어막(321) 상에 형성되어, 상기 제2 비아홀(300T)의 잔부를 채울 수 있다. 제2 비아 절연막(311), 및 제2 배리어막(321)을 형성하는 것은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착 (Chemical Vapor Deposition, CVD), 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 수행될 수 있다. 제2 비아막(331)을 형성하는 것은 시드막을 전극으로 사용한 전기도금 공정에 의해 수행될 수 있다.
도 10을 참조하면, 상기 기판(100)의 제2 면(100b) 상에 평탄화 공정이 수행되어, 제2 비아 구조체(300)가 형성될 수 있다. 제2 비아 구조체(300)는 제2 절연 패턴(310), 제2 배리어 패턴(320), 및 제2 비아(330)을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 제2 비아 구조체(300)를 형성하는 것은, 제2 비아 절연막(311), 제2 배리어막(321), 및 제2 비아막(331)이 평탄화되어, 제2 절연 패턴(310), 제2 배리어 패턴(320), 및 제2 비아(330)를 각각 형성하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 기판(100)의 제2 면(100b) 상의 제2 비아 절연막(311), 제2 배리어막(321), 및 제2 비아막(331)이 제거될 수 있다.
상기 상부 절연막(103) 상에 제2 마스크 패턴(502)이 형성될 수 있다. 제2 마스크 패턴(502)은 상기 기판(100)을 노출시키는 제2 개구부(520)를 가질 수 있다. 상기 기판(100) 내에 제1 비아홀(200T)이 형성될 수 있다. 상기 제1 비아홀(200T)을 형성하는 것은, 상기 제2 마스크 패턴(502)을 사용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 예를 들어, 상기 기판(100)의 식각 공정은 불소 함유 가스를 사용한 건식 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에 의해 상기 제1 하부 패드(260)의 상부의 일부 및 상기 절연층(120)이 노출될 수 있다. 상기 제1 비아홀(200T)은 상기 제2 비아홀(300T) 보다 더 큰 폭 및 더 큰 높이를 갖도록 식각될 수 있다.
도 11을 참조하면, 상기 제1 비아홀(200T)의 내측벽 상에 제1 비아 절연막(211)이 형성될 수 있다. 상기 제1 비아 절연막(211)을 형성하는 것은, 상기 제1 비아홀(200T) 상에 절연막을 컨포멀하게 형성한 후, 상기 제1 비아홀(200T)의 바닥면 상의 절연막을 제거하는 것을 포함할 수 있다. 상기 제1 비아홀(200T)의 바닥면 상의 절연막을 제거하는 것은, 불소 함유 가스를 사용한 건식 식각 공정 또는 플라즈마를 이용한 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에 의해 제1 하부 패드(260)의 일부가 노출될 수 있다. 상기 제1 비아 절연막(211)의 내측벽 및 노출된 제1 하부 패드(260) 상에 제1 배리어막(221), 및 제1 비아막(231)이 순차적으로 형성될 수 있다. 상기 제1 배리어막(221)은 상기 제1 비아 절연막(211)의 내측벽 및 노출된 제1 하부 패드(260)의 상면을 컨포멀하게 덮을 수 있다. 제1 비아막(231)이 상기 제1 배리어막(221) 상에 형성되어, 상기 제1 비아홀(200T)의 잔부를 채울 수 있다. 제1 비아 절연막(211), 및 제1 배리어막(221)을 형성하는 것은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착 (Chemical Vapor Deposition, CVD), 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 수행될 수 있다. 제1 비아막(231)을 형성하는 것은 시드막을 전극으로 사용한 전기도금 공정에 의해 수행될 수 있다.
다시 도 2를 참조하면, 상기 기판(100)의 제2 면(100b) 상에 평탄화 공정이 수행되어, 제1 비아 구조체(200)가 형성될 수 있다. 제1 비아 구조체(200)는 제1 절연 패턴(210), 제1 배리어 패턴(220), 및 제1 비아(230)을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 제1 비아 구조체(200)를 형성하는 것은, 제1 비아 절연막(211), 제1 배리어막(221), 및 제1 비아막(231)이 평탄화되어, 제1 절연 패턴(210), 제1 배리어 패턴(220), 및 제1 비아(230)를 각각 형성하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해 상기 기판(100)의 제2 면(100b) 상의 제1 비아 절연막(211), 제1 배리어막(221), 및 제1 비아막(231)이 제거될 수 있고, 상부 절연막(103)이 형성될 수 있다. 제1 비아 구조체(200) 상에 제1 상부 패드(250)가 형성되어, 제1 비아 구조체(200)와 전기적으로 연결될 수 있고, 제2 비아 구조체(300) 상에 제2 상부 패드(350)가 형성되어, 제2 비아 구조체(300)와 전기적으로 연결될 수 있다.
전술한 내용을 제외하고, 앞서 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다. 다만, 전술한 내용과는 다르게, 제1 비아 구조체(200)를 먼저 형성한 후, 제2 비아 구조체(300)를 형성할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12를 참조하면, 반도체 패키지(1)는 패키지 기판(1000), 인터포저 기판(1010), 제1 내지 제5 반도체 칩들(11, 12, 13, 14, 15), 및 몰딩막(5000)을 포함할 수 있다.
패키지 기판(1000)은 인쇄회로기판 또는 재배선층을 포함할 수 있다. 패키지 기판(1000)의 하면 상에 외부 단자(1005)가 배치될 수 있고, 패키지 기판(1000)의 상면 상에 기판 범프들(1006)이 배치될 수 있다. 기판 범프들(1006)은 패키지 기판(1000) 내의 내부 배선(미도시)을 통해 외부 단자(1005)와 전기적으로 연결될 수 있다. 패키지 기판(1000) 상에 인터포저 기판(1010)이 배치될 수 있다. 상기 인터포저 기판(1010)은 실리콘(Si) 기판일 수 있다. 기판 범프들(1006)에 의해 상기 패키지 기판(1000)과 상기 인터포저 기판(1010)이 전기적으로 연결될 수 있다. 상기 인터포저 기판(1010)은 기판층(1011) 및 상기 기판층(1011) 상의 배선층(1015)을 포함할 수 있다. 복수의 관통 전극들(1012)이 상기 기판층(1011) 내에 배치될 수 있고, 상기 기판층(202)을 관통할 수 있다. 상기 배선층(1015)은 하부 금속 배선들(1016)을 포함할 수 있다. 관통 전극들(1012)과 상기 하부 금속 배선들(1016)은 전기적으로 연결될 수 있다.
상기 인터포저 기판(1010) 상에 제1 반도체 칩(11) 및 상기 제1 반도체 칩(11)과 상기 패키지 기판(1000)의 상면에 평행한 방향으로 서로 이격되는 제5 반도체 칩(15)이 실장될 수 있다. 제1 반도체 칩(11) 상에 제2 내지 제4 반도체 칩들(12, 13, 14)이 순차적으로 적층될 수 있다. 제1 내지 제4 반도체 칩들(11, 12, 13, 14)은 적층된 형태의 칩 스택들을 형성할 수 있다. 상기 제1 내지 제4 반도체 칩들(11, 12, 13, 14)은 메모리 칩들일 수 있고, 예를 들어, 디램(DRAM) 칩들을 포함할 수 있다. 메모리 칩들은 고대역 메모리(High Bandwidth Memory, HBM)들을 포함할 수 있다. 상기 제5 반도체 칩(15)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 상기 제5 반도체 칩(15)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
제1 내지 제4 반도체 칩들(11, 12, 13, 14) 중 적어도 하나는 앞서 도 1을 참조하여 설명한 반도체 소자(10)와 동일할 수 있다. 상기 제1 반도체 칩(11)은 제1 기판(1100), 제1 회로층(1110), 하부 제1 비아 구조체(1200), 하부 제2 비아 구조체(1300), 및 하부 제3 비아 구조체(1400)를 포함할 수 있다. 상기 제2 반도체 칩(12)은 제2 기판(2100), 제2 회로층(2110), 중간 제1 비아 구조체(2200), 중간 제2 비아 구조체(2300), 및 중간 제3 비아 구조체(2400)를 포함할 수 있다. 상기 제3 반도체 칩(13)은 제3 기판(3100), 제3 회로층(3110), 상부 제1 비아 구조체(3200), 상부 제2 비아 구조체(3300), 및 상부 제3 비아 구조체(3400)를 포함할 수 있다. 상기 제4 반도체 칩(14)은 제4 기판(4100) 및 제4 회로층(4110)을 포함할 수 있다.
제1 내지 제4 기판(1100, 2100, 3100, 4100)은 앞서 도 1 및 도 2를 참조하여 설명한 기판(100)과 동일할 수 있다. 제1 내지 제4 회로층(1110, 2110, 3110, 4110)은 앞서 도 1 및 도 2를 참조하여 설명한 회로층(110)과 동일할 수 있다. 하부 제1 비아 구조체(1200), 중간 제1 비아 구조체(2200), 및 상부 제1 비아 구조체(3200)은 앞서 도 1 및 도 2를 참조하여 설명한 제1 비아 구조체(200)과 동일할 수 있다. 하부 제2 비아 구조체(1300), 중간 제2 비아 구조체(2300), 및 상부 제2 비아 구조체(3300)은 앞서 도 1 및 도 2를 참조하여 설명한 제2 비아 구조체(300)과 동일할 수 있다. 하부 제3 비아 구조체(1400), 중간 제3 비아 구조체(2400), 및 상부 제3 비아 구조체(3400)은 앞서 도 1 및 도 2를 참조하여 설명한 제3 비아 구조체(400)과 동일할 수 있다. 하부 제3 비아 구조체(1400), 중간 제3 비아 구조체(2400), 및 상부 제3 비아 구조체(3400)를 통해 제1 내지 제4 반도체 칩들(11, 12, 13, 14)은 서로 전기적으로 연결될 수 있다. 다만, 도 12에 도시된 것과는 다르게, 제4 반도체 칩(14) 제5 반도체 칩(15)은 도 1을 참조하여 설명한 제1 비아 구조체(200), 제2 비아 구조체(300), 및 제3 비아 구조체(400)를 포함할 수 있다. 반도체 칩들의 개수는 도시된 바에 제한되지 않는다.
상기 인터포저 기판(1010)과 상기 제1 반도체 칩(11) 및 상기 제5 반도체 칩(15) 사이에 칩 범프들(1017)이 개재될 수 있다. 상기 칩 범프들(1017)을 통해 상기 인터포저 기판(1010)과 상기 제1 반도체 칩(11) 및 상기 제5 반도체 칩(15)이 전기적으로 연결될 수 있다. 기판 범프들(1006)을 통해 상기 제1 반도체 칩(11) 및 상기 제5 반도체 칩(15)과 외부 단자들(1005)이 전기적으로 연결될 수 있다. 상기 인터포저 기판(1010)과 상기 제1 반도체 칩(11) 및 상기 제5 반도체 칩(15) 사이에 언더필막(1018)이 개재될 수 있고, 상기 칩 범프들(1017) 사이의 공간을 채울 수 있다. 상기 언더필막(1018)은 에폭시 수지와 같은 절연성 고분자 물질 또는 ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다. 몰딩막(5000)이 상기 인터포저 기판(1010) 상에 제공되어, 제1 내지 제5 반도체 칩들(11, 12, 13, 14, 15)을 덮을 수 있다. 몰딩막(5000)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13을 참조하면, 반도체 패키지(2)는 패키지 기판(1000), 제1 내지 제4 반도체 칩들(11, 12, 13, 14), 및 몰딩막(5000)을 포함할 수 있다.
패키지 기판(1000) 상에 제1 반도체 칩(11)이 실장될 수 있다. 제1 반도체 칩(11) 상에 제2 내지 제4 반도체 칩들(12, 13, 14)이 순차적으로 적층될 수 있다. 제1 반도체 칩(11)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 상기 제5 반도체 칩(15)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 상기 제2 내지 제4 반도체 칩들(12, 13, 14)은 메모리 칩들일 수 있고, 예를 들어, 디램(DRAM) 칩들을 포함할 수 있다.
제1 내지 제4 반도체 칩들(11, 12, 13, 14) 중 적어도 하나는 앞서 도 1을 참조하여 설명한 반도체 소자(10)와 동일할 수 있다. 다만, 도 13에 도시된 것과는 다르게, 제4 반도체 칩(14)은 도 1을 참조하여 설명한 제1 비아 구조체(200), 제2 비아 구조체(300), 및 제3 비아 구조체(400)를 포함할 수 있다. 반도체 칩들의 개수는 도시된 바에 제한되지 않는다.
상기 패키지 기판(1000)과 상기 제1 반도체 칩(11) 사이에 칩 범프들(1017)이 개재될 수 있다. 상기 칩 범프들(1017)을 통해 상기 제1 반도체 칩(11)은 패키지 기판(1000) 및 외부 단자들(1005)이 전기적으로 연결될 수 있다. 상기 패키지 기판(1000)과 상기 제1 반도체 칩(11) 사이에 언더필막(1018)이 개재될 수 있고, 상기 칩 범프들(1017) 사이의 공간을 채울 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 이미지 센서(3)는 하부 반도체 칩(16) 및 상부 반도체 칩(17)을 포함할 수 있다.
하부 반도체 칩(16), 상기 하부 반도체 칩(16) 상의 상부 반도체 칩(17)이 제공될 수 있다. 상부 반도체 칩(17)은 센싱 칩(sensing chip)일 수 있다. 예를 들어, 상부 반도체 칩(17)은 빛을 감지하는 포토 다이오드(photo diode)를 포함할 수 있다. 하부 반도체 칩(16)은 상부 반도체 칩(17)으로부터 감지된 빛을 전기적 신호로 변환하는 로직 칩(logic chip)을 포함할 수 있다.
하부 반도체 칩(16)은 하부 반도체 층(6100) 및 상기 반도체 층(6100) 상의 하부 회로층(6110)을 포함할 수 있다. 상기 하부 반도체 층(6100) 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘(Si), 실리콘 저머늄(SiGe), 불순물이 도핑된 반도체 층일 수 있다. 집적 회로들이 하부 반도체 층(6100) 내에 배치될 수 있다. 예를 들어, 상기 집적 회로들은 로직(logic) 소자들일 수 있다. 상기 하부 회로층(6110)은 하부 배선 패턴(6115)을 포함할 수 있다. 상기 하부 회로층(6110)은 하부 배선 패턴(6115)을 통해 상기 하부 반도체 층(6100) 내의 집적 회로들과 전기적으로 연결될 수 있다.
상부 반도체 칩(17)은 상부 회로층(7110), 상부 반도체 층(7100), 컬러 필터들(CF), 마이크로 렌즈들(ML), 제1 비아 구조체(200), 제2 비아 구조체(300), 제3 비아 구조체(400), 제4 비아 구조체(500)를 포함할 수 있다. 상부 회로층(7110)은 하부 반도체 칩(16)과 인접하도록, 상부 반도체 칩(17)의 하부에 배치될 수 있다. 상부 회로층(7110)은 광전 변환 소자들(PD)의 구동을 위한 트랜지스터(transistor)와 같은 직접 회로 및 상부 배선 패턴(7115)을 포함할 수 있다. 상부 반도체 층(7100)은 상부 회로층(7110) 상에 배치될 수 있다. 상부 반도체 층(7100)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 실리콘 저머늄, 불순물이 도핑된 반도체 층일 수 있다.
광전 변환 소자들(PD)이 상부 반도체 층(7100) 내에 배치될 수 있다. 광전 변환 소자들(PD) 각각은 독립적으로 상부 반도체 칩(17)의 상면으로부터 입사된 광을 수집할 수 있다. 광전 변환 소자들(PD)은 상부 반도체 층(7100)의 도전형과 다른 도전형을 가질 수 있다. 상부 회로층(7110)은 상부 반도체 층(7100) 내의 광전 변환 소자들(PD)과 전기적으로 연결될 수 있다. 컬러 필터들(CF)이 상부 반도체 층(7100)의 상면 상에 배치될 수 있다. 컬러 필터들(CF)은 광전 변환 소자들(PD)과 대응되게 배치될 수 있다. 컬러 필터들(CF)은 빨간색, 녹색, 파란색, 및 흰색 중 적어도 하나를 포함할 수 있다. 마이크로 렌즈들(ML)이 컬러 필터들(CF) 상에 배치될 수 있다. 하나의 컬러 필터(CF), 하나의 컬러 필터(CF)에 대응하는 하나의 마이크로 렌즈(ML), 및 하나의 컬러 필터(CF) 및 하나의 마이크로 렌즈(ML)에 대응하는 적어도 하나 이상의 광전 변환 소자(PD)는 단위 화소(unit pixel, P)로 정의할 수 있다. 복수 개의 단위 화소들(P)은 상부 반도체 층(7100)의 상면 상에서 2차원적으로 배열될 수 있다.
제4 비아 구조체(500)는 상부 반도체 칩(17)의 전부 및 하부 반도체 칩(16)의 일부를 관통할 수 있다. 제4 비아 구조체(500)는 상부 배선 패턴(7115)과 전기적으로 연결될 수 있고, 하부 배선 패턴(6115)와 전기적으로 연결될 수 있다.
제1 비아 구조체(200), 제2 비아 구조체(300), 및 제3 비아 구조체(400)는 도 1 및 도 2를 참조하여 설명한 제1 비아 구조체(200), 제2 비아 구조체(300), 및 제3 비아 구조체(400)와 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상의 절연층;
    상기 절연층의 일부 및 상기 기판을 관통하고, 상기 기판의 상기 제1 면에 평행한 방향으로의 서로 다른 폭을 갖는 제1 비아 구조체 및 제2 비아 구조체;
    상기 절연층의 내부에 개재되는 금속 배선들; 및
    상기 기판의 상기 제1 면 상에 제공되는 집적 회로를 포함하되,
    상기 제1 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 상기 제2 비아 구조체의 하부면보다 더 낮은 레벨에 위치하고,
    상기 제2 비아 구조체는 상기 금속 배선들을 통해 상기 집적 회로와 전기적으로 연결되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 비아 구조체 및 상기 제2 비아 구조체는 상기 기판의 상기 제1 면에 평행한 방향으로의 최소폭을 가지고,
    상기 제1 비아 구조체의 최소폭은 상기 제2 비아 구조체의 최소폭보다 더 큰 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 비아 구조체의 최소폭은 상기 제2 비아 구조체의 최소폭의 1.1 배 내지 2배인 반도체 소자.
  4. 제2 항에 있어서,
    상기 제1 비아 구조체의 최소폭은 0.2 um 내지 10 um 이고,
    상기 제2 비아 구조체의 최소폭은 0.1 um 내지 5 um 인 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 비아 구조체의 하부면과 상기 제2 비아 구조체의 하부면 사이의 수직적인 거리는 0.1 um 내지 10 um인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 비아 구조체 및 제2 비아 구조체의 각각은 상기 기판의 상기 제1면에 수직한 방향으로의 높이를 갖고,
    상기 제2 비아 구조체의 높이는 상기 제1 비아 구조체의 높이의 80 % 내지 99 %인 반도체 소자.
  7. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상의 절연층;
    상기 절연층의 일부 및 상기 기판을 관통하는 제1 비아 구조체 및 제2 비아 구조체; 및
    상기 제1 비아 구조체의 하부면 및 상기 제2 비아 구조체의 하부면에 각각 접하는 하부 패드들을 포함하되,
    상기 제1 비아 구조체 및 상기 제2 비아 구조체는 상기 기판의 상기 제1 면에 평행한 방향으로의 최소폭을 가지고,
    상기 제1 비아 구조체의 최소폭은 상기 제2 비아 구조체의 최소폭보다 더 크고,
    상기 제1 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 상기 제2 비아 구조체의 하부면보다 더 낮은 레벨에 위치하고,
    상기 제1 비아 구조체 및 상기 제2 비아 구조체의 각각은 절연 패턴, 절연 패턴 상의 배리어 패턴, 및 상기 배리어 패턴 상의 비아를 포함하고,
    상기 배리어 패턴은 상기 비아의 하부면과 상기 하부 패드들 중 대응되는 하부 패드 사이에 개재되는 반도체 소자.
  8. 서로 대향하는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상의 절연층;
    상기 기판의 상기 제2 면 상에 제공되고 상기 기판의 상기 제1면에 평행한 방향으로 서로 이격되어 배치되는 제1 상부 패드 및 제2 상부 패드; 및
    상기 절연층의 일부 및 상기 기판을 관통하고, 상기 기판의 상기 제1면에 평행한 방향으로의 서로 다른 폭을 갖는 제1 비아 구조체 및 제2 비아 구조체를 포함하되,
    상기 제1 비아 구조체의 하부면과 상기 제2 비아 구조체의 하부면은 상기 기판의 상기 제1 면에 대하여 서로 다른 레벨에 위치하고,
    상기 제1 비아 구조체는 상기 제1 상부 패드와 전기적으로 연결되고, 상기 제2 비아 구조체는 상기 제2 상부 패드와 전기적으로 연결되는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 비아 구조체의 하부면 및 상기 제2 비아 구조체의 하부면에 각각 접하는 하부 패드들을 더 포함하되,
    상기 제1 비아 구조체 및 상기 제2 비아 구조체 중 적어도 하나는
    절연 패턴;
    상기 절연 패턴 상의 배리어 패턴; 및
    상기 배리어 패턴 상의 비아를 포함하되,
    상기 배리어 패턴은 상기 비아의 하부면과 상기 하부 패드들 중 대응되는 하부 패드 사이에 개재되는 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 비아 구조체 및 상기 제2 비아 구조체의 각각은
    절연 패턴;
    상기 절연 패턴 상의 배리어 패턴; 및
    상기 배리어 패턴 상의 비아를 포함하되,
    상기 절연 패턴은 상기 기판과 상기 배리어 패턴의 외측벽 사이 및 상기 절연층과 상기 배리어 패턴의 외측벽 사이에 개재되고,
    상기 배리어 패턴은 상기 절연 패턴의 내측벽과 상기 비아의 외측벽 사이에 개재되는 반도체 소자.
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