CN112310283B - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN112310283B
CN112310283B CN202010440526.7A CN202010440526A CN112310283B CN 112310283 B CN112310283 B CN 112310283B CN 202010440526 A CN202010440526 A CN 202010440526A CN 112310283 B CN112310283 B CN 112310283B
Authority
CN
China
Prior art keywords
silicon
segments
isolation
substrate
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010440526.7A
Other languages
English (en)
Other versions
CN112310283A (zh
Inventor
庄景诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112310283A publication Critical patent/CN112310283A/zh
Application granted granted Critical
Publication of CN112310283B publication Critical patent/CN112310283B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体元件及其制备方法。该制备方法包括：提供一基底；在该基底上方形成一生长基膜；在该生长基膜中形成多个掺杂段以及多个未掺杂段；在所述多个未掺杂段上选择地形成多个隔离段；移除所述多个掺杂段；以及在该基底上方形成多个电容结构。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/07/29申请的美国正式申请案第16/524,811号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件及其制备方法。特别涉及一种具有选择地形成多个隔离段的半导体元件及其制备方法。
背景技术
半导体元件是使用在不同的电子应用中，例如个人电脑、移动电话、数码相机，以及其他电子设备。半导体元件的尺寸持续地等比例缩小，以符合运算力(computingability)的需求。然而，许多的问题的变异是出现在等比例缩小制程期间，并影响其最终电子特性、品质以及良率。因此，在达到改善品质、良率以及可靠度上仍具有挑战性。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件制备方法，包括：提供一基底；在该基底上方形成一生长基膜；在该生长基膜中形成多个掺杂区以及多个未掺杂区；在所述多个未掺杂区上选择地形成多个隔离段；移除所述多个掺杂段；以及在该基底上方形成多个电容结构。
在一些实施例中，所述多个掺杂段与所述多个未掺杂段在该生长基膜中的形成，包括以一光刻胶层与一遮罩图案化该生长基膜、从该生长基膜上方进行植入，以及移除该光刻胶层。
在一些实施例中，该基底由硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷砷化镓、磷化铟、或磷化铟镓所制。
在一些实施例中，该生长基膜由一隔离材料所制，该隔离材料不含氮。
在一些实施例中，该生长基膜由氧化硅、未掺杂硅玻璃、硼二氧化硅玻璃、磷硅酸盐玻璃、或硼磷硅酸盐玻璃所制。
在一些实施例中，所述多个隔离段由化学气相沉积所形成，该化学气相沉积存在有臭氧与四乙氧基硅烷。
在一些实施例中，所述多个掺杂段包含氮。
在一些实施例中，所述多个电容结构中的每一个包括一底电极、一电容隔离层以及一顶电极。
在一些实施例中，所述的半导体元件的制备方法，还包括在提供该基底之后，在该基底中形成多个隔离结构。
在一些实施例中，所述的半导体元件的制备方法，还包括在该基底上方形成多个位元线接触点。
在一些实施例中，所述的半导体元件的制备方法，还包括在该基底上方形成多个位元线。
在一些实施例中，该电容隔离层由锶钛酸钡、锆钛酸铅、氧化钛、氧化铝、氧化铪、氧化钇、或氧化锆所制。
在一些实施例中，所述多个电容隔离层由多层所形成，该多层包含氧化硅层、氮化硅层以及氧化硅层。
在一些实施例中，该底电极由掺杂多晶硅、金属硅化物、铜或钨所制。
在一些实施例中，该顶电极由掺杂多晶硅、铜或铝所制。
在一些实施例中，所述多个隔离结构由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐所制。
在一些实施例中，所述多个位元线接触点由铝、铜、钨、钴，或其组合所制。
在一些实施例中，所述多个位元线由铝或铜所制。
本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底；多个未掺杂段，设置在该基底上方；多个隔离段，对应地且选择地设置在所述多个未掺杂段上；以及多个电容结构，设置在所述多个隔离段的相邻对之间。
在一些实施例中，所述多个未掺杂段由氧化硅、未掺杂硅玻璃、硼二氧化硅玻璃、磷硅酸盐玻璃、或硼磷硅酸盐玻璃所制。
由于本公开的半导体元件及其制备方法的设计，所述多个隔离段可对所述多个电容结构提供足够的支撑，并避免所述多个电容结构的崩塌(collapsing)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图2到图3为依据本公开一些实施例的一半导体元件的制备方法的一部分流程的剖视示意图。
图4为依据图3的该半导体元件的顶视示意图。
图5到图7为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。
图8为依据图7的该半导体元件的顶视示意图。
图9到图13为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。
图14为依据图13的该半导体元件的顶视示意图。
图15及图16为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。
图17为依据图15及图16的该半导体元件的顶视示意图。
图18为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。
图19为依据图18的该半导体元件的顶视示意图。
图20到图35为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。
图36为依据本公开一些实施例的一种半导体元件的剖视示意图。
附图标记说明：
100 基底
101 隔离结构
102 主动区
103 控制结构
104 底层
105 中间层
106 顶层
107 沟槽开口
108 第一掺杂区
109 第二掺杂区
110 第三掺杂区
114 沟槽开口
201 第一隔离膜
202 第二隔离膜
203 第三隔离膜
204 第四隔离膜
205 隔离段
206 第五隔离膜
207 第六隔离膜
208 第七隔离膜
209 第八隔离膜
210 第九隔离膜
301 第一接触点
302 第二接触点
303 第三接触点
304 位元线接触点
305 位元线
306 第一插塞
307 第二插塞
308 底通孔
309 第一导电层
310 第一导电通孔
311 第二导电通孔
312 导电垫
400 生长基膜
401 掺杂生长基段
402 未掺杂生长基段
501 光刻胶层
502 遮罩
503 影像
504 第一凹部
505 第二凹部
506 第三凹部
507 第四凹部
600 电容结构
601 底电极
602 电容隔离层
603 顶电极
S11 步骤
S13 步骤
S15 步骤
S17 步骤
S19 步骤
S21 步骤
S23 步骤
S25 步骤
S27 步骤
S29 步骤
S31 步骤
S33 步骤
S35 步骤
S37 步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
此外，在本公开中形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-opticdevice)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。特别地是，本公开的这些实施例的所述多个半导体元件可为动态随机存取存储器元件。
需注意的是，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
图1为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。图2到图3为依据本公开一些实施例的一半导体元件的制备方法的一部分流程的剖视示意图。图4为依据图3的该半导体元件的顶视示意图。
请参考图1及图2，在步骤S11，可提供一基底100。举例来说，基底100可由硅(Si)、掺杂硅(doped silicon)、硅锗(silicon germanium)、绝缘体上覆硅(silicon oninsulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘体上覆硅锗(silicon germaniumon insulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indiumphosphide)，或磷化铟镓(indium gallium phosphide)所制。
请参考图1、图3以及图4，在步骤S13，多个隔离结构101可形成在基底100中。多个隔离结构101相互分开设置，并界定出多个主动区102。多个主动区102中的每一个具有一棒状形状，在平面图来看，其是在一Y方向延伸。多个主动区102可相互平行设置。举例来说，多个隔离结构101可由一隔离结构所制，例如氧化硅(silicon oxide)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)、掺氟硅酸盐(fluoride-doped silicate)，或其类似物。需注意的是，为了简化，图4中并未示出多个隔离结构101。
需注意的是，在本公开中，氮氧化硅代表含有硅、氮以及氧的一掺杂物(substance)，其氧的比例大于氮的比例。氧化氮化硅代表含有硅、氧以及氮的一掺杂物，其氮的比例大于氧的比例。
图5到图7为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。图8为依据图7的该半导体元件的顶视示意图。
请参考图1及图5到图8，在步骤S15，多个控制结构103可形成在基底100中。在所述的实施例中，多个控制结构103中的每一个具有一底层(bottom layer)104、一中间层(middle layer)105、一顶层(top layer)106，以及一沟槽开口(trench opening)107。
请参考图5，在所述的实施例中，可执行如一非等向性(anisotropic)干蚀刻制程的一蚀刻制程，以在基底100中形成多个沟槽开口107。请参考图6，在蚀刻制程之后，多个底层104可对应地形成在多个沟槽开口107的所述多个侧壁上与多个沟槽开口107的所述多个底部上，并对应地贴合到多个沟槽开口107的所述多个侧壁与多个沟槽开口107的所述多个底部。举例来说，多个底层104可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅，或其类似物所制。
请参考图7，多个中间层105可对应地形成在多个底层104上。多个中间层105的所述多个顶表面可低于基底100的顶表面。举例来说，多个中间层105可由掺杂多晶硅(dopedpolysilicon)、金属材料(metal material)或金属硅化物(metal silicide)所制。举例来说，金属硅化物可为硅化镍(nickel silicide)、硅化铂(platinum silicide)、硅化钛(titanium silicide)、硅化钼(molybdenum silicide)、硅化钴(cobalt silicide)、硅化钽(tantalum silicide)、硅化钨(tungsten silicide)，或其类似物。
请参考图7，多个顶层106可对应地形成在多个中间层105上。多个顶层106的所述多个顶表面可与基底100的顶表面位在相同的垂直水平线(vertical level)。举例来说，多个顶层106可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅，或其类似物所制。
图9到图13为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。图14为依据图13的该半导体元件的顶视示意图。
请参考图1及图9，在步骤S17，多个掺杂区可形成在基底100中。多个掺杂区包括一第一掺杂区108、一第二掺杂区109以及一第三掺杂区110。第一掺杂区108设置在多个控制结构103的一相邻对(adjacent pair)之间。第二掺杂区109设置在多个隔离结构101中的其中一个与多个控制结构103中的该相邻对的其中一个之间。第三掺杂区110设置在多个隔离结构101中的其中另一个与多个控制结构103中的该相邻对的其中另一个之间。第一掺杂区108、第二掺杂区109以及第三掺杂区110分别地掺杂有一掺杂物(dopant)，例如磷(phosphorus)、砷(arsenic)，或锑(antimony)。第一掺杂区108、第二掺杂区109以及第三掺杂区110中的每一个均具有一掺杂浓度(dopant concentration)，其范围在1E17 atoms/cm3到1E19 atoms/cm3之间。多个控制结构103、多个隔离结构101以及多个掺杂区108与109是一起形成多个半导体部件(semiconductor elements)。
请参考图1及图10，在步骤S19，一第一隔离膜201可形成在基底100上。举例来说，第一隔离膜201可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。
请参考图1及图11，在步骤S21，多个接触点形成在第一隔离膜201中。一微影(photolithography)制程可用来图案化第一隔离膜201，以界定出多个接触点的位置。在微影制程之后，可执行如一非等向性干蚀刻制程的一蚀刻制程，以在第一隔离膜201中形成多个接触开口(contact openings)。在蚀刻制程之后，一导电材料以一金属化制程(metallization process)填充在多个接触开口中，以形成多个接触点，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)或其类似制程。在金属化制程之后，可执行一平坦化制程(planarizationprocess)，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨(chemical mechanical polishing)。再者，在金属化制程之前，多个阻障层(barrier layers)(图未示)可分别地形成在多个接触开口的所述多个侧壁上与所述多个底部上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图11，多个接触点包括一第一接触点301、一第二接触点302以及一第三接触点303。第一接触点301设置在第一掺杂区108上，并电性连接第一掺杂区108。第二接触点302设置在第二掺杂区109上，并电性连接第二掺杂区109。第二接触点302相对(oppositeto)第一接触点301设置。第三接触点303设置在第三掺杂区110上，并电性连接第三掺杂区110。第三接触点303相对(opposite to)第二接触点302设置，且第一接触点301插置在第二接触点302与第三接触点303之间。
请参考图1及图12到图14，在步骤S23，一第二隔离膜202可形成在第一隔离膜201上，且多个位元线接触点304可形成在第二隔离膜202中。一微影制程可用来图案化第二隔离膜202，以界定出多个位元线接触点304的位置。在微影制程之后，可执行如一非等向性干蚀刻制程的一蚀刻制程，以在第二隔离膜202中形成多个位元线接触点开口。在蚀刻制程之后，一导电材料以一金属化制程(metallization process)填充在多个接触开口中，以形成多个位元线接触点304，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积、物理气相沉积、喷溅或其类似制程。在金属化制程之后，可执行一平坦化制程，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨。举例来说，第二隔离膜202可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。再者，在金属化制程之前，多个阻障层(barrier layers)(图未示)可分别地形成在多个位元线接触点开口的所述多个侧壁上与所述多个底部上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图13，多个位元线接触点304对应地电性连接第一接触点301；意即，多个位元线接触点304电性连接第一掺杂区108。
需注意的是，为了简化，图14中并未示出多个隔离结构101、第一隔离膜201以及第二隔离膜202。
图15及图16为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。图17为依据图15及图16的该半导体元件的顶视示意图。
请参考图1及图15到图17，在步骤S25，一第三隔离膜203可形成在第二隔离膜202上，且多个位元线305可形成在第三隔离膜203中。一微影制程可用来图案化第三隔离膜203，以界定出多个位元线305的位置。在微影制程之后，可执行如一非等向性干蚀刻制程的一蚀刻制程，以在第三隔离膜203中形成多个位元线沟槽开口。在蚀刻制程之后，一导电材料以一金属化制程填充在多个位元线沟槽开口中，以形成多个位元线305，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积、物理气相沉积、喷溅或其类似制程。在金属化制程之后，可执行一平坦化制程，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨。举例来说，第三隔离膜203可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。再者，在金属化制程之前，多个阻障层(barrier layers)(图未示)可分别地形成在多个位元线沟槽开口的所述多个侧壁上与所述多个底部上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图16及图17，多个位元线305对应地电性连接多个位元线接触点304。多个位元线305并未与主动区102重叠。
需注意的是，为了简化，图17中并未示出多个隔离结构101、第一隔离膜201、第二隔离膜202以及第三隔离膜203。
图18为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。图19为依据图18的该半导体元件的顶视示意图。
请参考图1、图18及图19，在步骤S27，一第四隔离膜204可形成在第三隔离膜203上，且多个插塞(plugs)可形成来穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202。一微影制程可用来图案化第四隔离膜204，以界定出多个插塞的位置。在微影制程之后，可执行如一非等向性干蚀刻制程的一蚀刻制程，形成多个插塞开口以穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202。在蚀刻制程之后，一导电材料以一金属化制程填充在多个插塞开口中，以形成多个插塞，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积、物理气相沉积、喷溅或其类似制程。在金属化制程之后，可执行一平坦化制程，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨。举例来说，第四隔离膜204可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。再者，在金属化制程之前，多个阻障层(barrier layers)(图未示)可分别地形成在多个插塞开口的所述多个侧壁上与所述多个底部上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图18及图19，多个插塞包括一第一插塞306以及一第二插塞307。第一插塞306穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202，并电性连接第二接触点302；意即，第一插塞306电性连接第二掺杂区109。第一插塞306并未与多个位元线305重叠。第二插塞307穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202，并电性连接第三接触点303；意即，第二插塞307电性连接第三掺杂区110。第二插塞307并未与多个位元线305重叠。
需注意的是，为了简化，图19中并未示出多个隔离结构101、第一隔离膜201、第二隔离膜202、第三隔离膜203以及第四隔离膜204。
图20到图35为依据本公开一些实施例的该半导体元件的制备方法的一部分流程的剖视示意图。
请参考图1及图20，在步骤S29，一生长基膜(growing base film)400可形成在第四隔离膜204上。一沉积制程可用来形成生长基膜400，该沉积制程是如化学气相沉积或其类似制程。举例来说，生长基膜可为一隔离材料，该隔离材料不含氮(nitrogen)。所述不含氮的隔离材料可为氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)，或硼磷硅酸盐玻璃(borophosphosilica glass)。
请参考图1及图21到图26，在步骤S31，多个掺杂生长基段(doped growing basesegments)401与多个未掺杂生长基段(undoped growing base segments)402形成在生长基膜400中。请参考图21到图23，在所述的实施例中，一光刻胶层501可形成在生长基膜400上，且一遮罩502用来将遮罩502的影像(images)503转移到光刻胶层501。在光刻胶层501的显影(developing)之后，多个第一凹部(first recesses)504形成在光刻胶层501中。多个第一凹部504的位置对应遮罩502的所述多个影像503。生长基膜400的一些部分通过多个第一凹部504而暴露。
请参考图24到图26，一植入(implantation)制程可用来将如氮或含氮材料的掺杂物通过多个第一凹部504而植入生长基膜400的所述多个部分，并将生长基膜400的所述多个部分转变成多个掺杂段401。生长基膜400由光刻胶层501所保护的其他部分则视为多个未掺杂段402；换言的，在植入制程之后，将生长基膜400转变成多个掺杂段401以及多个未掺杂段402。在光刻胶层501的剥离(stripping)之后，均暴露多个掺杂段401与多个未掺杂段402。多个掺杂段401分别地对应位在第一插塞306与第二插塞307上方。再者，多个掺杂段401的所述多个顶表面可比多个未掺杂段402的所述多个顶表面更亲水性(morehydrophilic)。
请参考图1、图27及图28，在步骤S33，多个隔离段(insulating segments)205可形成在第四隔离膜204上方，并可移除多个掺杂段401。在所述的实施例中，多个隔离段205可通过如化学气相沉积的一沉积制程，对应选择地形成在多个未掺杂段402上，而化学气相沉积制程存在有臭氧(ozone)以及四乙氧基硅烷(tetraethyloxysilane)。多个第二凹部505分别地对应形成在多个隔离段205的多个相邻对(adjacent pairs)之间。举例来说，可通过使用热磷酸(hot phosphoric acid)的一湿蚀刻制程，移除多个掺杂段401。在多个掺杂段401移除之后，第一插塞306与第二插塞307分别地通过多个第二凹部505而暴露。
请参考图1及图29到图31，在步骤S35，多个电容结构(capacitor structures)600可形成在第四隔离膜204上方。请参考图29，在所述的实施例中，多个底电极(bottomelectrodes)601可对应分别地形成在多个第二凹部505中。可执行一沉积制程以将多个底电极601沉积在多个隔离段205的所述多个顶表面与所述多个侧壁上以及多个第二凹部505的所述多个底部上，而多个第三凹部506形成在沉积在多个隔离段205的所述多个顶表面与所述多个侧壁上以及多个第二凹部505的所述多个底部上的所述多个底电极601之间。在沉积制程之后，一光刻胶层可从上方沉积到多个第三凹部506中，以覆盖沉积在多个隔离段205的所述多个顶表面上的所述多个底电极601。可执行如一非等向性干蚀刻制程的一蚀刻制程，以移除沉积在多个隔离段205的所述多个顶表面上的所述多个底电极601。在蚀刻制程之后，可通过一湿蚀刻制程移除余留在多个第三凹部506中的光刻胶。举例来说，多个底电极506可由掺杂硅、金属硅化物、铝，或钨所制。
请参考图30，在所述的实施例中，可形成一电容隔离层(capacitor insulatinglayer)602以贴合到多个底电极601与多个隔离段205的所述多个顶表面。多个第四凹部507形成在贴合到多个底电极601中的电容隔离层602中。电容隔离层602可为单一层或是多层。在所述的实施例中，电容隔离层602可为单一层，其是由一高介电常数材料所形成，例如锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttriumoxide)、氧化锆(zirconium oxide)，或其类似物。或者是，在所述的其他实施例中，电容隔离层602可为多层，所述多层由氧化硅层、氮化硅层以及氧化硅层所构成。
请参考图31，可形成一顶电极(top electrode)603，以填满多个第四凹部507，并覆盖电容隔离层602。举例来说，顶电极603可由掺杂多晶硅、铜或铝所制。多个底电极601、电容隔离层602以及顶电极603一起形成多个电容结构600。
请参考图1及图32到图35，在步骤S37，多个导电部件(conductive elements)可形成在多个电容结构600上方。多个导电部件可包括一底通孔(bottom via)308、多个第一导电层309、多个第一导电通孔310、多个第二导电通孔311以及一导电垫312。
请参考图32，在所述的实施例中，一第五隔离膜206可形成在顶电极603上方。底通孔308可形成在第五隔离膜206中，且电性连接顶电极603。一微影(photolithography)制程可用来图案化第五隔离膜206，以界定出底通孔308的位置。在微影制程之后，可执行如一非等向性干蚀刻制程的一蚀刻制程，以形成穿经第五隔离膜206的一底通孔开口(bottom viaopening)。在蚀刻制程之后，一导电材料以一金属化制程(metallization process)填充在底通孔开口中，以形成底通孔308，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积、物理气相沉积、喷溅或其类似制程。在金属化制程之后，可执行一平坦化制程，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨。举例来说，第五隔离膜206可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐，或其组合所制，但并不以此为限。再者，在金属化制程之前，多个阻障层(图未示)可分别地形成在底通孔开口的所述多个侧壁上与所述多个底部上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图33，在所述的实施例中，一第六隔离膜207可形成在第五隔离膜206上方。多个第一导电层309(为了简化，仅在图33示出一个)可形成在第六隔离膜207中，并电性连接底通孔308。一微影制程可用来图案化第六隔离膜207，以界定出多个第一导电层309的位置。在微影制程之后，可执行如一非等向性干蚀刻制程的一蚀刻制程，以形成穿经第六隔离膜207的多个沟槽开口(trench openings)。在蚀刻制程之后，一导电材料以一金属化制程填充在多个沟槽开口中，以形成多个第一导电层309，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积、物理气相沉积、喷溅或其类似制程。在金属化制程之后，可执行一平坦化制程，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨。举例来说，第六隔离膜207可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐，或其组合所制，但并不以此为限。再者，在金属化制程之前，多个阻障层(图未示)可分别地形成在多个沟槽开口的所述多个侧壁上与所述多个底部上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图34，在所述的实施例中，一第七隔离膜208可形成在第六隔离膜207上。一第八隔离膜209可形成在第七隔离膜208上。多个第一导电通孔310可形成在第七隔离膜208中，并电性连接多个第一导电层309。多个第二导电通孔311可形成在第八隔离膜209中，并电性连接多个第一导电层310。第七隔离膜208与第八隔离膜209可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐，或其组合所制，但并不以此为限。
请参考图34，在所述的实施例中，一第一微影制程可用来图案化第八隔离膜209，以界定出多个第一导电通孔310的位置。在第一微影制程之后，可执行如一非等向性干蚀刻制程的一第一蚀刻制程，以在第七隔离膜208与第八隔离膜209中形成多个通孔开口(viaopenings)。在第一蚀刻制程之后，一第二微影制程可用来图案化第八隔离膜209，以界定出多个第二导电层311的位置。多个第二导电层311与在第七隔离膜208中的多个通孔开口重叠。在第二微影制程期间，以光刻胶填满在第七隔离膜208与第八隔离膜209中的多个通孔开口。在第二微影制程之后，可执行如一非等向性干蚀刻制程的一第二蚀刻制程，以在第八隔离膜209中形成多个沟槽开口(trench openings)。在第二蚀刻制程之后，一导电材料以一金属化制程填充在多个沟槽开口与多个通孔开口中，以形成多个第一导电通孔310与多个第二导电层311，举例来说，所述的导电材料例如铝、铜、钨、钴或其他适合的金属或金属合金，而所述金属化制程例如化学气相沉积、物理气相沉积、喷溅、电镀(electroplating)、无电电镀(electroless plating)或其类似制程。在金属化制程之后，可执行一平坦化制程，以移除过量的沉积材料并给接下来的制程步骤提供一大致平坦表面，而所述的平坦化制程例如化学机械研磨。再者，在金属化制程之前，多个阻障层(图未示)可分别地形成在多个沟槽开口的所述多个侧壁上与所述多个底部上以及多个通孔开口的所述多个侧壁上。多个阻障层可由钛、氮化钛、钛-钨合金、钽、氮化钽，或其组合所制，并可由物理气相沉积、喷溅或其类似制程所形成。
请参考图35，在所述的实施例中，一第九隔离膜210可形成在第八隔离膜209上。可形成一导电垫以穿经第九隔离膜210，并电性连接多个第二导电层311。举例来说，第九隔离膜210可由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐，或其组合所制，但并不以此为限。
由于本公开半导体元件的制造的设计，选择地形成在多个掺杂段402上的多个隔离段205，可对于多个电容结构600提供足够的支撑，并在接下来的半导体制程期间，避免多个电容结构600的崩塌，而所述半导体制程是例如蚀刻、化学机械研磨、封装等等。
图36为依据本公开一些实施例的一种半导体元件的剖视示意图。
请参考图36，半导体元件包括一基底100、多个隔离结构101、多个控制结构103、多个掺杂区、一第一隔离膜201、一第二隔离膜202、一第三隔离膜203、一第四隔离膜204、多个隔离段205、多个接触点、多个插塞、多个未掺杂段402，以及多个电容结构600。
举例来说，基底100可由硅(Si)、掺杂硅(doped silicon)、硅锗(silicongermanium)、绝缘体上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon onsapphire)、绝缘体上覆硅锗(silicon germanium on insulator)、碳化硅(siliconcarbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indium phosphide)，或磷化铟镓(indiumgallium phosphide)所制。
请参考图36，多个隔离结构101可形成在基底100中，且相互分开设置。举例来说，多个隔离结构101可由一隔离结构所制，例如氧化硅(silicon oxide)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)、掺氟硅酸盐(fluoride-doped silicate)，或其类似物。
请参考图36，多个控制结构103可形成在基底100中。多个控制结构103中的每一个具有一底层104、一中间层105，以及一顶层106。一微影制程可用来图案化基底100，以界定出多个控制结构103的位置。在微影制程之后，可执行例如一非等向性干蚀刻制程的一蚀刻制程，以在基底100中形成多个沟槽开口114。所述多个底层104可分别地对应设置在多个沟槽开口114的所述多个侧壁上。举例来说，所述多个底层104可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。所述多个中间层105可分别地对应设置在所述多个底层104上。举例来说，所述多个中间层105可由掺杂多晶硅、金属材料或金属硅化物所制。举例来说，金属硅化物可为硅化镍(nickel silicide)、硅化铂(platinum silicide)、硅化钛(titanium silicide)、硅化钼(molybdenum silicide)、硅化钴(cobalt silicide)、硅化钽(tantalum silicide)、硅化钨(tungsten silicide)，或其类似物。所述多个顶层106可设置在所述多个中间层105上，而所述多个顶层的所述多个顶表面可与基底的一顶表面位在相同的垂直水平线。举例来说，所述多个顶层106可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。
请参考图36，多个掺杂区可分别地设置在基底100中，并分别地邻近多个控制结构103设置。多个掺杂区包括一第一掺杂区108、一第二掺杂区109以及一第三掺杂区110。第一掺杂区108设置在多个控制结构103的一相邻对(adjacent pair)之间。第二掺杂区109设置在多个隔离结构101中的其中一个与多个控制结构103中的该相邻对的其中一个之间。第三掺杂区110设置在多个隔离结构101中的其中另一个与多个控制结构103中的该相邻对的其中另一个之间。第一掺杂区108、第二掺杂区109以及第三掺杂区110分别地掺杂有一掺杂物(dopant)，例如磷(phosphorus)、砷(arsenic)，或锑(antimony)。第一掺杂区108、第二掺杂区109以及第三掺杂区110中的每一个均具有一掺杂浓度(dopant concentration)，其范围在1E17 atoms/cm3到1E19 atoms/cm3之间。
请参考图36，第一隔离膜201可设置在基底100上。举例来说，第一隔离膜201可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。
请参考图36，多个接触点可设置在第一隔离膜201中。多个接触点包括一第一接触点301、一第二接触点302以及一第三接触点303。第一接触点301设置在第一掺杂区108上，并电性连接第一掺杂区108。第二接触点302设置在第二掺杂区109上，并电性连接第二掺杂区109。第二接触点302相对(opposite to)第一接触点301设置。第三接触点303设置在第三掺杂区110上，并电性连接第三掺杂区110。第三接触点303相对(opposite to)第二接触点302设置，且第一接触点301插置在第二接触点302与第三接触点303之间。举例来说，第一接触点301、第二接触点302以及第三接触点303可由铝、铜、钨、钴或其他适合的金属或金属合金所制。
请参考图36，第二隔离膜202可设置在第一隔离膜201上。举例来说，第二隔离膜202可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。第三隔离膜203可设置在第二隔离膜202上。举例来说，第三隔离膜203可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。第四隔离膜204可设置在第三隔离膜203上。举例来说，第四隔离膜204可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。
请参考图36，多个插塞可设置来穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202。多个插塞可包括一第一插塞306以及一第二插塞307。第一插塞306穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202，并电性连接第二接触点302；意即，第一插塞306电性连接第二掺杂区109。第二插塞307穿经第四隔离膜204、第三隔离膜203以及第二隔离膜202，并电性连接第三接触点303；意即，第二插塞307电性连接第三掺杂区110。举例来说，第一插塞306与第二插塞307可由铝、铜、钨、钴或其他适合的金属或金属合金所制。
请参考图36，多个未掺杂段402可设置在第四隔离膜204上。一生长基膜400可设置在第四隔离膜204上。一沉积制程可用来形成生长基膜400，该沉积制程是如化学气相沉积或其类似制程。举例来说，生长基膜可为一隔离材料，该隔离材料不含氮(nitrogen)。所述不含氮的隔离材料可为氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)，或硼磷硅酸盐玻璃(borophosphosilica glass)。一光刻胶层可设置在生长基膜上，以图案化生长基膜。在光刻胶层的显影之后，一植入制程可用来将如氮或含氮材料的掺杂物植入生长基膜的所述多个部分，并将生长基膜的所述多个部分转变成多个掺杂段。生长基膜由光刻胶层所保护的其他部分则视为多个未掺杂段402。多个掺杂段402可由氧化硅、未掺杂硅玻璃(undopedsilica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilicaglass)，或硼磷硅酸盐玻璃(borophosphosilica glass)所制。
请参考图36，多个隔离段205可对应选择地设置在多个未掺杂段402上。多个隔离段205可由一沉积制程所形成，而沉积制程中是存在有臭氧(ozone)以及四乙氧基硅烷(tetraethyloxysilane)。
请参考图36，多个电容结构600可设置在多个隔离结构205的所述多个相邻对(adjacent pairs)之间。多个电容结构600可包括多个底电极601、一电容隔离层602以及一顶电极603。多个底电极601可设置在多个隔离结构205的所述多个相邻对(adjacentpairs)之间，并分别地对应电性连接第一插塞306与第二插塞307。举例来说，多个底电极601可由掺杂多晶硅、金属硅化物、铝、铜或钨所制。
请参考图36，电容隔离层602可覆盖多个底电极601与多个隔离段205的所述多个顶表面。电容隔离层602可为单一层或多层。在所述的实施例中，电容隔离层602可为一单一层，其是由一高介电常数材料所形成，例如锶钛酸钡(barium strontium titanate)、锆钛酸铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)，或其类似物。或者是，在所述的其他实施例中，电容隔离层602可为多层，所述多层由氧化硅层、氮化硅层以及氧化硅层所构成。
请参考图36，顶电极603可设置来覆盖电容隔离层602。举例来说，顶电极603可由掺杂多晶硅、铜或铝所制。
由于本公开的半导体元件的设计，形成在多个未掺杂段402上的多个隔离段205，可对于多个电容结构600提供足够的支撑，并在接下来的半导体制程期间，避免多个电容结构600的崩塌，而所述半导体制程是例如蚀刻、化学机械研磨、封装等等。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (18)

1.一种半导体元件的制备方法，包括：
提供一基底；
在该基底上方形成一生长基膜；
在该生长基膜中形成多个掺杂段以及多个未掺杂段；
在所述多个未掺杂段上选择地形成多个隔离段；
移除所述多个掺杂段；以及
在该基底上方形成多个电容结构。
2.如权利要求1所述的半导体元件的制备方法，其中所述多个掺杂段与所述多个未掺杂段在该生长基膜中的形成，包括以一光刻胶层与一遮罩图案化该生长基膜、从该生长基膜上方进行植入，以及移除该光刻胶层。
3.如权利要求1所述的半导体元件的制备方法，其中该基底由硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷砷化镓、磷化铟、或磷化铟镓所制。
4.如权利要求1所述的半导体元件的制备方法，其中该生长基膜由一隔离材料所制，该隔离材料不含氮。
5.如权利要求1所述的半导体元件的制备方法，其中该生长基膜由氧化硅、未掺杂硅玻璃、硼二氧化硅玻璃、磷硅酸盐玻璃、或硼磷硅酸盐玻璃所制。
6.如权利要求1所述的半导体元件的制备方法，其中所述多个隔离段由化学气相沉积所形成，该化学气相沉积存在有臭氧与四乙氧基硅烷。
7.如权利要求1所述的半导体元件的制备方法，其中所述多个掺杂段包含氮。
8.如权利要求1所述的半导体元件的制备方法，其中所述多个电容结构中的每一个包括一底电极、一电容隔离层以及一顶电极。
9.如权利要求1所述的半导体元件的制备方法，还包括在提供该基底之后，在该基底中形成多个隔离结构。
10.如权利要求1所述的半导体元件的制备方法，还包括在该基底上方形成多个位元线接触点。
11.如权利要求1所述的半导体元件的制备方法，还包括在该基底上方形成多个位元线。
12.如权利要求8所述的半导体元件的制备方法，其中该电容隔离层由锶钛酸钡、锆钛酸铅、氧化钛、氧化铝、氧化铪、氧化钇、或氧化锆所制。
13.如权利要求8所述的半导体元件的制备方法，其中所述电容隔离层由多层所形成，该多层包含氧化硅层、氮化硅层以及氧化硅层。
14.如权利要求8所述的半导体元件的制备方法，其中该底电极由掺杂多晶硅、金属硅化物、铜或钨所制。
15.如权利要求8所述的半导体元件的制备方法，其中该顶电极由掺杂多晶硅、铜或铝所制。
16.如权利要求9所述的半导体元件的制备方法，其中所述多个隔离结构由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺氟硅酸盐所制。
17.如权利要求10所述的半导体元件的制备方法，其中所述多个位元线接触点由铝、铜、钨、钴，或其组合所制。
18.如权利要求11所述的半导体元件的制备方法，其中所述多个位元线由铝或铜所制。
CN202010440526.7A 2019-07-29 2020-05-22 半导体元件及其制备方法 Active CN112310283B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/524,811 US11037933B2 (en) 2019-07-29 2019-07-29 Semiconductor device with selectively formed insulating segments and method for fabricating the same
US16/524,811 2019-07-29

Publications (2)

Publication Number Publication Date
CN112310283A CN112310283A (zh) 2021-02-02
CN112310283B true CN112310283B (zh) 2024-04-19

Family

ID=74260532

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010440526.7A Active CN112310283B (zh) 2019-07-29 2020-05-22 半导体元件及其制备方法

Country Status (3)

Country Link
US (1) US11037933B2 (zh)
CN (1) CN112310283B (zh)
TW (1) TWI732348B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521976B1 (en) * 2021-09-03 2022-12-06 Nanya Technology Corporation Semiconductor device with bit line contact and method for fabricating the same
CN114792742B (zh) * 2022-04-22 2024-04-02 深圳大学 一种基于改性SnTe薄膜的光电传感器及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321201A (ja) * 1994-05-23 1995-12-08 Yamaha Corp 配線形成法
JPH11204759A (ja) * 1998-01-05 1999-07-30 Shijie Xianjin Jiti Electric Co Ltd 高密度ｄｒａｍの埋蔵型コンデンサ構造及びその製造方法
US6012336A (en) * 1995-09-06 2000-01-11 Sandia Corporation Capacitance pressure sensor
US6133104A (en) * 1998-04-23 2000-10-17 Texas Instruments - Acer Incorporated Method of eliminating buried contact trench in MOSFET devices with self-aligned silicide including a silicon connection to the buried contact region which comprises a doped silicon sidewall
US6162681A (en) * 1998-01-26 2000-12-19 Texas Instruments - Acer Incorporated DRAM cell with a fork-shaped capacitor
CN1536647A (zh) * 2003-04-08 2004-10-13 南亚科技股份有限公司 一种增加沟槽电容器的电容的方法
TWI223377B (en) * 2003-06-02 2004-11-01 Nanya Technology Corp Method for isolating the active area of a memory cell with partial vertical channel
CN101064282A (zh) * 2006-04-24 2007-10-31 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
TW200847339A (en) * 2007-05-18 2008-12-01 Nanya Technology Corp Memory device and fabrication method thereof
CN102986021A (zh) * 2010-07-19 2013-03-20 国际商业机器公司 制造隔离电容器的方法及其结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3843884B2 (ja) * 2002-04-23 2006-11-08 住友電気工業株式会社 バイポーラトランジスタの製造方法
TWI225689B (en) * 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
US7329576B2 (en) * 2004-09-02 2008-02-12 Micron Technology, Inc. Double-sided container capacitors using a sacrificial layer
US7588984B2 (en) * 2006-05-11 2009-09-15 Nanya Technology Corporation Method to define a transistor gate of a DRAM and the transistor gate using same
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321201A (ja) * 1994-05-23 1995-12-08 Yamaha Corp 配線形成法
US6012336A (en) * 1995-09-06 2000-01-11 Sandia Corporation Capacitance pressure sensor
JPH11204759A (ja) * 1998-01-05 1999-07-30 Shijie Xianjin Jiti Electric Co Ltd 高密度ｄｒａｍの埋蔵型コンデンサ構造及びその製造方法
US6162681A (en) * 1998-01-26 2000-12-19 Texas Instruments - Acer Incorporated DRAM cell with a fork-shaped capacitor
US6133104A (en) * 1998-04-23 2000-10-17 Texas Instruments - Acer Incorporated Method of eliminating buried contact trench in MOSFET devices with self-aligned silicide including a silicon connection to the buried contact region which comprises a doped silicon sidewall
CN1536647A (zh) * 2003-04-08 2004-10-13 南亚科技股份有限公司 一种增加沟槽电容器的电容的方法
TWI223377B (en) * 2003-06-02 2004-11-01 Nanya Technology Corp Method for isolating the active area of a memory cell with partial vertical channel
CN101064282A (zh) * 2006-04-24 2007-10-31 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
TW200847339A (en) * 2007-05-18 2008-12-01 Nanya Technology Corp Memory device and fabrication method thereof
CN102986021A (zh) * 2010-07-19 2013-03-20 国际商业机器公司 制造隔离电容器的方法及其结构

Also Published As

Publication number Publication date
TWI732348B (zh) 2021-07-01
US11037933B2 (en) 2021-06-15
TW202105476A (zh) 2021-02-01
US20210035978A1 (en) 2021-02-04
CN112310283A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
US9472690B2 (en) Deep trench capacitor manufactured by streamlined process
US10916468B2 (en) Semiconductor device with buried local interconnects
CN112542458B (zh) 半导体元件及其制造方法
US10937791B1 (en) Method for fabricating and semiconductor device having the second bit line contact higher than the top surface of the first bit line
US11063051B2 (en) Semiconductor device and method for fabricating the same
CN112310283B (zh) 半导体元件及其制备方法
US11107820B2 (en) Semiconductor device and method for fabricating the same
US10978459B2 (en) Semiconductor device with bit lines at different levels and method for fabricating the same
US10886363B2 (en) Metal-insulator-metal capacitor structure
US11621265B2 (en) Method for fabricating semiconductor device with self-aligned landing pad
KR101496550B1 (ko) 상호연결 구조물을 형성하는 방법
US11309313B2 (en) Semiconductor device with landing pad of conductive polymer and method for fabricating the same
US11107785B2 (en) Semiconductor device with a plurality of landing pads and method for fabricating the same
US10978549B2 (en) Semiconductor device and method for fabricating the same
US20230019688A1 (en) Capacitor structure and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant