TWI732348B - 半導體元件及其製備方法 - Google Patents

半導體元件及其製備方法 Download PDF

Info

Publication number
TWI732348B
TWI732348B TW108141975A TW108141975A TWI732348B TW I732348 B TWI732348 B TW I732348B TW 108141975 A TW108141975 A TW 108141975A TW 108141975 A TW108141975 A TW 108141975A TW I732348 B TWI732348 B TW I732348B
Authority
TW
Taiwan
Prior art keywords
semiconductor device
isolation
manufacturing
silicon
substrate
Prior art date
Application number
TW108141975A
Other languages
English (en)
Other versions
TW202105476A (zh
Inventor
莊景誠
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202105476A publication Critical patent/TW202105476A/zh
Application granted granted Critical
Publication of TWI732348B publication Critical patent/TWI732348B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體元件及其製備方法。該製備方法包括：提供一基底；在該基底上方形成一生長基膜；在該生長基膜中形成複數個摻雜段以及複數個未摻雜段；在該複數個未摻雜段上選擇地形成複數個隔離段；移除該複數個摻雜段；以及在該基底上方形成複數個電容結構。

Description

半導體元件及其製備方法
本申請案主張2019/07/29申請之美國正式申請案第16/524,811號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有選擇地形成多個隔離段的半導體元件及其製備方法。
半導體元件係使用在不同的電子應用中，例如個人電腦、行動電話、數位相機，以及其他電子設備。半導體元件的尺寸持續地等比例縮小，以符合運算力(computing ability)的需求。然而，許多之問題的變異係出現在等比例縮小製程期間，並影響其最終電子特性、品質以及良率。因此，在達到改善品質、良率以及可靠度上仍具有挑戰性。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件製備方法，包括：提供一基底；在該基底上方形成一生長基膜；在該生長基膜中形成複數個摻雜區以及複數個未摻雜區；在該複數個未摻雜區上選擇地形成複數個隔離段；移除該複數個摻雜段；以及在該基底上方形成複數個電容結構。
在一些實施例中，該複數個摻雜段與該複數個未摻雜段在該生長基膜中的形成，包括以一光阻層與一遮罩圖案化該生長基膜、從該生長基膜上方進行植入，以及移除該光阻層。
在一些實施例中，該基底由矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷砷化鎵、磷化銦、或磷化銦鎵所製。
在一些實施例中，該生長基膜由一隔離材料所製，該隔離材料不含氮。
在一些實施例中，該生長基膜由氧化矽、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、或硼磷矽酸鹽玻璃所製。
在一些實施例中，該複數個隔離段由化學氣相沉積所形成，該化學氣相沉積存在有臭氧與四乙氧基矽烷。
在一些實施例中，該複數個摻雜段包含氮。
在一些實施例中，該複數個電容結構中的每一個包括一底電極、一電容隔離層以及一頂電極。
在一些實施例中，所述之半導體元件的製備方法，還包括在提供該基底之後，在該基底中形成複數個隔離結構。
在一些實施例中，所述之半導體元件的製備方法，還包括在該基底上方形成複數個位元線接觸點。
在一些實施例中，所述之半導體元件的製備方法，還包括在該基底上方形成複數個位元線。
在一些實施例中，該電容隔離層由鍶鈦酸鋇、鋯鈦酸鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、或氧化鋯所製。
在一些實施例中，該等電容隔離層由多層所形成，該多層包含氧化矽層、氮化矽層以及氧化矽層。
在一些實施例中，該底電極由摻雜多晶矽、金屬矽化物、銅或鎢所製。
在一些實施例中，該頂電極由摻雜多晶矽、銅或鋁所製。
在一些實施例中，該複數個隔離結構由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻氟矽酸鹽所製。
在一些實施例中，該複數個位元線接觸點由鋁、銅、鎢、鈷，或其組合所製。
在一些實施例中，該複數個位元線由鋁或銅所製。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一基底；複數個未摻雜段，設置在該基底上方；複數個隔離段，對應地且選擇地設置在該複數個未摻雜段上；以及複數個電容結構，設置在該複數個隔離段的相鄰對之間。
在一些實施例中，該複數個未摻雜段由氧化矽、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、或硼磷矽酸鹽玻璃所製。
由於本揭露之半導體元件及其製備方法的設計，該複數個隔離段可對該複數個電容結構提供足夠的支撐，並避免該複數個電容結構的崩塌(collapsing)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
此外，在本揭露中形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。特別地是，本街漏之該等實施例的該等半導體元件可為動態隨機存取記憶體元件。
需注意的是，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一些實施例的一種半導體元件的製備方法之流程示意圖。圖2到圖3為依據本揭露一些實施例的一半導體元件的製備方法之一部分流程之剖視示意圖。圖4為依據圖3的該半導體元件之頂視示意圖。
請參考圖1及圖2，在步驟S11，可提供一基底100。舉例來說，基底100可由矽(Si)、摻雜矽(doped silicon)、矽鍺(silicon germanium)、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)，或磷化銦鎵(indium gallium phosphide)所製。
請參考圖1、圖3以及圖4，在步驟S13，複數個隔離結構101可形成在基底100中。複數個隔離結構101相互分開設置，並界定出複數個主動區102。複數個主動區102中的每一個具有一棒狀形狀，在平面圖來看，其係在一Y方向延伸。複數個主動區102可相互平行設置。舉例來說，複數個隔離結構101可由一隔離結構所製，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、摻氟矽酸鹽(fluoride-doped silicate)，或其類似物。需注意的是，為了簡化，圖4中並未繪示複數個隔離結構101。
需注意的是，在本揭露中，氮氧化矽代表含有矽、氮以及氧的一摻雜物(substance)，其氧的比例大於氮的比例。氧化氮化矽代表含有矽、氧以及氮的一摻雜物，其氮的比例大於氧的比例。
圖5到圖7為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。圖8為依據圖7的該半導體元件之頂視示意圖。
請參考圖1及圖5到圖8，在步驟S15，複數個控制結構103可形成在基底100中。在所述的實施例中，複數個控制結構103中的每一個具有一底層(bottom layer)104、一中間層(middle layer)105、一頂層(top layer)106，以及一溝槽開口(trench opening)107。
請參考圖5，在所述的實施例中，可執行如一非等向性(anisotropic)乾蝕刻製程的一蝕刻製程，以在基底100中形成複數個溝槽開口107。請參考圖6，在蝕刻製程之後，複數個底層104可對應地形成在複數個溝槽開口107之該等側壁上與複數個溝槽開口107的該等底部上，並對應地貼合到複數個溝槽開口107之該等側壁與複數個溝槽開口107的該等底部。舉例來說，複數個底層104可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽，或其類似物所製。
請參考圖7，複數個中間層105可對應地形成在複數個底層104上。複數個中間層105的該等頂表面可低於基底100的頂表面。舉例來說，複數個中間層105可由摻雜多晶矽(doped polysilicon)、金屬材料(metal material)或金屬矽化物(metal silicide)所製。舉例來說，金屬矽化物可為矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鈦(titanium silicide)、矽化鉬(molybdenum silicide)、矽化鈷(cobalt silicide)、矽化鉭(tantalum silicide)、矽化鎢(tungsten silicide)，或其類似物。
請參考圖7，複數個頂層106可對應地形成在複數個中間層105上。複數個頂層106的該等頂表面可與基底100的頂表面位在相同的垂直水平線(vertical level)。舉例來說，複數個頂層106可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽，或其類似物所製。
圖9到圖13為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。圖14為依據圖13的該半導體元件之頂視示意圖。
請參考圖1及圖9，在步驟S17，複數個摻雜區可形成在基底100中。複數個摻雜區包括一第一摻雜區108、一第二摻雜區109以及一第三摻雜區110。第一摻雜區108設置在複數個控制結構103的一相鄰對(adjacent pair)之間。第二摻雜區109設置在複數個隔離結構101中的其中一個與複數個控制結構103中的該相鄰對的其中一個之間。第三摻雜區110設置在複數個隔離結構101中的其中另一個與複數個控制結構103中的該相鄰對的其中另一個之間。第一摻雜區108、第二摻雜區109以及第三摻雜區110分別地摻雜有一摻雜物(dopant)，例如磷(phosphorus)、砷(arsenic)，或銻(antimony)。第一摻雜區108、第二摻雜區109以及第三摻雜區110中的每一個均具有一摻雜濃度(dopant concentration)，其範圍在1E17 atoms/cm3 到1E19 atoms/cm3 之間。複數個控制結構103、複數個隔離結構101以及複數個摻雜區108與109係一起形成複數個半導體部件(semiconductor elements)。
請參考圖1及圖10，在步驟S19，一第一隔離膜201可形成在基底100上。舉例來說，第一隔離膜201可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。
請參考圖1及圖11，在步驟S21，複數個接觸點形成在第一隔離膜201中。一微影(photolithography)製程可用來圖案化第一隔離膜201，以界定出複數個接觸點的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在第一隔離膜201中形成複數個接觸開口(contact openings)。在蝕刻製程之後，一導電材料以一金屬化製程(metallization process)填充在複數個接觸開口中，以形成複數個接觸點，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)或其類似製程。在金屬化製程之後，可執行一平坦化製程(planarization process)，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨(chemical mechanical polishing)。再者，在金屬化製程之前，複數個阻障層(barrier layers)(圖未示)可分別地形成在複數個接觸開口的該等側壁上與該等底部上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖11，複數個接觸點包括一第一接觸點301、一第二接觸點302以及一第三接觸點303。第一接觸點301設置在第一摻雜區108上，並電性連接第一摻雜區108。第二接觸點302設置在第二摻雜區109上，並電性連接第二摻雜區109。第二接觸點302相對(opposite to)第一接觸點301設置。第三接觸點303設置在第三摻雜區110上，並電性連接第三摻雜區110。第三接觸點303相對(opposite to)第二接觸點302設置，且第一接觸點301插置在第二接觸點302與第三接觸點303之間。
請參考圖1及圖12到圖14，在步驟S23，一第二隔離膜202可形成在第一隔離膜201上，且複數個位元線接觸點304可形成在第二隔離膜202中。一微影製程可用來圖案化第二隔離膜202，以界定出複數個位元線接觸點304的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在第二隔離膜202中形成複數個位元線接觸點開口。在蝕刻製程之後，一導電材料以一金屬化製程(metallization process)填充在複數個接觸開口中，以形成複數個位元線接觸點304，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在金屬化製程之後，可執行一平坦化製程，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨。舉例來說，第二隔離膜202可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。再者，在金屬化製程之前，複數個阻障層(barrier layers)(圖未示)可分別地形成在複數個位元線接觸點開口的該等側壁上與該等底部上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖13，複數個位元線接觸點304對應地電性連接第一接觸點301；意即，複數個位元線接觸點304電性連接第一摻雜區108。
需注意的是，為了簡化，圖14中並未繪示複數個隔離結構101、第一隔離膜201以及第二隔離膜202。
圖15及圖16為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。圖17為依據圖15及圖16的該半導體元件之頂視示意圖。
請參考圖1及圖15到圖17，在步驟S25，一第三隔離膜203可形成在第二隔離膜202上，且複數個位元線305可形成在第三隔離膜203中。一微影製程可用來圖案化第三隔離膜203，以界定出複數個位元線305的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在第三隔離膜203中形成複數個位元線溝槽開口。在蝕刻製程之後，一導電材料以一金屬化製程填充在複數個位元線溝槽開口中，以形成複數個位元線305，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在金屬化製程之後，可執行一平坦化製程，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨。舉例來說，第三隔離膜203可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。再者，在金屬化製程之前，複數個阻障層(barrier layers)(圖未示)可分別地形成在複數個位元線溝槽開口的該等側壁上與該等底部上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖16及圖17，複數個位元線305對應地電性連接複數個位元線接觸點304。複數個位元線305並未與主動區102重疊。
需注意的是，為了簡化，圖17中並未繪示複數個隔離結構101、第一隔離膜201、第二隔離膜202以及第三隔離膜203。
圖18為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。圖19為依據圖18的該半導體元件之頂視示意圖。
請參考圖1、圖18及圖19，在步驟S27，一第四隔離膜204可形成在第三隔離膜203上，且複數個插塞(plugs)可形成來穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202。一微影製程可用來圖案化第四隔離膜204，以界定出複數個插塞的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，形成複數個插塞開口以穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202。在蝕刻製程之後，一導電材料以一金屬化製程填充在複數個插塞開口中，以形成複數個插塞，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在金屬化製程之後，可執行一平坦化製程，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨。舉例來說，第四隔離膜204可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。再者，在金屬化製程之前，複數個阻障層(barrier layers)(圖未示)可分別地形成在複數個插塞開口的該等側壁上與該等底部上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖18及圖19，複數個插塞包括一第一插塞306以及一第二插塞307。第一插塞306穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202，並電性連接第二接觸點302；意即，第一插塞306電性連接第二摻雜區109。第一插塞306並未與複數個位元線305重疊。第二插塞307穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202，並電性連接第三接觸點303；意即，第二插塞307電性連接第三摻雜區110。第二插塞307並未與複數個位元線305重疊。
需注意的是，為了簡化，圖19中並未繪示複數個隔離結構101、第一隔離膜201、第二隔離膜202、第三隔離膜203以及第四隔離膜204。
圖20到圖35為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。
請參考圖1及圖20，在步驟S29，一生長基膜(growing base film)400可形成在第四隔離膜204上。一沉積製程可用來形成生長基膜400，該沉積製程係如化學氣相沉積或其類似製程。舉例來說，生長基膜可為一隔離材料，該隔離材料不含氮(nitrogen)。所述不含氮的隔離材料可為氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)，或硼磷矽酸鹽玻璃(borophosphosilica glass)。
請參考圖1及圖21到圖26，在步驟S31，複數個摻雜生長基段(doped growing base segments)401與複數個未摻雜生長基段(undoped growing base segments)402形成在生長基膜400中。請參考圖21到圖23，在所述的實施例中，一光阻層501可形成在生長基膜400上，且一遮罩502用來將遮罩502的影像(images)503轉移到光阻層501。在光阻層501的顯影(developing)之後，複數個第一凹部(first recesses)504形成在光阻層501中。複數個第一凹部504的位置對應遮罩502的該等影像503。生長基膜400的一些部分透過複數個第一凹部504而暴露。
請參考圖24到圖26，一植入(implantation)製程可用來將如氮或含氮材料的摻雜物透過複數個第一凹部504而植入生長基膜400的該等部分，並將生長基膜400的該等部分轉變成複數個摻雜段401。生長基膜400由光阻層501所保護的其他部分則視為複數個未摻雜段402；換言之，在植入製程之後，將生長基膜400轉變成複數個摻雜段401以及複數個未摻雜段402。在光阻層501的剝離(stripping)之後，均暴露複數個摻雜段401與複數個未摻雜段402。複數個摻雜段401分別地對應位在第一插塞306與第二插塞307上方。再者，複數個摻雜段401的該等頂表面可比複數個未摻雜段402的該等頂表面更親水性(more hydrophilic)。
請參考圖1、圖27及圖28，在步驟S33，複數個隔離段(insulating segments)205可形成在第四隔離膜204上方，並可移除複數個摻雜段401。在所述的實施例中，複數個隔離段205可藉由如化學氣相沉積的一沉積製程，對應選擇地形成在複數個未摻雜段402上，而化學氣相沉積製程存在有臭氧(ozone)以及四乙氧基矽烷(tetraethyloxysilane)。複數個第二凹部505分別地對應形成在複數個隔離段205的多個相鄰對(adjacent pairs)之間。舉例來說，可藉由使用熱磷酸(hot phosphoric acid)的一濕蝕刻製程，移除複數個摻雜段401。在複數個摻雜段401移除之後，第一插塞306與第二插塞307分別地透過複數個第二凹部505而暴露。
請參考圖1及圖29到圖31，在步驟S35，複數個電容結構(capacitor structures)600可形成在第四隔離膜204上方。請參考圖29，在所述的實施例中，複數個底電極(bottom electrodes)601可對應分別地形成在複數個第二凹部505中。可執行一沉積製程以將複數個底電極601沉積在複數個隔離段205的該等頂表面與該等側壁上以及複數個第二凹部505的該等底部上，而複數個第三凹部506形成在沉積在複數個隔離段205的該等頂表面與該等側壁上以及複數個第二凹部505的該等底部上的該等底電極601之間。在沉積製程之後，一光阻層可從上方沉積到複數個第三凹部506中，以覆蓋沉積在複數個隔離段205之該等頂表面上的該等底電極601。可執行如一非等向性乾蝕刻製程的一蝕刻製程，以移除沉積在複數個隔離段205之該等頂表面上的該等底電極601。在蝕刻製程之後，可藉由一濕蝕刻製程移除餘留在複數個第三凹部506中的光阻。舉例來說，複數個底電極506可由摻雜矽、金屬矽化物、鋁，或鎢所製。
請參考圖30，在所述的實施例中，可形成一電容隔離層(capacitor insulating layer)602以貼合到複數個底電極601與複數個隔離段205的該等頂表面。複數個第四凹部507形成在貼合到複數個底電極601中的電容隔離層602中。電容隔離層602可為單一層或是多層。在所述的實施例中，電容隔離層602可為單一層，其係由一高介電常數材料所形成，例如鍶鈦酸鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)，或其類似物。或者是，在所述的其他實施例中，電容隔離層602可為多層，所述多層由氧化矽層、氮化矽層以及氧化矽層所構成。
請參考圖31，可形成一頂電極(top electrode)603，以填滿複數個第四凹部507，並覆蓋電容隔離層602。舉例來說，頂電極603可由摻雜多晶矽、銅或鋁所製。複數個底電極601、電容隔離層602以及頂電極603一起形成複數個電容結構600。
請參考圖1及圖32到圖35，在步驟S37，複數個導電部件(conductive elements)可形成在複數個電容結構600上方。複數個導電部件可包括一底通孔(bottom via)308、複數個第一導電層309、複數個第一導電通孔310、複數個第二導電通孔311以及一導電墊312。
請參考圖32，在所述的實施例中，一第五隔離膜206可形成在頂電極603上方。底通孔308可形成在第五隔離膜206中，且電性連接頂電極603。一微影(photolithography)製程可用來圖案化第五隔離膜206，以界定出底通孔308的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成穿經第五隔離膜206的一底通孔開口(bottom via opening)。在蝕刻製程之後，一導電材料以一金屬化製程(metallization process)填充在底通孔開口中，以形成底通孔308，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在金屬化製程之後，可執行一平坦化製程，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨。舉例來說，第五隔離膜206可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽，或其組合所製，但並不以此為限。再者，在金屬化製程之前，複數個阻障層(圖未示)可分別地形成在底通孔開口的該等側壁上與該等底部上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖33，在所述的實施例中，一第六隔離膜207可形成在第五隔離膜206上方。複數個第一導電層309(為了簡化，僅在圖33繪示一個)可形成在第六隔離膜207中，並電性連接底通孔308。一微影製程可用來圖案化第六隔離膜207，以界定出複數個第一導電層309的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成穿經第六隔離膜207的複數個溝槽開口(trench openings)。在蝕刻製程之後，一導電材料以一金屬化製程填充在複數個溝槽開口中，以形成複數個第一導電層309，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程。在金屬化製程之後，可執行一平坦化製程，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨。舉例來說，第六隔離膜207可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽，或其組合所製，但並不以此為限。再者，在金屬化製程之前，複數個阻障層(圖未示)可分別地形成在複數個溝槽開口的該等側壁上與該等底部上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖34，在所述的實施例中，一第七隔離膜208可形成在第六隔離膜207上。一第八隔離膜209可形成在第七隔離膜208上。複數個第一導電通孔310可形成在第七隔離膜208中，並電性連接複數個第一導電層309。複數個第二導電通孔311可形成在第八隔離膜209中，並電性連接複數個第一導電層310。第七隔離膜208與第八隔離膜209可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽，或其組合所製，但並不以此為限。
請參考圖34，在所述的實施例中，一第一微影製程可用來圖案化第八隔離膜209，以界定出複數個第一導電通孔310的位置。在第一微影製程之後，可執行如一非等向性乾蝕刻製程的一第一蝕刻製程，以在第七隔離膜208與第八隔離膜209中形成複數個通孔開口(via openings)。在第一蝕刻製程之後，一第二微影製程可用來圖案化第八隔離膜209，以界定出複數個第二導電層311的位置。複數個第二導電層311與在第七隔離膜208中的複數個通孔開口重疊。在第二微影製程期間，以光阻填滿在第七隔離膜208與第八隔離膜209中的複數個通孔開口。在第二微影製程之後，可執行如一非等向性乾蝕刻製程的一第二蝕刻製程，以在第八隔離膜209中形成複數個溝槽開口(trench openings)。在第二蝕刻製程之後，一導電材料以一金屬化製程填充在複數個溝槽開口與複數個通孔開口中，以形成複數個第一導電通孔310與複數個第二導電層311，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺、電鍍(electroplating)、無電電鍍(electroless plating)或其類似製程。在金屬化製程之後，可執行一平坦化製程，以移除過量的沉積材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨。再者，在金屬化製程之前，複數個阻障層(圖未示)可分別地形成在複數個溝槽開口的該等側壁上與該等底部上以及複數個通孔開口的該等側壁上。複數個阻障層可由鈦、氮化鈦、鈦-鎢合金、鉭、氮化鉭，或其組合所製，並可由物理氣相沉積、噴濺或其類似製程所形成。
請參考圖35，在所述的實施例中，一第九隔離膜210可形成在第八隔離膜209上。可形成一導電墊以穿經第九隔離膜210，並電性連接複數個第二導電層311。舉例來說，第九隔離膜210可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽，或其組合所製，但並不以此為限。
由於本揭露半導體元件之製造的設計，選擇地形成在複數個摻雜段402上的複數個隔離段205 ，可對於複數個電容結構600提供足夠的支撐，並在接下來的半導體製程期間，避免複數個電容結構600的崩塌，而所述半導體製程係例如蝕刻、化學機械研磨、封裝等等。
圖36為依據本揭露一些實施例的一種半導體元件之剖視示意圖。
請參考圖36，半導體元件包括一基底100、複數個隔離結構101、複數個控制結構103、複數個摻雜區、一第一隔離膜201、一第二隔離膜202、一第三隔離膜203、一第四隔離膜204、複數個隔離段205、複數個接觸點、複數個插塞、複數個未摻雜段402，以及複數個電容結構600。
舉例來說，基底100可由矽(Si)、摻雜矽(doped silicon)、矽鍺(silicon germanium)、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)，或磷化銦鎵(indium gallium phosphide)所製。
請參考圖36，複數個隔離結構101可形成在基底100中，且相互分開設置。舉例來說，複數個隔離結構101可由一隔離結構所製，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、摻氟矽酸鹽(fluoride-doped silicate)，或其類似物。
請參考圖36，複數個控制結構103可形成在基底100中。複數個控制結構103中的每一個具有一底層104、一中間層105，以及一頂層106。一微影製程可用來圖案化基底100，以界定出複數個控制結構103的位置。在微影製程之後，可執行例如一非等向性乾蝕刻製程的一蝕刻製程，以在基底100中形成複數個溝槽開口114。該等底層104可分別地對應設置在複數個溝槽開口114的該等側壁上。舉例來說，該等底層104可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽或其類似物所製。該等中間層105可分別地對應設置在該等底層104上。舉例來說，該等中間層105可由摻雜多晶矽、金屬材料或金屬矽化物所製。舉例來說，金屬矽化物可為矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鈦(titanium silicide)、矽化鉬(molybdenum silicide)、矽化鈷(cobalt silicide)、矽化鉭(tantalum silicide)、矽化鎢(tungsten silicide)，或其類似物。該等頂層106可設置在該等中間層105上，而該等頂層的該等頂表面可與基底的一頂表面位在相同的垂直水平線。舉例來說，該等頂層106可由氧化矽、氮氧化矽、氧化氮化矽、氮化矽或其類似物所製。
請參考圖36，複數個摻雜區可分別地設置在基底100中，並分別地鄰近複數個控制結構103設置。複數個摻雜區包括一第一摻雜區108、一第二摻雜區109以及一第三摻雜區110。第一摻雜區108設置在複數個控制結構103的一相鄰對(adjacent pair)之間。第二摻雜區109設置在複數個隔離結構101中的其中一個與複數個控制結構103中的該相鄰對的其中一個之間。第三摻雜區110設置在複數個隔離結構101中的其中另一個與複數個控制結構103中的該相鄰對的其中另一個之間。第一摻雜區108、第二摻雜區109以及第三摻雜區110分別地摻雜有一摻雜物(dopant)，例如磷(phosphorus)、砷(arsenic)，或銻(antimony)。第一摻雜區108、第二摻雜區109以及第三摻雜區110中的每一個均具有一摻雜濃度(dopant concentration)，其範圍在1E17 atoms/cm3 到1E19 atoms/cm3 之間。
請參考圖36，第一隔離膜201可設置在基底100上。舉例來說，第一隔離膜201可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。
請參考圖36，複數個接觸點可設置在第一隔離膜201中。複數個接觸點包括一第一接觸點301、一第二接觸點302以及一第三接觸點303。第一接觸點301設置在第一摻雜區108上，並電性連接第一摻雜區108。第二接觸點302設置在第二摻雜區109上，並電性連接第二摻雜區109。第二接觸點302相對(opposite to)第一接觸點301設置。第三接觸點303設置在第三摻雜區110上，並電性連接第三摻雜區110。第三接觸點303相對(opposite to)第二接觸點302設置，且第一接觸點301插置在第二接觸點302與第三接觸點303之間。舉例來說，第一接觸點301、第二接觸點302以及第三接觸點303可由鋁、銅、鎢、鈷或其他適合的金屬或金屬合金所製。
請參考圖36，第二隔離膜202可設置在第一隔離膜201上。舉例來說，第二隔離膜202可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。第三隔離膜203可設置在第二隔離膜202上。舉例來說，第三隔離膜203可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。第四隔離膜204可設置在第三隔離膜203上。舉例來說，第四隔離膜204可由氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)，或其組合所製，但並不以此為限。
請參考圖36，複數個插塞可設置來穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202。複數個插塞可包括一第一插塞306以及一第二插塞307。第一插塞306穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202，並電性連接第二接觸點302；意即，第一插塞306電性連接第二摻雜區109。第二插塞307穿經第四隔離膜204、第三隔離膜203以及第二隔離膜202，並電性連接第三接觸點303；意即，第二插塞307電性連接第三摻雜區110。舉例來說，第一插塞306與第二插塞307可由鋁、銅、鎢、鈷或其他適合的金屬或金屬合金所製。
請參考圖36，複數個未摻雜段402可設置在第四隔離膜204上。一生長基膜400可設置在第四隔離膜204上。一沉積製程可用來形成生長基膜400，該沉積製程係如化學氣相沉積或其類似製程。舉例來說，生長基膜可為一隔離材料，該隔離材料不含氮(nitrogen)。所述不含氮的隔離材料可為氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)，或硼磷矽酸鹽玻璃(borophosphosilica glass)。一光阻層可設置在生長基膜上，以圖案化生長基膜。在光阻層的顯影之後，一植入製程可用來將如氮或含氮材料的摻雜物植入生長基膜的該等部分，並將生長基膜的該等部分轉變成複數個摻雜段。生長基膜由光阻層所保護的其他部分則視為複數個未摻雜段402。複數個摻雜段402可由氧化矽、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)，或硼磷矽酸鹽玻璃(borophosphosilica glass)所製。
請參考圖36，複數個隔離段205可對應選擇地設置在複數個未摻雜段402上。複數個隔離段205可由一沉積製程所形成，而沉積製程中係存在有臭氧(ozone)以及四乙氧基矽烷(tetraethyloxysilane)。
請參考圖36，複數個電容結構600可設置在複數個隔離結構205的該等相鄰對(adjacent pairs)之間。複數個電容結構600可包括複數個底電極601、一電容隔離層602以及一頂電極603。複數個底電極601可設置在複數個隔離結構205的該等相鄰對(adjacent pairs)之間，並分別地對應電性連接第一插塞306與第二插塞307。舉例來說，複數個底電極601可由摻雜多晶矽、金屬矽化物、鋁、銅或鎢所製。
請參考圖36，電容隔離層602可覆蓋複數個底電極601與複數個隔離段205的該等頂表面。電容隔離層602可為單一層或多層。在所述的實施例中，電容隔離層602可為一單一層，其係由一高介電常數材料所形成，例如鍶鈦酸鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)，或其類似物。或者是，在所述的其他實施例中，電容隔離層602可為多層，所述多層由氧化矽層、氮化矽層以及氧化矽層所構成。
請參考圖36，頂電極603可設置來覆蓋電容隔離層602。舉例來說，頂電極603可由摻雜多晶矽、銅或鋁所製。
由於本揭露之半導體元件的設計，形成在複數個未摻雜段402上的複數個隔離段205，可對於複數個電容結構600提供足夠的支撐，並在接下來的半導體製程期間，避免複數個電容結構600的崩塌，而所述半導體製程係例如蝕刻、化學機械研磨、封裝等等。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:基底 101:隔離結構 102:主動區 103:控制結構 104:底層 105:中間層 106:頂層 107:溝槽開口 108:第一摻雜區 109:第二摻雜區 110:第三摻雜區 114:溝槽開口 201:第一隔離膜 202:第二隔離膜 203:第三隔離膜 204:第四隔離膜 205:隔離段 206:第五隔離膜 207:第六隔離膜 208:第七隔離膜 209:第八隔離膜 210:第九隔離膜 301:第一接觸點 302:第二接觸點 303:第三接觸點 304:位元線接觸點 305:位元線 306:第一插塞 307:第二插塞 308:底通孔 309:第一導電層 310:第一導電通孔 311:第二導電通孔 312:導電墊 400:生長基膜 401:摻雜生長基段 402:未摻雜生長基段 501:光阻層 502:遮罩 503:影像 504:第一凹部 505:第二凹部 506:第三凹部 507:第四凹部 600:電容結構 601:底電極 602:電容隔離層 603:頂電極 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 S27:步驟 S29:步驟 S31:步驟 S33:步驟 S35:步驟 S37:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的一種半導體元件的製備方法之流程示意圖。 圖2到圖3為依據本揭露一些實施例的一半導體元件的製備方法之一部分流程之剖視示意圖。 圖4為依據圖3的該半導體元件之頂視示意圖。 圖5到圖7為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。 圖8為依據圖7的該半導體元件之頂視示意圖。 圖9到圖13為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。 圖14為依據圖13的該半導體元件之頂視示意圖。 圖15及圖16為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。 圖17為依據圖15及圖16的該半導體元件之頂視示意圖。 圖18為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。 圖19為依據圖18的該半導體元件之頂視示意圖。 圖20到圖35為依據本揭露一些實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。 圖36為依據本揭露一些實施例的一種半導體元件之剖視示意圖。
100:基底
101:隔離結構
103:控制結構
104:底層
105:中間層
106:頂層
107:溝槽開口
108:第一摻雜區
109:第二摻雜區
110:第三摻雜區
201:第一隔離膜
202:第二隔離膜
203:第三隔離膜
204:第四隔離膜
205:隔離段
301:第一接觸點
302:第二接觸點
303:第三接觸點
306:第一插塞
307:第二插塞
402:未摻雜生長基段
600:電容結構
601:底電極
602:電容隔離層
603:頂電極

Claims (20)

  1. 一種半導體元件的製備方法，包括： 提供一基底； 在該基底上方形成一生長基膜； 在該生長基膜中形成複數個摻雜區以及複數個未摻雜區； 在該複數個未摻雜區上選擇地形成複數個隔離段； 移除該複數個摻雜段；以及 在該基底上方形成複數個電容結構。
  2. 如請求項1所述之半導體元件的製備方法，其中該複數個摻雜段與該複數個未摻雜段在該生長基膜中的形成，包括以一光阻層與一遮罩圖案化該生長基膜、從該生長基膜上方進行植入，以及移除該光阻層。
  3. 如請求項1所述之半導體元件的製備方法，其中該基底由矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷砷化鎵、磷化銦、或磷化銦鎵所製。
  4. 如請求項1所述之半導體元件的製備方法，其中該生長基膜由一隔離材料所製，該隔離材料不含氮。
  5. 如請求項1所述之半導體元件的製備方法，其中該生長基膜由氧化矽、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、或硼磷矽酸鹽玻璃所製。
  6. 如請求項1所述之半導體元件的製備方法，其中該複數個隔離段由化學氣相沉積所形成，該化學氣相沉積存在有臭氧與四乙氧基矽烷。
  7. 如請求項1所述之半導體元件的製備方法，其中該複數個摻雜段包含氮。
  8. 如請求項1所述之半導體元件的製備方法，其中該複數個電容結構中的每一個包括一底電極、一電容隔離層以及一頂電極。
  9. 如請求項1所述之半導體元件的製備方法，還包括在提供該基底之後，在該基底中形成複數個隔離結構。
  10. 如請求項1所述之半導體元件的製備方法，還包括在該基底上方形成複數個位元線接觸點。
  11. 如請求項1所述之半導體元件的製備方法，還包括在該基底上方形成複數個位元線。
  12. 如請求項8所述之半導體元件的製備方法，其中該電容隔離層由鍶鈦酸鋇、鋯鈦酸鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、或氧化鋯所製。
  13. 如請求項8所述之半導體元件的製備方法，其中該等電容隔離層由多層所形成，該多層包含氧化矽層、氮化矽層以及氧化矽層。
  14. 如請求項8所述之半導體元件的製備方法，其中該底電極由摻雜多晶矽、金屬矽化物、銅或鎢所製。
  15. 如請求項8所述之半導體元件的製備方法，其中該頂電極由摻雜多晶矽、銅或鋁所製。
  16. 如請求項9所述之半導體元件的製備方法，其中該複數個隔離結構由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻氟矽酸鹽所製。
  17. 如請求項10所述之半導體元件的製備方法，其中該複數個位元線接觸點由鋁、銅、鎢、鈷，或其組合所製。
  18. 如請求項11所述之半導體元件的製備方法，其中該複數個位元線由鋁或銅所製。
  19. 一種半導體元件，包括： 一基底； 複數個未摻雜段，設置在該基底上方； 複數個隔離段，對應地且選擇地設置在該複數個未摻雜段上；以及 複數個電容結構，設置在該複數個隔離段的相鄰對之間。
  20. 如請求項19所述之半導體元件，其中該複數個未摻雜段由氧化矽、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、或硼磷矽酸鹽玻璃所製。
TW108141975A 2019-07-29 2019-11-19 半導體元件及其製備方法 TWI732348B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/524,811 US11037933B2 (en) 2019-07-29 2019-07-29 Semiconductor device with selectively formed insulating segments and method for fabricating the same
US16/524,811 2019-07-29

Publications (2)

Publication Number Publication Date
TW202105476A TW202105476A (zh) 2021-02-01
TWI732348B true TWI732348B (zh) 2021-07-01

Family

ID=74260532

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108141975A TWI732348B (zh) 2019-07-29 2019-11-19 半導體元件及其製備方法

Country Status (3)

Country Link
US (1) US11037933B2 (zh)
CN (1) CN112310283B (zh)
TW (1) TWI732348B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521976B1 (en) * 2021-09-03 2022-12-06 Nanya Technology Corporation Semiconductor device with bit line contact and method for fabricating the same
CN114792742B (zh) * 2022-04-22 2024-04-02 深圳大学 一种基于改性SnTe薄膜的光电传感器及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321201A (ja) * 1994-05-23 1995-12-08 Yamaha Corp 配線形成法
US6012336A (en) * 1995-09-06 2000-01-11 Sandia Corporation Capacitance pressure sensor
TW357455B (en) * 1998-01-05 1999-05-01 Vanguard Int Semiconduct Corp High-density DRAM built-in capacitor structure and the assembly method
US6162681A (en) * 1998-01-26 2000-12-19 Texas Instruments - Acer Incorporated DRAM cell with a fork-shaped capacitor
US6133104A (en) * 1998-04-23 2000-10-17 Texas Instruments - Acer Incorporated Method of eliminating buried contact trench in MOSFET devices with self-aligned silicide including a silicon connection to the buried contact region which comprises a doped silicon sidewall
JP3843884B2 (ja) * 2002-04-23 2006-11-08 住友電気工業株式会社 バイポーラトランジスタの製造方法
CN1309043C (zh) * 2003-04-08 2007-04-04 南亚科技股份有限公司 一种增加沟槽电容器的电容的方法
TWI223377B (en) * 2003-06-02 2004-11-01 Nanya Technology Corp Method for isolating the active area of a memory cell with partial vertical channel
TWI225689B (en) * 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
US7329576B2 (en) * 2004-09-02 2008-02-12 Micron Technology, Inc. Double-sided container capacitors using a sacrificial layer
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
US7588984B2 (en) * 2006-05-11 2009-09-15 Nanya Technology Corporation Method to define a transistor gate of a DRAM and the transistor gate using same
TWI351735B (en) * 2007-05-18 2011-11-01 Nanya Technology Corp Memory device and fabrication method thereof
US8652925B2 (en) * 2010-07-19 2014-02-18 International Business Machines Corporation Method of fabricating isolated capacitors and structure thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration

Also Published As

Publication number Publication date
CN112310283A (zh) 2021-02-02
US20210035978A1 (en) 2021-02-04
US11037933B2 (en) 2021-06-15
CN112310283B (zh) 2024-04-19
TW202105476A (zh) 2021-02-01

Similar Documents

Publication Publication Date Title
US20210335675A1 (en) Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US11765881B2 (en) Semiconductor structure with capacitor landing pad and method of making the same
TWI749559B (zh) 半導體元件及其製造方法
TWI770499B (zh) 半導體元件及其製備方法
TWI726609B (zh) 半導體元件及其製造方法
US11562958B2 (en) Method for fabricating semiconductor device
TWI749543B (zh) 半導體元件及其製備方法
TWI732348B (zh) 半導體元件及其製備方法
TWI743825B (zh) 具有奈米線電容栓塞的半導體元件及其製備方法
TWI732543B (zh) 半導體元件及其製備方法
TW202114155A (zh) 具有奈米線栓塞的半導體元件及其製備方法
CN112582416A (zh) 具有纳米线接触点的半导体元件及其制备方法
TWI722931B (zh) 半導體元件及其製備方法
TWI726692B (zh) 半導體裝置及其製造方法
TWI763502B (zh) 具有導電聚合物之著陸墊的半導體元件及其製備方法
TWI601264B (zh) 半導體裝置及其製造方法
TWI799338B (zh) 半導體裝置
TWI786396B (zh) 半導體裝置及其製造方法
TW202404027A (zh) 半導體裝置及其製造方法
TW202145370A (zh) 電晶體、積體半導體元件以及製造突起場效電晶體的方法