TWI726609B - 半導體元件及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製造方法。該半導體元件包括一基板、設置於該基板上的複數個第一位元線接觸、分別相應地定位在該些第一位元線接觸上的複數個第一位元線、以及定位在該基板上方的複數個第二位元線。該些第二位元線的底表面定位在比該些第一位元線的頂表面高的一垂直水平上。

Description

半導體元件及其製造方法
本申請案主張2019/08/07申請之美國正式申請案第16/534,434號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製造方法。特別是關於一種具有不同垂直水平的位元線之半導體元件及其製造方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，這些問題會影響最終的電子特性、品質和產率。因此，在提高品質、產率和可靠性方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一方面提供一種半導體元件。該半導體元件包括 一基板、設置於該基板上的複數個第一位元線接觸、分別相應地定位在該些第一位元線接觸上的複數個第一位元線、以及定位在該基板上方的複數個第二位元線。該些第二位元線的底表面定位在比該些第一位元線的頂表面高的一垂直水平上。
本揭露之另一方面提供一種半導體元件的製造方法。該半導體元件的製造方法包括提供一基板、形成複數個第一位元線接觸於該基板上、形成分別對應地定位在該些第一位元線接觸上的複數個第一位元線、以及形成定位在該基板上方的複數個第二位元線。該些第二位元線的底表面定位在比該些第一位元線的頂表面高的一垂直水平上。
由於本揭露的半導體元件的設計，與現有技術相比，可以擴展複數條第一位元線之一和相鄰的複數條第二位元線之一之間的距離；因此，可以減輕來自相鄰位元線的寄生電容所引起的阻容性延遲(resistive-capacitive delay)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
101:基板
103:隔離層
105:主動區域
107:源極/汲極區域
109:緩衝層
201:字元線
203:字元線溝槽
205:字元線絕緣層
207:字元線電極
209:字元線覆蓋結構
301:第一位元線接觸
303:第一位元線接觸開口
305:第一位元線
307:底部位元線電極層
309:頂部位元線電極層
311:罩幕圖案
313:間隔物
401:第二位元線接觸
403:第二位元線接觸開口
405:第二位元線
407:第二位元線溝槽
501:第一絕緣膜
503:第二絕緣膜
505:第三絕緣膜
507:第四絕緣膜
601:導電插塞
603:第一開口
605:隔離單元
607:插塞開口
701:電容結構
703:電容開口
705:底部電容電極
707:電容絕緣層
709:頂部電容電極
900:區域
D1:水平距離
D2:對角線距離
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
S27:步驟
S29:步驟
S31:步驟
S33:步驟
W:方向
X:方向
Y:方向
Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例 繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。
圖1根據本揭露的一實施例以流程圖的形式顯示出製造半導體元件的方法。
圖2根據本揭露的一實施例以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖3根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖4到圖6根據圖3以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖7根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖8到圖10根據圖7以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖11根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖12到圖14根據圖11以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖15根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖16到圖18根據圖15以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖19根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件 的流程的一部分。
圖20到圖22根據圖19以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖23根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖24到圖26根據圖23以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖27根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖28到圖30根據圖27以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖31根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖32到圖34根據圖31以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖35根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖36到圖38根據圖35以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖39根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖40到圖42根據圖39以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖43根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖44到圖46根據圖43以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖47根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖48到圖50根據圖47以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖51根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖52到圖54根據圖51以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖55根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖56到圖58根據圖55以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖59根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖60到圖62根據圖59以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖63根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖64到圖66根據圖63以示意性剖面圖顯示出製造半導體元件的流程 的一部分。
圖67根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖68到圖70根據圖67以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖71根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖72到圖74根據圖71以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖75根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖76到圖78根據圖75以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖79根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖80到圖82根據圖79以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖83根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖84到圖86根據圖83以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖87根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。
圖88到圖90根據圖87以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖91根據本揭露的一實施例以示意性俯視圖顯示出一半導體元件。
圖92到圖93根據圖91以示意性剖面圖顯示出一半導體元件。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間的關係。
此外，其中用到與空間相關的用詞，例如：“在...下方”、“下方”、“較低的”、“上方”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用用語第一、第二等來描述 各種元件，但是這些元件不應受到這些用語的限制。除非另有說明，否則這些用語僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用語不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用語“實質上(substantially)”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性而起作用的元件，且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。具體地，本揭露實施例的半導體元件可以是動態隨機存取記憶體元件。
應注意的是，在本揭露的描述中，上方(above)或上(up)對應於方向Z的箭頭方向，下方(below)或下(down)對應於相反於方向Z的箭頭方向。
圖1根據本揭露的一實施例以流程圖的形式顯示出製造半導體元件的方法。圖2根據本揭露的一實施例以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖2，在步驟S11，可提供一基板101。基板101可以由例如矽、經摻雜的矽、矽鍺、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽、鍺、砷化鎵、磷化鎵、磷化鎵砷、磷化銦、磷化銦鎵、或任何其他IV-IV、III-V或II-VI族半導體材料形成。
圖3根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖4到圖6根據圖3以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖3至圖6，在步驟S13，可形成隔離層103於基板101中，並且可以由隔離層103定義基板101的複數個主動區域105。可以進行微影製程以圖案化基板101以定義複數個主動區域105的位置。可以在微影製程之後進行蝕刻製程以在基板101中形成複數個溝槽。在蝕刻製程之後，可以使用像是氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、或經氟化物摻雜的矽酸鹽的絕緣材料透過沉積製程來填充複數個溝槽。在沉積製程之後，可以進行像是化學機械研磨(chemical mechanical polishing)的平坦化製程以移除多餘的材料，為後續的處理步驟提供實質上平坦的表面，並共形地形成隔離層103和複數個主動區域105。為了簡單起見，在圖3中未顯示出隔離層103。從上方觀察時，複數個主動區域105可以具有條狀(bar shapes)，該條狀沿方向W延伸。複數個主動區域105可以彼此平行。
應當注意的是，在本揭露中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和 氮並且其中氮的比例大於氧的比例的物質。
圖7根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖8到圖10根據圖7以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖7中未顯示出隔離層103。
參照圖1和圖7至圖10，在步驟S15，可形成複數個源極/汲極區域107於複數個主動區域105中。可以使用像是磷、砷、或銻的摻雜物透過植入製程形成複數個源極/汲極區域107。複數個源極/汲極區域107可以分別具有從大約1E17原子/cm3至大約1E19原子/cm3的摻雜物濃度範圍。
圖11根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖12到圖14根據圖11以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖11中未顯示出隔離層103。
圖15根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖16到圖18根據圖15以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖15中未顯示出隔離層103。
圖19根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖20到圖22根據圖19以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖19中未顯示出隔離層103。
圖23根據本揭露的一實施例以示意性俯視圖顯示出製造半 導體元件的流程的一部分。圖24到圖26根據圖23以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖23中未顯示出隔離層103。
參照圖1和圖11至圖26，在步驟S17，可形成複數個字元線201於基板101中。參照圖11至圖14，可形成複數個字元線溝槽203於基板101中。可以進行微影製程以圖案化基板101以定義複數個字元線溝槽203的位置。可以在微影製程之後進行蝕刻製程以在基板101中形成複數個字元線溝槽203。複數個字元線溝槽203可以在與方向W對角相交(diagonally intersecting)的方向Y上延伸，以與複數個主動區域105相交。在所示的實施例中，複數個主動區域105中的每一個可以與複數個字元線溝槽203中的兩個相交。
參照圖15至圖18，可以分別對應地形成複數個字元線絕緣層205以共形地覆蓋複數個字元線溝槽203的內表面。在所示的實施例中，複數個字元線絕緣層205可以由例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料形成。或者，在所示的另一個實施例中，複數個字元線絕緣層205可以由例如鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料形成。
參照圖19至圖22，可以分別對應地形成複數個字元線電極207於複數個字元線溝槽203中的複數個字元線絕緣層205上。在所示的實施例中，可以透過金屬化製程將由導電材料(例如經摻雜的多晶矽、金屬、或金屬矽化物)形成的金屬層設置在複數個字元線溝槽203中。在金屬化製程之後，可以在金屬層上進行蝕刻製程，以在複數個字元線溝槽203中留下金屬層的下部分；因此，可以分別對應地形成複數個字元線電 極207於複數個字元線溝槽203中的複數個字元線絕緣層205上。金屬可例如為鋁、銅、鎢、鈷、或前述金屬之合金。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
參照圖23至圖26，可以分別對應地形成複數個字元線覆蓋結構209於複數個字元線溝槽203中的複數個字元線電極207上。複數個字元線覆蓋結構209可以分別對應地填充複數個字元線溝槽203。覆蓋結構209的頂表面可以與基板101的頂表面位在相同的垂直水平上。複數個字元線覆蓋結構209中的每一個可以形成為堆疊層或單層。例如，在所示的實施例中，複數個字元線覆蓋結構209可以由包括鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料的單層形成。或者，在所示的另一個實施例中，複數個字元線覆蓋結構209可以由堆疊層形成。每一個堆疊層可以包括一底層和一頂層。底層可以分別對應地設置在複數個字元線電極207上。頂層可以設置在底層上，並且頂層的頂表面可以與基板101的頂表面位在相同的垂直水平上。底層可以由例如高介電常數材料形成，所述高介電常數材料像是鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料。頂層可以由例如低介電常數材料形成，所述低介電常數材料像是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料。由低介電常數材料形成的頂層可以降低基板101頂表面處的電場；因此，可以降低漏電流。複數個字元線溝槽203、複數個字元線絕緣層205、複數個字元線電極207、和複數個字元線覆蓋結構209一起形成複數個字元線201。
圖27根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖28到圖30根據圖27以示意性剖面圖顯示出 製造半導體元件的流程的一部分。
參照圖1和圖27至圖30，在步驟S19，可形成緩衝層109於基板101上。緩衝層109可以形成為包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料之堆疊層或單層。為了簡單起見，在圖27中未顯示出隔離層103。
圖31根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖32到圖34根據圖31以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖31中未顯示出隔離層103和緩衝層109。
圖35根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖36到圖38根據圖35以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖35中未顯示出隔離層103和緩衝層109。
參照圖1和圖31至圖38，在步驟S21，可形成複數個第一位元線接觸301於緩衝層109中和基板101的上部分中。參照圖31至圖34，可形成複數個第一位元線接觸開口303於緩衝層109中和基板101的上部分中。從上方觀察時，複數個第一位元線接觸開口303可以設置在一些複數個主動區域105的中心部分和複數個字元線201的相鄰對之間。複數個第一位元線接觸開口303可以暴露出設置在複數個字元線201的相鄰對之間的一些複數個源極/汲極區域107。可以進行微影製程以圖案化緩衝層109以定義複數個第一位元線接觸開口303的位置。可以在微影製程之後進行蝕刻製程以在緩衝層109中和基板101的上部分中形成複數個第一位元線接觸開口303。
參照圖35至圖38，可以分別對應地形成複數個第一位元線接觸301於複數個第一位元線接觸開口303中。在所示的實施例中，可以透過金屬化製程將導電材料(例如經摻雜的多晶矽、金屬、或金屬矽化物)沉積至複數個第一位元線開口303中。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的材料，並為後續的處理步驟提供實質上平坦的表面，並共形地形成複數個第一位元線接觸301。複數個第一位元線接觸301可以電性連接到設置在複數個字元線201的相鄰對之間的一些複數個源極/汲極區域107的中心部分。金屬可例如為鋁、銅、鎢、鈷、或前述金屬之合金。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
圖39根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖40到圖42根據圖39以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖43根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖44到圖46根據圖43以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖39至圖46，在步驟S23，可相應地形成複數個第一位元線305於複數個第一位元線接觸301上方。參照圖39至圖42，可以進行一系列沉積製程以在緩衝層109和複數個第一位元線接觸301上依序地沉積底部位元線電極層307、頂部位元線電極層309和位元線覆蓋層。底部位元線電極層307可以形成在緩衝層109和複數個第一位元線接觸301上。頂部位元線電極層309可以形成在底部位元線電極層307上。位元線覆蓋層可以形成在底部位元線電極層307上。底部位元線電極層307 可以由例如多晶矽形成。頂部位元線電極層309可以由例如銅、鎳、鈷、鋁、或鎢形成。位元線覆蓋層可以由例如氧化矽或氮化矽形成。可以進行微影製程以圖案化位元線覆蓋層以定義複數個第一位元線305的位置。可以在微影製程之後進行蝕刻製程以圖案化位元線覆蓋層以形成複數個罩幕圖案311。當從上方觀察時，複數個罩幕圖案311可以在與方向W對角相交並且與方向Y垂直相交的方向X上延伸。複數個罩幕圖案311可以保護位於複數個罩幕圖案311下方的底部位元線電極層307和頂部位元線電極層309。為了簡單起見，在圖39中未顯示出隔離層103、緩衝層109、底部位元線電極層307、和頂部位元線電極層309。
參照圖43至圖46，可以使用複數個罩幕圖案311做為罩幕來進行像是非等向性乾蝕刻製程的蝕刻製程。在蝕刻製程期間，可以移除大部分的底部位元線電極層307和大部分的頂部位元線電極層309，並且只保留位於複數個罩幕圖案311之下的一部分底部位元線電極層307和頂部位元線電極層309。底部位元線電極層307的複數個保留部分、頂部位元線電極層309的複數個保留部分、及複數個罩幕圖案311可以一起形成複數個位元線305。複數個位元線305彼此分開且彼此平行。從上方觀察時，複數個位元線305中的每一個均在與方向W對角相交且與方向Y垂直相交的方向X上延伸。另外，可以移除在蝕刻製程期間暴露出來的複數個第一位元線接觸301的一部分；換句話說，可以縮小複數個第一位元線接觸301的寬度。因此，複數個第一位元線接觸301可以分別對應地與複數個第一位元線接觸開口303的側壁間隔開來。為了簡單起見，在圖43中未顯示出隔離層103、緩衝層109、底部位元線電極層307、和頂部位元線電極層309。
圖47根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖48到圖50根據圖47以示意性剖面圖顯示出製造半導體元件的流程的一部分。為了簡單起見，在圖47中未顯示出隔離層103和緩衝層109。
參照圖1和圖47至圖50，在步驟S25中，可以分別對應地形成複數個間隔物313以覆蓋複數個罩幕圖案311的側壁、複數個頂部位元線電極層309的側壁、複數個底部位元線電極層307的側壁、和複數個第一位元線接觸301的側壁。在所示的實施例中，可以進行沉積製程以在緩衝層109和複數個第一位元線305之上沉積間隔物絕緣層。在沈積製程之後，可以進行像是非等向性乾蝕刻製程的蝕刻製程直到暴露出複數個罩幕圖案311的頂表面為止，並且可以共形地形成複數個間隔物313。複數個間隔物313可以由例如氧化矽、氮化矽、氮氧化矽、或氧化氮化矽形成。
圖51根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖52到圖54根據圖51以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖55根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖56到圖58根據圖55以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖51至圖58，在步驟S27，可形成複數個第二位元線接觸401於基板101上。參照圖51至圖54，可以透過沉積製程形成第一絕緣膜501於緩衝層109上並且包圍複數個第一位元線305和複數個間隔物313。可以進行像是化學機械研磨的平坦化製程，為後續的處理步驟提供實質上平坦的表面。第一絕緣膜501可以由例如氮化矽、氧化矽、氮氧 化矽、可流動氧化物(flowable oxide)、東燃矽氮烷(tonen silazen)、未經摻雜的矽玻璃、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、電漿增強四乙氧基矽烷(plasma enhanced tetra-ethyl orthosilicate)、矽氟玻璃(fluoride silicate glass)、摻雜碳的氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽酸鹽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、多孔聚合物材料、或前述之組合形成，但不限於此。在平坦化製程之後，可以進行微影製程以圖案化第一絕緣膜501以定義複數個第二位元線接觸401的位置。可以在微影製程之後進行蝕刻製程以形成複數個第二位元線接觸開口403於第一絕緣膜501和緩衝層109中。從上方觀察時，其他複數個源極/汲極區域107的中心部分可以透過複數個第二位元線接觸開口403而暴露。為了簡單起見，在圖51中未顯示出隔離層103、緩衝層109、和第一絕緣膜501。
參照圖55至58，在所示的實施例中，可以透過金屬化製程將導電材料(例如經摻雜的多晶矽、金屬、或金屬矽化物)沉積至複數個第二位元線接觸開口403中。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的材料，為後續的處理步驟提供實質上平坦的表面，並共形地形成複數個第二位元線接觸401。複數個第二位元線接觸401可以電性連接到其他複數個源極/汲極區域107的中心部分。金屬可例如為鋁、銅、鎢、鈷、或前述金屬之合金。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材 料。複數個第二位元線接觸401的頂表面可位於比複數個罩幕圖案311的頂表面的垂直水平高的一垂直水平上。為了簡單起見，在圖55中未顯示出隔離層103、緩衝層109、和第一絕緣膜501。
圖59根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖60到圖62根據圖59以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖63根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖64到圖66根據圖63以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖59至圖66，在步驟S29，可形成複數個第二位元線405於第一絕緣膜501上方。(為了簡單起見，在圖59至圖60、圖62至圖64、及圖66中僅顯示出一個第二位元線。)參照圖59至圖62，可以透過沉積製程在第一絕緣膜501上形成第二絕緣膜503。可以可選地進行像是化學機械研磨的平坦化製程，為後續的處理步驟提供實質上平坦的表面。第二絕緣膜503可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。在平坦化製程之後，可以進行微影製程以圖案化第二絕緣膜503以定義複數個第二位元線405的位置。可以在微影製程之後進行像是非等向性乾蝕刻製程的蝕刻製程以形成複數個第二位元線溝槽407於第二絕緣膜503中。複數個第二位元線接觸401可以透過複數個第二位元線溝槽407而暴露。從上方觀察 時，複數個第二位元線溝槽407中的每一個可以在方向X上延伸，並且可以設置在複數個第一位元線305的相鄰對之間。為了簡單起見，在圖59中未顯示出隔離層103、緩衝層109、第一絕緣膜501、和第二絕緣膜503。
參照圖63至圖66，在所示的實施例中，可以透過金屬化製程將導電材料(例如銅、鎳、鈷、鋁、或鎢)沉積至複數個第二位元線接觸溝槽407中。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的材料，為後續的處理步驟提供實質上平坦的表面，並共形地形成複數個第二位元線405。複數個第二位元線405的底表面可位於比複數個罩幕圖案311的頂表面的垂直水平高的一垂直水平上。複數個第一位元線305之一與相鄰的複數個第二位元線405之一之間的水平距離D1小於複數個第一位元線305之一與相鄰的複數個第二位元線405之一之間的對角線距離(diagonal distance)D2。為了簡單起見，在圖63中未顯示出隔離層103、緩衝層109、第一絕緣層膜501、和第二絕緣膜503。
圖67根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖68到圖70根據圖67以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖71根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖72到圖74根據圖71以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖75根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖76到圖78根據圖75以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖79根據本揭露的一實施例以示意性俯視圖顯示出製造半 導體元件的流程的一部分。圖80到圖82根據圖79以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖67至圖82，在步驟S31，可形成複數個導電插塞601於基板101上方。參照圖67至圖70，在所示實施例中，可以透過沉積製程在第二絕緣膜503上形成第三絕緣膜505。可以可選地進行像是化學機械研磨的平坦化製程，為後續的處理步驟提供實質上平坦的表面。第三絕緣膜505可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。在平坦化製程之後，可以進行微影製程以圖案化第三絕緣膜505以定義複數個第一開口603的位置。可以在微影製程之後進行像是非等向性乾蝕刻製程的蝕刻製程以形成複數個第一開口603於第三絕緣膜505、第二絕緣膜503、第一絕緣膜501、和緩衝層109中。從上方觀察時，複數個第一開口603的位置可位於複數個第一位元線305和複數個第二位元線405之間，並且分別對應地與複數個字元線201的一部分重疊。為了簡單起見，在圖67中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜503、和第三絕緣膜505。或者，在所示的另一個實施例中，複數個第一開口603可以只穿透至第三絕緣膜505、第二絕緣膜503、和第一絕緣膜501中。
參照圖71至圖74，在所示實施例中，可以透過沉積製程將相對於第一絕緣膜501、第二絕緣膜503、第三絕緣膜505、及緩衝層109具有蝕刻選擇性的隔離材料沉積至複數個第一開口603中。在沉積製程之 後，可以進行像是化學機械研磨的平坦化製程以移除多餘的材料，為後續的處理步驟提供實質上平坦的表面，並共形地形成複數個隔離單元605，從上方觀察時，所述複數個隔離單元605設置在複數個第一位元線305和複數個第二位元線405之間，並且分別對應地與複數個字元線201的一部分重疊。隔離材料可以包括例如季矽硼碳氮化物材料(quaternary silicon boron carbon nitride material)、季矽氧碳氮化物材料(quaternary silicon oxygen carbon nitride material)、三元矽碳氮化物材料(ternary silicon carbon nitride material)、或氮化矽。為了簡單起見，在圖71中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜503、和第三絕緣膜505。
參照圖75至圖78，在所示的實施例中，可以進行微影製程以圖案化第三絕緣膜505以定義複數個導電插塞601的位置。可以在微影製程之後進行像是非等向性乾蝕刻製程的蝕刻製程以在第三絕緣膜505、第二絕緣膜503、第一絕緣膜501、和緩衝層109中形成複數個插塞開口607。蝕刻製程在第三絕緣膜505、第二絕緣膜503、第一絕緣膜501、和緩衝層109上比起由隔離材料形成的複數個隔離單元605相比具有高蝕刻速率。從上方觀察時，複數個插塞開口607的位置可位於複數個第一位元線305、複數個第二位元線405、以及不與複數個字元線201重疊的區域之間。複數個插塞開口607的位置可以分別對應地位於複數個隔離單元605之間。複數個源極/汲極區域107的端部可以透過複數個插塞開口607而暴露。為了簡單起見，在圖75中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜503、和第三絕緣膜505。或者，在所示的另一個實施例中，複數個間隔物313的側壁可以透過複數個插塞開口607而暴露。
參照圖79至圖82，在所示實施例中，可以透過金屬化製程將導電材料(例如銅、鎳、鈷、鋁、或鎢)沉積至複數個插塞開口607中。在金屬化製程之後，可以進行像是化學機械研磨的平坦化製程以移除多餘的材料，為後續的處理步驟提供實質上平坦的表面，並共形地形成複數個導電插塞601。複數個導電插塞601可以分別對應地電性連接到複數個源極/汲極區域107的端部。為了簡單起見，在圖79中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜503、和第三絕緣膜505。
圖83根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖84到圖86根據圖83以示意性剖面圖顯示出製造半導體元件的流程的一部分。
圖87根據本揭露的一實施例以示意性俯視圖顯示出製造半導體元件的流程的一部分。圖88到圖90根據圖87以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖1和圖83至圖90，在步驟S33，可形成複數個電容結構701於第三絕緣膜505上方。參照圖83至圖86，在所示實施例中，可以透過沉積製程在第三絕緣膜505上形成第四絕緣膜507。可以可選地進行像是化學機械研磨的平坦化製程，為後續的處理步驟提供實質上平坦的表面。第四絕緣膜507可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。在平坦化製程之後，可以進行微影製程以圖案化第四絕緣膜507以定義複數個電容結構 701的位置。可以在微影製程之後進行像是非等向性乾蝕刻製程的蝕刻製程以形成複數個電容開口703於第四絕緣膜507中。從上方觀察時，複數個電容開口703的位置可以分別對應地與複數個導電插塞601部分地重疊。換句話說，從剖面圖來看，複數個電容開口703可以分別對應地位於複數個導電插塞601上方。為了簡單起見，在圖83中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜503、第三絕緣膜505、和第四絕緣膜507。
參照圖87至圖90，可以分別對應地形成複數個底部電容電極705以共形地覆蓋複數個電容開口703的內表面。複數個底部電容電極705可以分別對應地電性連接到複數個導電插塞601；換句話說，複數個底部電容電極705可以分別對應地電性連接到複數個源極/汲極區域107的端部。在所示的實施例中，複數個底部電容電極705可以由例如經摻雜的多晶矽、金屬矽化物、鋁、銅、或鎢形成。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
參照圖87至圖90，可形成電容絕緣層707於複數個電容開口703中的複數個底部電容電極705上。電容絕緣層707可以是單層或多層。在所示的實施例中，電容絕緣層707可以由像是鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料的高介電常數材料形成的單層。或者，在所示的另一個實施例中，電容絕緣層707可以由包括氧化矽、氮化矽、和氮氧化矽的多層形成。
參照圖87至圖90，頂部電容電極709可以分別對應地形成於複數個電容開口703中的電容絕緣層707上。頂部電容電極709可以填充複數個電容開口703並且覆蓋電容絕緣層707。頂部電容電極709可以由例 如經摻雜的多晶矽、銅、或鋁形成。複數個底部電容電極705、電容絕緣層707、和頂部電容電極709一起形成複數個電容結構701。為了簡單起見，在圖87中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜絕緣膜503、第三絕緣膜505、第四絕緣膜507、電容絕緣層707、和頂部電容電極709。
圖91根據本揭露的一實施例以示意性俯視圖顯示出一半導體元件。圖92到圖93根據圖91以示意性剖面圖顯示出製造半導體元件的流程的一部分。
參照圖91至圖93，半導體元件包括基板101、隔離層103、複數個主動區域105、複數個源極/汲極區域107、緩衝層109、複數個字元線201、複數個第一位元線接觸301、複數個第一位元線305、複數個間隔物313、複數個第二位元線接觸401、複數個第二位元線405、第一絕緣膜501、第二絕緣膜503、第三絕緣膜505、第四絕緣膜507、複數個導電插塞601、複數個隔離單元605、和複數個電容結構701。
為了簡單起見，在圖91中未顯示出隔離層103、緩衝層109、第一絕緣膜501、第二絕緣膜503、第三絕緣膜505、第四絕緣膜507、電容絕緣層707、和頂部電容電極709。另外，在區域900中，為了清楚地顯示複數個主動區域105、複數個源極/汲極區域107、複數個第一位元線接觸301、和複數個第二位元線接觸401的位置，並未顯示出複數個字元線201、複數個第一位元線305、複數個間隔物313、複數個第二位元線405、複數個導電插塞601、複數個隔離單元605、和複數個電容結構701。
參照圖91至圖93，基板101可以由例如矽、經摻雜的矽、 矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化鎵砷、磷化銦、磷化銦鎵、或任何其他IV-IV、III-V或II-VI族半導體材料形成。
參照圖91至圖93，隔離層103可以設置在基板101中，且基板101的複數個主動區域105可以由隔離層103來定義。隔離層103可以由像是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、或經氟化物摻雜的矽酸鹽的絕緣材料形成。複數個主動區域域105可以具有條狀，從上方觀察時，該條狀沿方向W延伸。複數個主動區域105可以彼此平行。
參照圖91至圖93，複數個源極/汲極區域107可以設置於複數個主動區域105中。複數個源極/汲極區域107可以摻雜有磷、砷、或銻，並且可以分別具有從大約1E17原子/cm3至大約1E19原子/cm3的摻雜物濃度範圍。
參照圖91至圖93，複數個字元線201可以設置在基板101中。複數個字元線201中的每一個可以包括字元線溝槽203、字元線絕緣層205、字元線電極207、和字元線覆蓋結構209。複數個字元線溝槽203可以設置在基板101中。複數個字元線溝槽203可以在與方向W對角相交的方向Y上延伸，以與複數個主動區域105相交。在所示的實施例中，複數個主動區域105中的每一個可以與複數個字元線溝槽203中的兩個相交。
參照圖91至圖93，複數個字元線絕緣層205可以分別對應地覆蓋複數個字元線溝槽203的內表面。在所示的實施例中，複數個字元線絕緣層205可以由例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料形成。或者，在所示的另一個實施例 中，複數個字元線絕緣層205可以由例如鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料形成。
參照圖91至圖93，複數個字元線電極207可以分別對應地設置在複數個字元線溝槽203中的複數個字元線絕緣層205上。複數個字元線電極207可以由像是經摻雜的多晶矽、金屬、或金屬矽化物的導電材料形成。金屬可例如為鋁、銅、鎢、鈷、或前述金屬之合金。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
參照圖91至圖93，複數個字元線覆蓋結構209可以分別對應地設置在複數個字元線溝槽203中的複數個字元線電極207上。複數個字元線覆蓋結構209可以分別對應地填充複數個字元線溝槽203。覆蓋結構209的頂表面可以與基板101的頂表面位在相同的垂直水平上。複數個字元線覆蓋結構209中的每一個可以由堆疊層或單層形成。例如，在所示的實施例中，複數個字元線覆蓋結構209可以由包括鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料的單層形成。或者，在所示的另一個實施例中，複數個字元線覆蓋結構209可以由堆疊層形成。每一個堆疊層可以包括一底層和一頂層。底層可以分別對應地設置在複數個字元線電極207上。頂層可以設置在底層上，並且頂層的頂表面可以與基板101的頂表面位在相同的垂直水平上。底層可以由例如高介電常數材料形成，所述高介電常數材料像是鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料。頂層可以由例如低介電常數材料形成，所述低介電常數材料像是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料。由低介電常 數材料形成的頂層可以降低基板101頂表面處的電場；因此，可以降低漏電流。複數個字元線溝槽203、複數個字元線絕緣層205、複數個字元線電極207、和複數個字元線覆蓋結構209一起形成複數個字元線201。
參照圖91至圖93，緩衝層109可以設置在基板101上。緩衝層109可以由包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、經氟化物摻雜的矽酸鹽、或其類似材料的堆疊層或單層形成。
參照圖91至圖93，複數個第一位元線接觸開口303可以設置在緩衝層109中和基板101的上部分中。從上方觀察時，複數個第一位元線接觸開口303可以設置在一些複數個主動區域105的中心部分和複數個字元線201的相鄰對之間。複數個第一位元線接觸開口303可以暴露出設置在複數個字元線201的相鄰對之間的一些複數個源極/汲極區域107。複數個第一位元線接觸301可以分別對應地形成在複數個第一位元線接觸開口303中。複數個第一位元線接觸開口303可以分別對應地與複數個第一位元線接觸開口303的側壁間隔開來。複數個第一位元線接觸301可以由例如經摻雜的多晶矽、金屬、或金屬矽化物形成。複數個第一位元線接觸301可以電性連接到設置在複數個字元線201的相鄰對之間的一些複數個源極/汲極區域107的中心部分。金屬可例如為鋁、銅、鎢、鈷、或前述金屬之合金。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
參照圖91至圖93，複數個第一位元線305可以相應地設置在複數個第一位元線接觸301上方。複數個位元線305彼此分離且彼此平行。從上方觀察時，複數個位元線305可以在與方向W對角相交且與方向Y垂直相交的方向X上延伸。複數個第一位元線305中的每一個可以包括底 部位元線電極層307、頂部位元線電極層309、和罩幕圖案311。複數個底部位元線電極層307可以相應地設置在複數個第一位元線接觸301上。複數個頂部位元線電極層309可以分別對應地設置在複數個底部位元線電極層307上。複數個罩幕圖案311可以分別對應地設置在複數個頂部位元線電極層309上。複數個底部位元線電極層307可以由例如多晶矽形成。複數個頂部位元線電極層309可以由例如銅、鎳、鈷、鋁、或鎢形成。複數個罩幕圖案311可以由例如氧化矽或氮化矽形成。
參照圖91至圖93，複數個間隔物313可以分別對應地覆蓋複數個罩幕圖案311的側壁、複數個頂部位元線電極層309的側壁、複數個底部位元線電極層307的側壁、和複數個第一位元線接觸301的側壁。複數個間隔物313可以由例如氧化矽、氮化矽、氮氧化矽、或氧化氮化矽形成。
參照圖91至圖93，第一絕緣膜501可以設置在緩衝層109上並且包圍複數個位元線305和複數個間隔物313。第一絕緣膜501可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。
參照圖91至圖93，複數個第二位元線接觸開口403可以設置在第一絕緣膜501和緩衝層109中。複數個第二位元線接觸開口403可以設置在其他複數個源極/汲極區域107的中心部分中。複數個第二位元線接觸401可以分別對應地設置在複數個第二位元線接觸開口403中。複數個 第二位元線接觸401可以電性連接到其他複數個源極/汲極區域107的中心部分。複數個第二位元線接觸401可以由例如經摻雜的多晶矽、金屬、或金屬矽化物形成。金屬可例如為鋁、銅、鎢、鈷、或前述金屬之合金。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。複數個第二位元線接觸401的頂表面可位於比複數個罩幕圖案311的頂表面的垂直水平高的一垂直水平上。
參照圖91至圖93，第二絕緣膜503可以設置在第一絕緣膜501上。第二絕緣膜503可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。複數個第二位元線溝槽407可以設置在第二絕緣膜503中。複數個第二位元線接觸401可以透過複數個第二位元線溝槽407而暴露。從上方觀察時，複數個第二位元線溝槽407中的每一個可以在方向X上延伸，並且可以設置在複數個第一位元線305的相鄰對之間。
參照圖91至圖93，複數個第二位元線405可以分別對應地設置在複數個第二位元線溝槽407中。複數個第二位元線405的底表面可位於比複數個罩幕圖案311的頂表面的垂直水平高的一垂直水平上。複數個第一位元線305之一與相鄰的複數個第二位元線405之一之間的水平距離D1小於複數個第一位元線305之一與相鄰的複數個第二位元線405之一之間的對角線距離D2。複數個第二位元線405可以由例如銅、鎳、鈷、鋁、或鎢形成。
參照圖91至圖93，第三絕緣膜505可以設置在第二絕緣膜503上。第三絕緣膜505可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。複數個第一開口603可以設置在第三絕緣膜505、第二絕緣膜503、第一絕緣膜501、和緩衝層109中。從上方觀察時，複數個第一開口603可以設置在複數個第一位元線305和複數個第二位元線405之間，並且分別對應地與複數個字元線201的一部分重疊。複數個隔離單元605可以分別對應地設置在複數個第一開口603中。複數個隔離單元605可以由例如相對於第一絕緣膜501、第二絕緣膜503、第三絕緣膜505、和緩衝層109具有蝕刻選擇性的隔離材料形成。隔離材料可以包括例如季矽硼碳氮化物材料、季矽氧碳氮化物材料、三元矽碳氮化物材料、或氮化矽。
參照圖91至圖93，複數個插塞開口607可以設置在第三絕緣膜505、第二絕緣膜503、第一絕緣膜501、和緩衝層109中。從上方觀察時，複數個插塞開口607的位置可位於複數個第一位元線305、複數個第二位元線405、複數個第二位元線405，以及不與複數個字元線201重疊的區域之間。複數個插塞開口607的位置可以分別對應地位於複數個隔離單元605之間。複數個導電插塞601可以分別對應地設置在複數個插塞開口607中。複數個導電插塞601可以分別對應地電性連接到複數個源極/汲極區域107的端部。複數個導電插塞601可以由例如銅、鎳、鈷、鋁、或鎢形成。
參照圖91至圖93，第四絕緣膜507可以設置在第三絕緣膜505上。第四絕緣膜507可以由例如氮化矽、氧化矽、氮氧化矽、可流動氧化物、東燃矽氮烷、未經摻雜的矽玻璃、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、電漿增強四乙氧基矽烷、矽氟玻璃、摻雜碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯並環丁烯、聚醯亞胺、多孔聚合物材料、或前述之組合形成，但不限於此。複數個電容開口703可以設置在第四絕緣膜507中。從上方觀察時，複數個電容開口703的位置可以分別對應地與複數個導電插塞601部分地重疊；換句話說，從剖面圖來看，複數個電容開口703可以分別對應地位於複數個導電插塞601上方。
參照圖91至圖93，複數個底部電容電極705可以分別對應地覆蓋複數個電容開口703的內表面。複數個底部電容電極705可以分別對應地電性連接到複數個導電插塞601；換句話說，複數個底部電容電極705可以分別對應地電性連接到複數個源極/汲極區域107的端部。在所示的實施例中，複數個底部電容電極705可以由例如經摻雜的多晶矽、金屬矽化物、鋁、銅、或鎢形成。金屬矽化物可例如為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢、或其類似材料。
參照圖91至圖93，電容絕緣層707可以設置在複數個電容開口703中的複數個底部電容電極705上。電容絕緣層707可以是單層或多層。在所示的實施例中，電容絕緣層707可以由像是鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、氧化鋯、或其類似材料的高介電常數材料形成的單層。或者，在所示的另一個實施例中，電容絕緣層707可以由包括氧化矽、氮化矽、和氮氧化矽的多層形成。
參照圖91至圖93，頂部電容電極709可以分別對應地設置在複數個電容開口703中的電容絕緣層707上。頂部電容電極709可以填充複數個電容開口703並且覆蓋電容絕緣層707。頂部電容電極709可以由例如經摻雜的多晶矽、銅、或鋁形成。複數個底部電容電極705、電容絕緣層707、和頂部電容電極709一起形成複數個電容結構701。
由於本揭露的半導體元件的設計，與現有技術相比，可以擴展複數條第一位元線305之一和相鄰的複數條第二位元線405之一之間的距離；因此，可以減輕來自相鄰位元線的寄生電容所引起的阻容性延遲。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
101:基板
103:隔離層
105:主動區域
107:源極/汲極區域
109:緩衝層
201:字元線
203:字元線溝槽
205:字元線絕緣層
207:字元線電極
209:字元線覆蓋結構
301:第一位元線接觸
303:第一位元線接觸開口
305:第一位元線
307:底部位元線電極層
309:頂部位元線電極層
311:罩幕圖案
313:間隔物
401:第二位元線接觸
403:第二位元線接觸開口
405:第二位元線
407:第二位元線溝槽
501:第一絕緣膜
503:第二絕緣膜
505:第三絕緣膜
507:第四絕緣膜
601:導電插塞
603:第一開口
605:隔離單元
607:插塞開口
701:電容結構
703:電容開口
705:底部電容電極
707:電容絕緣層
709:頂部電容電極
Z:方向

Claims (14)

  1. 一種半導體元件，包括：一基板；複數個第一位元線接觸，設置於該基板上；複數個第一位元線，分別相應地定位在該些第一位元線接觸上；以及複數個第二位元線，定位在該基板上方；其中該些第二位元線的底表面定位在比該些第一位元線的頂表面高的一垂直水平上；其中該些第一位元線彼此分離且彼此平行；其中該些第二位元線定位在該些第一位元線的相鄰對之間；其中至少一個該些第一位元線包括一底部位元線電極層、一頂部位元線電極層、及一罩幕圖案，其中該底部位元線電極層相應地定位在其中一個該些第一位元線接觸上、該頂部位元線電極層定位在該底部位元線電極層上、且該罩幕圖案定位在該頂部位元線電極層上。
  2. 如請求項1所述之半導體元件，其中該些第一位元線接觸是由經摻雜的多晶矽、金屬、或金屬矽化物形成。
  3. 如請求項1所述之半導體元件，其中該些第二位元線是由銅、鎳、鈷、鋁、或鎢形成。
  4. 如請求項1所述之半導體元件，其中該底部位元線電極層是由多晶矽形成。
  5. 如請求項1所述之半導體元件，其中該頂部位元線電極層是由銅、鎳、鈷、鋁、或鎢形成。
  6. 如請求項1所述之半導體元件，其中該罩幕圖案是由氧化矽或氮化矽形成。
  7. 一種半導體元件，包括：一基板；複數個字元線，設置在該基板中；複數個第一位元線接觸，設置於該基板上；複數個第一位元線，分別相應地定位在該些第一位元線接觸上；以及複數個第二位元線，定位在該基板上方；其中該些第二位元線的底表面定位在比該些第一位元線的頂表面高的一垂直水平上；其中至少一個該些字元線包括一字元線絕緣層、一字元線電極、及一字元線覆蓋結構，其中該字元線絕緣層定位在該基板中、該字元線電極定位在該字元線絕緣層上、且該字元線覆蓋結構定位在該字元線電極上。
  8. 如請求項7所述之半導體元件，其中該字元線絕緣層是由氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、或經氟化物摻雜的矽酸鹽形成。
  9. 如請求項7所述之半導體元件，其中該字元線絕緣層是由鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、或氧化鋯形成。
  10. 如請求項7所述之半導體元件，其中該字元線電極是由經摻雜的多晶矽、金屬、或金屬矽化物形成。
  11. 如請求項7所述之半導體元件，其中該字元線覆蓋結構是由包括鈦酸鋇鍶、鈦酸鋯鉛、氧化鈦、氧化鋁、氧化鉿、氧化釔、或氧化鋯的一單層形成。
  12. 如請求項7所述之半導體元件，其中該字元線覆蓋結構是由包括一底層和一頂層的一堆疊層形成。
  13. 如請求項12所述之半導體元件，其中該底層是由一高介電常數材料形成。
  14. 如請求項12所述之半導體元件，其中該頂層是由一低介電常數材料形成。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289492B1 (en) * 2020-11-09 2022-03-29 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof
US11521976B1 (en) * 2021-09-03 2022-12-06 Nanya Technology Corporation Semiconductor device with bit line contact and method for fabricating the same
US20230197513A1 (en) * 2021-12-16 2023-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for embedded memory
CN115020375A (zh) * 2022-05-25 2022-09-06 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100136787A1 (en) * 2006-04-13 2010-06-03 Seiichi Aritome Methods for forming bit line contacts and bit lines during the formation of a semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100348315B1 (ko) * 2000-10-16 2002-08-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101662282B1 (ko) * 2010-01-14 2016-10-05 삼성전자주식회사 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
CN101789433A (zh) * 2010-02-04 2010-07-28 复旦大学 一种动态随机存储器的阵列结构及其制备方法
US8461687B2 (en) * 2010-04-06 2013-06-11 Samsung Electronics Co., Ltd. Semiconductor devices including bit line contact plug and buried channel array transistor, and semiconductor modules, electronic circuit boards and electronic systems including the same
JP2012074684A (ja) * 2010-09-03 2012-04-12 Elpida Memory Inc 半導体装置およびその製造方法
KR20130047409A (ko) 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR102001511B1 (ko) * 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
TWI530992B (zh) * 2013-09-30 2016-04-21 華亞科技股份有限公司 以免光罩方式定義位元線溝槽之半導體基底及其製造方法
KR102403604B1 (ko) * 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
CN110061000B (zh) * 2018-01-18 2021-07-27 联华电子股份有限公司 半导体存储装置以及其制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100136787A1 (en) * 2006-04-13 2010-06-03 Seiichi Aritome Methods for forming bit line contacts and bit lines during the formation of a semiconductor device

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