JPS6246543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6246543A JPS6246543A JP18606885A JP18606885A JPS6246543A JP S6246543 A JPS6246543 A JP S6246543A JP 18606885 A JP18606885 A JP 18606885A JP 18606885 A JP18606885 A JP 18606885A JP S6246543 A JPS6246543 A JP S6246543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高集積型半導体装置の製造方法に関し、特に素
子間を分離するための分離領域を自由な形状でかつ容易
に形成することのできる製造方法に関する。
子間を分離するための分離領域を自由な形状でかつ容易
に形成することのできる製造方法に関する。
一般に、半導体集積回路装置等の半導体装置では、半導
体装置に形成される素子間を分離するための素子分離領
域が必要とされるが、特に近年ではこの素子分離領域の
微細化を図るために溝型の構造をした分離領域が提案さ
れている。例えば、第２図に示す素子分離領域２１は、
半導体基板２２の表面に溝２３を形成した上で、この溝
２３表面に酸化シリコン膜２４を形成して絶縁し、この
溝２３内に多結晶シリコン２５を充填し、更にこの溝２
３開口上に酸化シリコン膜等の絶縁膜２６を形成した構
成となっている。
体装置に形成される素子間を分離するための素子分離領
域が必要とされるが、特に近年ではこの素子分離領域の
微細化を図るために溝型の構造をした分離領域が提案さ
れている。例えば、第２図に示す素子分離領域２１は、
半導体基板２２の表面に溝２３を形成した上で、この溝
２３表面に酸化シリコン膜２４を形成して絶縁し、この
溝２３内に多結晶シリコン２５を充填し、更にこの溝２
３開口上に酸化シリコン膜等の絶縁膜２６を形成した構
成となっている。
この構成の素子分離領域２１によれば、溝２３を深くか
つ狭く形成すれば、素子分離領域の微細化を図る一方で
隣接する素子間の絶縁分離効果を高め、半導体装置の微
細化を実現する上で極めて有効なものになる。
つ狭く形成すれば、素子分離領域の微細化を図る一方で
隣接する素子間の絶縁分離効果を高め、半導体装置の微
細化を実現する上で極めて有効なものになる。
上述した溝型素子分離領域２１では、多結晶シリコン２
５を充填した後にこれを覆う酸化シリコン等の絶縁膜２
６を形成する際に、通常多結晶シリコン２５を熱酸化処
理しているが、この熱処理に際して、溝端部において酸
化シリコンが左右に拡がる現象、所謂バーズビークが発
生することがある。このため、前記絶縁膜２６が溝２３
よりも外方に拡がり、素子分離領域２１幅が本来の寸法
（マスク幅）よりも大きくなり、素子分離領域はもとよ
り半導体装置全体の微細化を進める上での障害になると
いう問題がある。
５を充填した後にこれを覆う酸化シリコン等の絶縁膜２
６を形成する際に、通常多結晶シリコン２５を熱酸化処
理しているが、この熱処理に際して、溝端部において酸
化シリコンが左右に拡がる現象、所謂バーズビークが発
生することがある。このため、前記絶縁膜２６が溝２３
よりも外方に拡がり、素子分離領域２１幅が本来の寸法
（マスク幅）よりも大きくなり、素子分離領域はもとよ
り半導体装置全体の微細化を進める上での障害になると
いう問題がある。
また、前述したバーズビークは横方向ばかりでなく、縦
方向（基板の厚さ方向）にも進行されるため、半導体基
板２２の表面部はもとよりバルク部において内部応力を
生じさせ、これが原因して結晶欠陥を発生させるおそれ
もある。
方向（基板の厚さ方向）にも進行されるため、半導体基
板２２の表面部はもとよりバルク部において内部応力を
生じさせ、これが原因して結晶欠陥を発生させるおそれ
もある。
更に、この方法ではフィールド絶縁膜のような広くて浅
い領域の形成には好ましくなく、この種の絶縁膜の形成
にはこれまでと同様に選択酸化法（ＬＯＣＯ３法）を利
用ぜざるを得ないため、半導体基板表面の平坦化を進め
る上で不利になり、しかも前記した溝型分離領域の形成
方法を併用する場合にはプロセスが複雑になるという問
題も生じることになる。
い領域の形成には好ましくなく、この種の絶縁膜の形成
にはこれまでと同様に選択酸化法（ＬＯＣＯ３法）を利
用ぜざるを得ないため、半導体基板表面の平坦化を進め
る上で不利になり、しかも前記した溝型分離領域の形成
方法を併用する場合にはプロセスが複雑になるという問
題も生じることになる。
本発明の半導体装置の製造方法は、前述した種々の問題
を生ずることなく微細な素子分離領域を任意な形状でか
つ簡単なプロセスで形成するために、半導体基板の表面
に溝を形成しかつその表面に絶縁膜を形成する工程と、
全面にシリコンガラス膜を成長させかつこれを熱処理に
よって流動化させる工程と、その上に溝と同じパターン
のマスクを形成しかつこれをマスクとして前記シリコン
ガラスを等方性エツチングする工程と、残存するシリコ
ンガラスを再度熱処理によって流動化させて溝内にのみ
シリコンガラスを残存させかつその表面を平坦化する工
程とを有している。
を生ずることなく微細な素子分離領域を任意な形状でか
つ簡単なプロセスで形成するために、半導体基板の表面
に溝を形成しかつその表面に絶縁膜を形成する工程と、
全面にシリコンガラス膜を成長させかつこれを熱処理に
よって流動化させる工程と、その上に溝と同じパターン
のマスクを形成しかつこれをマスクとして前記シリコン
ガラスを等方性エツチングする工程と、残存するシリコ
ンガラスを再度熱処理によって流動化させて溝内にのみ
シリコンガラスを残存させかつその表面を平坦化する工
程とを有している。
前記シリコンガラスには、高温での粘性が低いＢＰＳＧ
（ボロンリンガラス）やＰＳＧ （リンガラス）を用
いることが好ましい。
（ボロンリンガラス）やＰＳＧ （リンガラス）を用
いることが好ましい。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例、特に素子骨
ｉｌｌ領域の製造方法を製造工程順に示す断面図である
。
ｉｌｌ領域の製造方法を製造工程順に示す断面図である
。
先ず、同図（ａ）のように単結晶シリコンからなる半導
体基板１の表面所定位置、つまり素子分離領域を形成す
べき位置に、例えば所定のパターンに形成したフォトレ
ジスト膜２を形成し、これをマスクにしてＲＩＦ、（反
応性イオンエツチング）法によって溝３を形成する。こ
の例では、幅の広い溝と、狭い溝を同時に形成している
。なお、この際のマスクには酸化シリコン膜を用いるこ
ともできる。
体基板１の表面所定位置、つまり素子分離領域を形成す
べき位置に、例えば所定のパターンに形成したフォトレ
ジスト膜２を形成し、これをマスクにしてＲＩＦ、（反
応性イオンエツチング）法によって溝３を形成する。こ
の例では、幅の広い溝と、狭い溝を同時に形成している
。なお、この際のマスクには酸化シリコン膜を用いるこ
ともできる。
次いで、同図（ｂ）のように、前記フォトレジスト膜２
を除去し、ＲＩＥ法によって表面汚染層を除去した後、
半導体基板１乃至溝３の表面に１５００人程度０シリコ
ン熱酸化膜４を形成する。その上で、全面にシリコンガ
ラス膜５を成長堆積させる。このシリコンガラス膜５は
、ＢＰＳＧ又はＰＳＧを用い、ＣＶＤ法等によって少な
くとも前記溝３が完全に埋、まる程度の厚さに形成する
。しかる上で、同図（Ｃ）のように、約８００〜１２０
０℃（望ましくは１０００℃以下）に加熱してシリコン
ガラス膜５を流動化させ、表面の急峻な段差を緩和させ
る。
を除去し、ＲＩＥ法によって表面汚染層を除去した後、
半導体基板１乃至溝３の表面に１５００人程度０シリコ
ン熱酸化膜４を形成する。その上で、全面にシリコンガ
ラス膜５を成長堆積させる。このシリコンガラス膜５は
、ＢＰＳＧ又はＰＳＧを用い、ＣＶＤ法等によって少な
くとも前記溝３が完全に埋、まる程度の厚さに形成する
。しかる上で、同図（Ｃ）のように、約８００〜１２０
０℃（望ましくは１０００℃以下）に加熱してシリコン
ガラス膜５を流動化させ、表面の急峻な段差を緩和させ
る。
続いて、全面にフォトレジスト膜を形成し、かつこれを
パターニングして同図（ｄ）のように、前記シリコンガ
ラス５の溝３上にのみフォトレジストマスク６を形成す
る。このマスクの形成に際しては、前記溝３を形成した
際のフォトマスクをそのまま利用することができ、この
場合フォトレジスト材料には前記フォトレジスト膜２と
はポジ、ネガの種類が異なるものを用いればよい。
パターニングして同図（ｄ）のように、前記シリコンガ
ラス５の溝３上にのみフォトレジストマスク６を形成す
る。このマスクの形成に際しては、前記溝３を形成した
際のフォトマスクをそのまま利用することができ、この
場合フォトレジスト材料には前記フォトレジスト膜２と
はポジ、ネガの種類が異なるものを用いればよい。
しかる上で、このフォトレジストマスク６を用いて前記
シリコンガラス５を等方性エツチングし、同図（ｅ）の
ようにフォトレジストマスク６以外のシリコンガラス５
を除去する。また、このときエツチングはややオーバ目
に行い、フォトレジストマスク６の両端部においてシリ
コンガラス５をオーバエツチングする。このオーバエツ
チングによって、フォトレジストマスク６下のシリコン
ガラス５の全体量が溝３の容積に略等しいものにされ、
かつフォトレジストマスク６の目合せズレによる影響を
回避させる。
シリコンガラス５を等方性エツチングし、同図（ｅ）の
ようにフォトレジストマスク６以外のシリコンガラス５
を除去する。また、このときエツチングはややオーバ目
に行い、フォトレジストマスク６の両端部においてシリ
コンガラス５をオーバエツチングする。このオーバエツ
チングによって、フォトレジストマスク６下のシリコン
ガラス５の全体量が溝３の容積に略等しいものにされ、
かつフォトレジストマスク６の目合せズレによる影響を
回避させる。
その後、同図（ｆ）のようにフォトレジストマスク６を
除去し、その上で再び８００〜１２００℃（好ましくは
１０００℃以下）で加熱処理して流動化し、同図（ｇ）
のようにシリコンガラス５を溝３内に充填させ、かつそ
の表面を平坦化させる。
除去し、その上で再び８００〜１２００℃（好ましくは
１０００℃以下）で加熱処理して流動化し、同図（ｇ）
のようにシリコンガラス５を溝３内に充填させ、かつそ
の表面を平坦化させる。
この工程により、溝型素子分離領域を完成でき、以下常
法によってこれら素子分離領域間に画成される活性領域
に所望の素子を形成することにより、半導体集積回路装
置を構成できる。
法によってこれら素子分離領域間に画成される活性領域
に所望の素子を形成することにより、半導体集積回路装
置を構成できる。
したがって、この素子分離領域の製造方法によれば、溝
３を形成した後にシリコンガラス５を流動化して充填さ
せているので、表面酸化工程は全く不要であり、バーズ
ビーク等が発生することば全くない。このため、素子分
離領域が横方向に拡がって素子分離領域の微細化が損な
われることはなく、又バーズビークが縦方向に拡がって
半導体基板１に結晶欠陥を発イさせることもない。
３を形成した後にシリコンガラス５を流動化して充填さ
せているので、表面酸化工程は全く不要であり、バーズ
ビーク等が発生することば全くない。このため、素子分
離領域が横方向に拡がって素子分離領域の微細化が損な
われることはなく、又バーズビークが縦方向に拡がって
半導体基板１に結晶欠陥を発イさせることもない。
また、幅の大きな溝内にもシリコンガラス５を良好に充
填できるので、フィールド絶縁膜等の幅や面積の大きな
領域をも同一プロセスで同時に形成でき、かつシリコン
ガラス５のエツチング時のフォトレジストマスク６は、
溝３を形成す墨際のフォトマスクをそのまま利用でき、
かつ目合せ工程も一回で済むのでプロセスの簡易化を達
成できる。
填できるので、フィールド絶縁膜等の幅や面積の大きな
領域をも同一プロセスで同時に形成でき、かつシリコン
ガラス５のエツチング時のフォトレジストマスク６は、
溝３を形成す墨際のフォトマスクをそのまま利用でき、
かつ目合せ工程も一回で済むのでプロセスの簡易化を達
成できる。
更に、シリコンガラス５をオーバエツチングした後に熱
処理によって流動化しているので、前記したフォトマス
クの目合せにズレが生じた場合にもシリコンガラスを溝
３内にのみ充填できるとともにその表面の平坦化を達成
できる。
処理によって流動化しているので、前記したフォトマス
クの目合せにズレが生じた場合にもシリコンガラスを溝
３内にのみ充填できるとともにその表面の平坦化を達成
できる。
なお、シリコンガラス５の材料にはＢ Ｐ Ｓ Ｇ。
ＰＳＧを用いているため、高温熱処理時での粘性が低く
、・半導体基板での応力の発生が少ないという利点もあ
る。
、・半導体基板での応力の発生が少ないという利点もあ
る。
以上説明したように本発明は、半導体基板の表面に溝を
形成しかつその表面に絶縁膜を形成する工程と、全面に
シリコンガラス膜を成長させかつこれを熱処理によって
流動化させる工程と、その上に溝と同じパターンのマス
クを形成しかつこれをマスクとして前記シリコンガラス
を等方性エツチングする工程と、残存するシリコンガラ
スを再度熱処理によって流動化させて溝内にのみシリコ
ンガラスを残存させかつその表面を平坦化する工程とを
有しているので、溝内に絶縁物を充填する際の熱処理工
程が不要であり、横方向及び縦方向の酸化の進行を防止
して素子分離領域の微細化を図るとともに、半導体基板
での結晶欠陥の発生を防止でき、更に広狭の画素子分離
領域を同時に形成することが可能とされ、製造プロセス
の簡易化を達成できる。また、シリコンガラスを等方性
エツチングしかつその後に流動化することにより、マス
ク目金せのズレの影響を無くし、かつ表面の平坦化を達
成することもできる。
形成しかつその表面に絶縁膜を形成する工程と、全面に
シリコンガラス膜を成長させかつこれを熱処理によって
流動化させる工程と、その上に溝と同じパターンのマス
クを形成しかつこれをマスクとして前記シリコンガラス
を等方性エツチングする工程と、残存するシリコンガラ
スを再度熱処理によって流動化させて溝内にのみシリコ
ンガラスを残存させかつその表面を平坦化する工程とを
有しているので、溝内に絶縁物を充填する際の熱処理工
程が不要であり、横方向及び縦方向の酸化の進行を防止
して素子分離領域の微細化を図るとともに、半導体基板
での結晶欠陥の発生を防止でき、更に広狭の画素子分離
領域を同時に形成することが可能とされ、製造プロセス
の簡易化を達成できる。また、シリコンガラスを等方性
エツチングしかつその後に流動化することにより、マス
ク目金せのズレの影響を無くし、かつ表面の平坦化を達
成することもできる。
第１図（ａ）〜（ｇ）は本発明の一実施例を製造工程順
に示す断面図、第２図は従来方法を説明するための断面
図である。 １・・・半導体基板、２・・・フォトレジスト膜、３・
・・溝、４・・・酸化シリコン膜、５・・・シリコンガ
ラス、６・・・フォトレジストマスク、２１・・・溝型
素子分離領域、２２・・・半導体基板、２３・・・溝、
２４・・・酸化シリコン膜、２５・・・多結晶シリコン
、２６・・・絶縁膜。
に示す断面図、第２図は従来方法を説明するための断面
図である。 １・・・半導体基板、２・・・フォトレジスト膜、３・
・・溝、４・・・酸化シリコン膜、５・・・シリコンガ
ラス、６・・・フォトレジストマスク、２１・・・溝型
素子分離領域、２２・・・半導体基板、２３・・・溝、
２４・・・酸化シリコン膜、２５・・・多結晶シリコン
、２６・・・絶縁膜。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の素子分離領域を形成すべき表面位置に
溝を形成しかつこの半導体基板の表面に絶縁膜を形成す
る工程と、全面にシリコンガラス膜を成長させかつこれ
を熱処理によって流動化させる工程と、このシリコンガ
ラス膜上に前記溝と同じパターンのマスクを形成しかつ
これをマスクとして前記シリコンガラスを等方性エッチ
ングする工程と、残存するシリコンガラスを再度熱処理
によって流動化させて溝内にのみシリコンガラスを残存
させかつその表面を平坦化する工程とを備えることを特
徴とする半導体装置の製造方法。 ２、シリコンガラスはボロンリンガラス或いはリンガラ
スである特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606885A JPS6246543A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606885A JPS6246543A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246543A true JPS6246543A (ja) | 1987-02-28 |
| JPH0478180B2 JPH0478180B2 (ja) | 1992-12-10 |
Family
ID=16181825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18606885A Granted JPS6246543A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246543A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233273A (ja) * | 1990-12-28 | 1992-08-21 | Matsushita Electron Corp | カラー固体撮像装置の製造方法 |
| EP0637062A2 (de) * | 1993-07-27 | 1995-02-01 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| KR100326251B1 (ko) * | 1999-06-28 | 2002-03-08 | 박종섭 | 고밀도 플라즈마 산화막 평탄화 방법 및 그를 이용한 반도체소자의 소자분리막 형성 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167934A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | 溝埋込分離の形成方法 |
-
1985
- 1985-08-23 JP JP18606885A patent/JPS6246543A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167934A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | 溝埋込分離の形成方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04233273A (ja) * | 1990-12-28 | 1992-08-21 | Matsushita Electron Corp | カラー固体撮像装置の製造方法 |
| EP0637062A2 (de) * | 1993-07-27 | 1995-02-01 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM |
| EP0637062A3 (de) * | 1993-07-27 | 1995-09-06 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM. |
| KR100432774B1 (ko) * | 1993-07-27 | 2004-08-09 | 지멘스 악티엔게젤샤프트 | 평탄화된표면을갖는반도체층구조제조방법 |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| US6103595A (en) * | 1995-08-11 | 2000-08-15 | Micron Technology, Inc. | Assisted local oxidation of silicon |
| KR100326251B1 (ko) * | 1999-06-28 | 2002-03-08 | 박종섭 | 고밀도 플라즈마 산화막 평탄화 방법 및 그를 이용한 반도체소자의 소자분리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478180B2 (ja) | 1992-12-10 |
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