KR100545184B1 - 트랜치 소자분리를 위한 반도체 소자의 트랜치 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 트랜치 형성 방법은, 반도체 기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 제1 절연막의 일부 표면을 노출시키는 제2 절연막 패턴을 형성하는 단계와, 제1 절연막의 노출 표면 및 제2 절연막 위에 스페이서용 물질막을 형성하는 단계와, 스페이서용 물질막에 대한 이방성 식각을 수행하여 제1 절연막의 노출 표면의 가장자리를 덮는 스페이서막을 형성하는 단계와, 제2 절연막 패턴을 식각 마스크로 상기 스페이서막 및 제1 절연막의 노출 부분을 반도체 기판의 상부가 일정 깊이로 제거되도록 과식각하여 제거하는 단계와, 제2 절연막 패턴을 식각 마스크로 한 식각 공정으로 반도체 기판에 트랜치를 형성하는 단계와, 그리고 제2 절연막 패턴 및 제1 절연막을 제거하는 단계를 포함한다.

소자분리, 트랜치 소자분리, 트랜치, 바닥 모서리 라운딩

Description

트랜치 소자분리를 위한 반도체 소자의 트랜치 형성 방법{Method for fabricating the trench for shallow trench isolation in semiconductor device}

도 1 내지 도 3은 종래의 트랜치 형성 방법 및 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.

도 4 내지 도 7은 본 발명에 따른 트랜치 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 트랜치 소자분리를 위한 반도체기판 소자의 트랜치 형성 방법에 관한 것이다.

동일한 기판에 형성되는 소자들 사이의 전기적인 격리와 기판 배선 등에 의한 기생 소자들의 동작을 방지하기 위해서는 소자 분리막이 필연적으로 사용되어야 한다. 이와 같은 소자 분리막은 크게 로코스(LOCOS) 공정을 이용하는 방법과 트랜치를 이용하는 방법으로 대별된다. 현재 반도체 기술의 진보와 함께 반도체 소자의 고속화 및 고집적화가 급속도로 진행되고 있으며, 이와 같은 추세에 따라 로코스 공정을 이용하는 방법보다는 트랜치를 이용한 트랜치 소자분리 방법이 널리 사용되 고 있다.

도 1 내지 도 3은 트랜치 소자분리를 위한 종래의 트랜치 형성 방법 및 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 1에 도시된 바와 같이, 반도체 기판(102) 위에 대략 100Å 두께의 패드 산화막(104) 및 대략 1500Å 두께의 질화막(106)을 순차적으로 형성하고, 질화막(106) 위에는 마스크막 패턴(108)을 형성한다. 이 마스크막 패턴(108)은 소자분리 영역의 질화막(106) 표면을 노출시키는 개구부(110)를 갖는다. 다음에 도 2에 도시된 바와 같이, 마스크막 패턴(도 1의 108)을 식각 마스크로 한 식각 공정을 수행하여 반도체 기판(102)의 일부 표면을 노출시키는 패드 산화막 패턴(105) 및 질화막 패턴(107)을 형성한다. 상기 식각 공정시 과식각(over etch)을 수행하여 반도체 기판(102)의 상부를 일정 깊이(d), 예컨대 대략 400Å의 깊이까지 판다. 다음에 도 3에 도시된 바와 같이, 패드 산화막 패턴(105) 및 질화막 패턴(107)을 식각 마스크로 한 식각 공정을 수행하여 반도체 기판(102) 내에 대략 3500Å 깊이의 트랜치(112)를 형성한다. 트랜치(112)를 형성한 후에는 질화막 패턴(107) 및 패드 산화막 패턴(105)을 순차적으로 제거한다.

그런데 이와 같은 종래의 트랜치 형성 방법에 따르면, 만들어진 트랜치(112)의 바닥 모서리 부분(도면에서 "A"로 표시된 부분)이 각이 진다. 이와 같이 트랜치(112)의 바닥 모서리 부분(도면에서 "A"로 표시된 부분)이 각이 지게 되면, 트랜치(112) 내부를 매립 절연막으로 채우는 과정에서 에어 갭(air gap)이 발생할 수 있고, 과도한 스트레스로 인해 디스로케이션(dislocation)과 같은 결함이 발생 될 수 있으며, 그리고 바닥 모서리 부분에서의 차지 업(charge up) 효과로 소자의 전기적인 특성이 열화된다는 문제들이 발생된다.

본 발명이 이루고자 하는 기술적 과제는, 트랜치 바닥 모서리가 라운드 형상을 갖도록 함으로써 우수한 트랜치 소자분리막을 형성할 수 있도록 하는 반도체 소자의 트랜치 형성 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜치 형성 방법은, 반도체 기판 위에 제1 절연막을 형성하는 단계; 상기 제1 절연막 위에 상기 제1 절연막의 일부 표면을 노출시키는 제2 절연막 패턴을 형성하는 단계; 상기 제1 절연막의 노출 표면 및 상기 제2 절연막 위에 스페이서용 물질막을 형성하는 단계; 상기 스페이서용 물질막에 대한 이방성 식각을 수행하여 상기 제1 절연막의 노출 표면의 가장자리를 덮는 스페이서막을 형성하는 단계; 상기 제2 절연막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 스페이서막 및 상기 제1 절연막의 노출 부분을 제거하는 단계; 상기 제2 절연막 패턴을 식각 마스크로 한 식각 공정으로 상기 반도체 기판에 트랜치를 형성하는 단계; 및 상기 제2 절연막 패턴 및 제1 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 제1 절연막은 산화막으로 형성하고, 상기 제2 절연막은 질화막으로 형성하는 것이 바람직하다.

상기 스페이서용 물질막은 폴리실리콘막으로 형성하는 것이 바람직하다.

상기 스페이서막 및 상기 제1 절연막의 노출 부분을 제거하는 식각공정은, 상기 반도체 기판의 상부가 일정 깊이로 제거되는 과식각이 되도록 하는 것이 바람직하다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.

도 4 내지 도 7은 본 발명에 따른 트랜치 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 4를 참조하면, 반도체 기판(202) 위에 대략 50Å 두께의 제1 절연막(204)을 산화막으로 형성한다. 다음에 제1 절연막(204) 위에 대략 1000Å 두께의 제2 절연막을 질화막으로 형성한다. 다음에 제2 절연막 위에 제2 절연막의 일부 표면을 노출시키는 개구부를 갖는 마스크막 패턴(미도시)을 형성한다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제2 절연막의 노출 표면을 제거한다. 그러면 제1 절연막(204)의 일부 표면을 노출시키는 제2 절연막 패턴(206)이 만들어진다. 다음에 제1 절연막(204)의 노출 표면 및 제2 절연막 패턴(206) 위에 스페이서용 물질막(208)을 형성한다. 이 스페이서용 물질막(208)은 대략 400Å 두께의 폴리실리콘막으로 형성한다.

다음에 도 5를 참조하면, 상기 스페이서용 물질막(208)에 대한 이방성 식각을 수행하여 제1 절연막(204)의 노출 표면의 가장자리를 덮는 스페이서막(209)을 형성한다. 이때 스페이서용 물질막(208)에 대한 이방성 식각을 충분히, 예컨대 스페이서용 물질막(208)의 두께가 400Å인 경우, 대략 1000Å의 식각 타겟으로 식각 공정을 수행하여 제2 절연막 패턴(206)의 상부와 제1 절연막(204)의 일부 표면이 완전히 노출되도록 하는 동시에, 형성되는 스페이서막(209)의 높이가 제2 절연막 패턴(206)보다 낮도록 한다.

다음에 도 6을 참조하면, 제2 절연막 패턴을 식각 마스크로 한 식각 공정을 수행하여 스페이서막(209) 및 제1 절연막(204)의 노출 부분을 제거한다. 경우에 따라서 제1 절연막(204)의 노출 부분을 먼저 제거한 후에 스페이서막(209)을 제거할 수 있고, 또는 그 반대 순서로 할 수도 있다. 상기 식각 공정이 종료되면, 반도체 기판(202)의 소자분리 영역이 노출되는데, 이때 노출 부분의 가장자리(도면에서 "B"로 표시한 부분)는 수직한 프로파일이 아닌 비스듬한 프로파일을 갖는다. 그 이유는, 상기 식각 공정시 가장자리에 위치한 스페이서막(209)이 식각 장벽으로서의 역할을 수행하였기 때문이다. 스페이서막(209)과 제1 절연막(204)의 노출 부분을 제거하는 식각공정은 반도체 기판(202)의 상부가 일정 깊이로 제거되도록 과식각한다. 이때 제거되는 반도체 기판(202)의 깊이는 대략 400Å이 되도록 한다.

다음에 도 7을 참조하면, 제2 절연막 패턴(206)을 식각 마스크로 한 식각 공정으로 반도체 기판(202)의 소자분리 영역에 트랜치(210)를 형성한다. 이 트랜치(210)의 바닥 모서리(도면에서 "C"로 표시한 부분)는 둥근(round) 프로파일을 갖는다. 상기 트랜치(210)를 형성한 후에는, 통상의 트랜치 소자분리 공정에 따라 제2 절연막 패턴(206) 및 제1 절연막(204)을 제거한다.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 트랜치 형성 방법에 의하면, 스페이서막을 식각 장벽으로 하여 반도체 기판의 상부 모서리를 라운드 형상으로 형성한 상태에서 반도체 기판을 식각함으로써 트랜치의 바닥 모서리가 라운드 형상을 갖도록 할 수 있고, 이에 따라 우수한 트랜치 소자분리막을 형성할 수 있다는 이점이 제공된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

1. 반도체 기판 위에 제1 절연막을 형성하는 단계;

   상기 제1 절연막 위에 상기 제1 절연막의 일부 표면을 노출시키는 제2 절연막 패턴을 형성하는 단계;

   상기 제1 절연막의 노출 표면 및 상기 제2 절연막 위에 스페이서용 물질막을 형성하는 단계;

   상기 스페이서용 물질막에 대한 이방성 식각을 수행하여 상기 제1 절연막의 노출 표면의 가장자리를 덮는 스페이서막을 형성하는 단계;

   상기 제2 절연막 패턴을 식각 마스크로 상기 스페이서막 및 상기 제1 절연막의 노출 부분을 상기 반도체 기판의 상부가 일정 깊이로 제거되도록 과식각하여 제거하는 단계,

   상기 제2 절연막 패턴을 식각 마스크로 한 식각 공정으로 상기 반도체 기판에 트랜치를 형성하는 단계; 및

   상기 제2 절연막 패턴 및 제1 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
2. 제 1항에 있어서,

   상기 제1 절연막은 산화막으로 형성하고, 상기 제2 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
3. 제 1항에 있어서,

   상기 스페이서용 물질막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜치 형성 방법.
4. 삭제

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