KR100652311B1 - 반도체 소자의 격리막 제조 방법 - Google Patents
반도체 소자의 격리막 제조 방법 Download PDFInfo
- Publication number
- KR100652311B1 KR100652311B1 KR1020020018891A KR20020018891A KR100652311B1 KR 100652311 B1 KR100652311 B1 KR 100652311B1 KR 1020020018891 A KR1020020018891 A KR 1020020018891A KR 20020018891 A KR20020018891 A KR 20020018891A KR 100652311 B1 KR100652311 B1 KR 100652311B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- gate oxide
- semiconductor device
- isolation
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 STI(Shallow Trench Isolation)에 의해 반도체 소자의 격리막을 제조하는 방법에 관한 것이다. 종래의 반도체 장치 제조에 있어서 기판에 격리막을 형성하기 위한 트렌치 상부가 날카로운 모서리 형상으로 되어 있기 때문에, 그 곳에 응력이 집중된다. 또한 트렌치가 형성되고 산화막이 채워지는 필드 영역에서 필드 산화막의 일부가 함몰하는 디핑(dipping) 현상 및 트렌치 상부의 라이너가 경사를 가지는 덴트(dent) 현상이 발생한다. 이에 따라 게이트 산화막은 고르게 형성되지 못하고 얇게 형성되는 시닝(thining) 현상을 초래한다. 이와 같은 시닝 현상으로 인하여 게이트 산화막의 절연파괴 전압 및 절연파괴 전하량 값이 저하되는 등의 게이트 절연막 불량이 발생되고 GOI(Gate Oxide Integrity) 특성이 저하되는 문제점이 발생된다. 본 발명은, 라이너 옥사이드를 진행할 때 트렌치 내부의 필링(filling) 특성을 향상 시킬 수 있고 트렌치 오프닝(trench opening) 부위에서 발생되는 게이트 산화막의 시닝 현상을 방지하여 게이트 산화막에서 발생하는 절연파괴 전압이 저하되는 것을 방지하여 이에 GOI 특성을 향상시킬 수 있다.
격리막, 반도체 소자, 라운드, 트렌치
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 격리막 제조 방법의 일 실시예를 공정 단계별로 나타낸 단면도.
본 발명은 반도체 소자(semiconductor device)의 격리막(isolation film) 제조 방법에 관한 것으로, 특히, STI(Shallow Trench Isolation)에 의해 반도체 소자의 격리막을 제조하는 방법에 관한 것이다.
일반적으로 반도체 장치의 제조에 있어서 게이트 산화막(gate oxide)은 문턱전압(Threshold Voltage) 제어, 리프레쉬(refresh) 특성 등을 결정하는 중요한 요인이다.
종래의 반도체 장치 제조에 있어서 기판에 격리막을 형성하기 위한 트렌치(trench) 상부가 날카로운 모서리 형상으로 되어 있기 때문에, 그 곳에 응력이 집중된다. 또한 트렌치가 형성되고 산화막이 채워지는 필드 영역에서 필드 산화막의 일부가 함몰하는 디핑(dipping) 현상 및 트렌치 상부의 라이너(liner)가 경사 를 가지는 덴트(dent) 현상이 발생한다. 이에 따라 게이트 산화막은 고르게 형성되지 못하고 얇게 형성되는 시닝(thining) 현상을 초래한다. 이와 같은 시닝 현상으로 인하여 게이트 산화막의 절연파괴 전압(Breakdown Voltage) 및 절연파괴 전하량(Breakdown Electrical Charge) 값이 저하되는 등의 게이트 절연막 불량이 발생되고 GOI(Gate Oxide Integrity) 특성이 저하되는 문제점이 발생된다.
본 발명은 상술한 종래 기술의 결점을 해결하기 위하여 안출된 것으로, 반도체 소자의 격리막을 모양짓는 트렌치의 상측을 라운드(round) 형태로 형성시키는 반도체 소자의 격리막 제조 방법을 제공하는 데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 격리막 제조 방법의 일 실시예를 공정 단계별로 나타낸 단면도이다.
먼저, 도 1a와 같이 실리콘 기판(10) 위에 산화막(12), 1500Å 두께의 폴리 실리콘(14), 및 나이트라이드(16)가 차례로 적층된 반도체 소자에 있어서, 격리막을 형성할 영역을 제외한 표면에 포토 레지스트(photo resist)(18)를 패터닝(patterning)한다. 폴리 실리콘(14)의 두께는 형성될 트렌치의 깊이(depth)와 식각 율(etch rate)에 따라 변경 할 수 있다.
도 1b와 같이 포토 레지스트(18) 영역을 제외한 부분의 나이트라이드(16)를 제거한다.
도 1c와 같이 포토 레지스트(18) 영역을 제외한 부분의 폴리 실리콘(14)을 측벽의 상측이 경사진 형상이 되도록 제거한다.
도 1d와 같이 포토 레지스트(18) 영역을 제외한 부분의 산화막(12)을 제거한다. 포토 레지스트(18) 영역을 제외한 부분의 기판(10) 상측에 격리막을 형성할 트렌치를 측벽이 라운드 형상이 되도록 형성한다. 이때, 트렌치 식각이 진행될 때 최초 생성되는 트렌치 CD는 폴리 실리콘(14)의 경사에서 형성된 CD를 따라 진행된다. 일반적으로 측벽의 식각 율과 오픈 에어리어(open area)의 식각 율에는 약 1.5 내지 2 대 1 정도의 차이를 보이고 있으며 이를 트렌치에 이용하면 현재 공정에서 타겟(target)으로 하는 4000Å이 식각이 진행되는 동안 사이드 패시베이션(side passivation) 역할을 하던 폴리 실리콘(14)이 식각될 것이다. 트렌치 식각을 3500Å 정도 진행되는 시점에서 나이트라이드(16) 측벽 에어리어의 폴리 실리콘(14)은 거의 제거되고 트렌치 공정이 끝날갈 즈음 트렌치의 상측은 폴리 실리콘(14)의 경사를 따라 본 발명의 특징인 라운드 형태의 트렌치를 구성하게 된다.
포토 레지스트(18)를 모두 제거하고 트렌치 영역에 나이트라이드(16) 상측까지 격리막으로서 산화막을 형성한 후, 전 표면을 연마한다.
이상에서 설명한 바와 같이, 본 발명은, 라이너 옥사이드를 진행할 때 트렌치 내부의 필링(filling) 특성을 향상 시킬 수 있고 트렌치 오프닝(trench opening) 부위에서 발생되는 게이트 산화막의 시닝 현상을 방지하여 게이트 산화막에서 발생하는 절연파괴 전압이 저하되는 것을 방지하여 이에 GOI 특성을 향상시킬 수 있다.
Claims (3)
- 기판 위에 산화막, 폴리 실리콘, 및 나이트라이드가 차례로 적층된 반도체 소자에 있어서,격리막을 형성할 영역을 제외한 표면에 포토 레지스트를 패터닝하는 제 1 단계;상기 포토 레지스트 영역을 제외한 부분의 상기 나이트라이드를 제거하는 제 2 단계;상기 포토 레지스트 영역을 제외한 부분의 상기 폴리 실리콘을 측벽의 상측이 경사진 형상이 되도록 제거하는 제 3 단계;상기 포토 레지스트 영역을 제외한 부분의 상기 산화막을 제거하는 제 4 단계;상기 포토 레지스트 영역을 제외한 부분의 상기 기판 상측에 격리막을 형성할 트렌치를 측벽이 라운드 형상이 되도록 형성하는 제 5 단계;상기 트렌치 영역에 상기 나이트라이드 상측까지 격리막을 형성하는 제 6 단계를 포함하는 반도체 소자의 격리막 제조 방법.
- 제 1 항에 있어서, 상기 기판은 실리콘 기판인 것을 특징으로 하는 반도체 소자의 격리막 제조 방법.
- 제 1 항에 있어서, 상기 폴리실리콘은 1500Å의 두께로 이루어지는 것을 특징으로 하는 반도체 소자의 격리막 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020018891A KR100652311B1 (ko) | 2002-04-08 | 2002-04-08 | 반도체 소자의 격리막 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020018891A KR100652311B1 (ko) | 2002-04-08 | 2002-04-08 | 반도체 소자의 격리막 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030080321A KR20030080321A (ko) | 2003-10-17 |
| KR100652311B1 true KR100652311B1 (ko) | 2006-11-29 |
Family
ID=32378074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020018891A KR100652311B1 (ko) | 2002-04-08 | 2002-04-08 | 반도체 소자의 격리막 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100652311B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101258609B1 (ko) * | 2012-01-19 | 2013-04-26 | 주식회사 테라세미콘 | Ｇｏｉ평가용 반도체 소자의 제조 방법 |
-
2002
- 2002-04-08 KR KR1020020018891A patent/KR100652311B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030080321A (ko) | 2003-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326282B1 (en) | Method of forming trench isolation in a semiconductor device and structure formed thereby | |
| KR100386946B1 (ko) | 트렌치 소자 분리형 반도체 장치의 형성방법 | |
| US7144790B2 (en) | Shallow trench isolation type semiconductor device and method of forming the same | |
| US7029987B2 (en) | Method of manufacturing semiconductor device having shallow trench isolation (STI) | |
| CN108666263B (zh) | 接触孔的制造方法 | |
| KR100950749B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100652311B1 (ko) | 반도체 소자의 격리막 제조 방법 | |
| US20070264790A1 (en) | Method of manufacturing semiconductor device | |
| KR100728649B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR100506453B1 (ko) | 반도체소자의 제조방법 | |
| KR980012242A (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| US7214596B2 (en) | Method for the fabrication of isolation structures | |
| KR101002478B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100508638B1 (ko) | 반도체 소자 제조 방법 | |
| KR20090074341A (ko) | 반도체 소자의 제조방법 | |
| KR100478488B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100578240B1 (ko) | 반도체 소자의 ｓｔｉ 형성 방법 | |
| KR100567872B1 (ko) | 반도체 제조 장치에서의 소자 분리막 형성 방법 | |
| KR100275501B1 (ko) | 트렌치 형성 방법 | |
| KR100545184B1 (ko) | 트랜치 소자분리를 위한 반도체 소자의 트랜치 형성 방법 | |
| KR100922962B1 (ko) | 반도체 소자의 제조방법 | |
| KR100508533B1 (ko) | 반도체 소자의 리버스 트렌치 제조 방법 | |
| KR20000021278A (ko) | 트렌치 소자 분리 방법 | |
| KR20070068648A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20090067611A (ko) | 반도체 소자의 소자분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |