KR100207539B1 - 반도체장치의 트랜치 소자분리방법 - Google Patents
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Abstract
반도체 기판을 식각하여 형성한 트랜치에 절연물을 매립하여 소자분리막을 형성하는 반도체 장치의 트랜치 소자분리 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 반도체 기판 상에 마스크막을 형성하는 단계와, 상기 마스크막 이용하여 반도체 기판에 소정의 깊이로 1차 식각을 진행하여 트랜치를 형성하는 단계와, 상기 트랜치 내부에 제1 산화막을 형성하는 단계와, 상기 트랜치에 소정의 깊이로 2차 식각을 진행하는 단계와, 상기 2차 식각이 완료된 트랜치에 제2 산화막을 형성하는 단계와, 상기 제2 산화막이 형성된 트랜치를 매립하는 절연막을 반도체 기판에 증착하는 단계 및, 상기 절연막이 증착된 반도체 기판에 화학 기계적 연마(CMP) 공정을 진행하여 마스크 패턴의 상부에 있는 절연막을 제거하고, 순차적으로 마스크 패턴을 제거함으로써 평탄화를 완료하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다. 따라서, 트랜치를 형성하는 방법을 개선하여 게이트 패턴 단락 및 험프 현상으로 인한 트랜지스터 신뢰도가 저하되는 문제점을 해결할 수 있다.
Description
본 발명은 반도체 장치의 소자분리 방법에 관한 것으로서, 특히 반도체 기판을 식각하여 형성한 트랜치에 절연물을 매립하여 소자분리막을 형성하는 반도체 장치의 트랜치 소자분리 방법에 관한 것이다.
최근, 반도체 장치의 집적도가 크게 증가함에 따라서, 이에 상응할 수 있는 미세 패턴의 개발, 메모리 셀 면적의 감소 및 인접하는 셀들을 전기적으로 서로 격리시키기 위한 소자분리 영역 면적을 축소할 수 있는 소자분리법의 중요성이 대두되고 있다. 이러한 소자분리 영역의 형성은, 반도체 장치의 제조 공정 중에서 초기 단계의 공정으로서, 소자가 형성되는 활성 영역의 크기를 좌우할 뿐만 아니라, 후속 공정에 있어서는 공정 마진(process margin)을 좌우하게 되므로 대단히 중요한 공정이라고 할 수 있다.
트랜치 소자분리 방법(trench isolation)은 반도체 소자의 제조에 통상적으로 사용되어 왔던 선택적 산화에 의한 소자분리 방법(LOCOS: LOcal Oxidation of Silicon)을 개선하기 위하여 제안된 방법의 하나로서, 반도체 기판을 식각하여 트랜치를 형성하고, 여기에 절연 물질을 매립하여 소자분리 영역을 형성하는 방법이다. 이러한, 소자분리막의 형성공정에 있어서 LOCOS는 열산화 공정을 이용하는데 반하여, 트랜치 소자분리 방법은 열산화 공정에 의하지 않으므로, 열산화 공정으로 유발되는 문제점, 예를 들면, 미세 선폭 구현이 곤란한 점, 소자 분리막을 더욱 박막화할 필요가 있는 점 등의 문제점을 어느 정도 감소시킬 수 있다.
첨부된 도면을 참조하면서 종래의 트랜치 소자분리 방법을 설명한다.
도1 내지 도4는 종래기술에 의한 트랜치 소자분리 방법 및 그 문제점을 설명하기 위하여 도시한 도면들이다.
도1을 참조하면, 반도체 기판(1) 상에 마스크막으로 사용되는 물질층을 형성한다. 상기 물질층에 포토레지스트 막을 도포하고 마스크 막의 패턴(3)을 완성한다. 이어서, 상기 마스크 막 패턴을 식각 마스크로 하부의 반도체 기판(1)을 식각하여 트랜치(5)를 형성한다. 여기서, 상기 트랜치는 트랜치 상부, 즉 입구의 직경(diameter)이 트랜치 하부의 직경(diameter)보다 클 수 있도록 양의 방향으로 경사진 식각을 실시한다.
도2를 참조하면, 상기 트랜치(5)의 내부 측면에 제1 산화막(7)을 형성하고, 상기 제1 산화막(7)이 형성된 트랜치에 절연 물질, 예컨대 화학 기상 증착(CVD: Chemical Vapor Deposition, 이하 'CVD'라 칭함)에 의한 산화막을 증착하여 트랜치(5)를 매립하는 절연층(9)을 형성한다. 하지만, 상기 절연층(9)이 트랜치(5)를 매립하는 과정에서 소자분리막의 패턴이 미세함으로 인하여, 트랜치(5)의 하부를 다 매몰하기 전에 트랜치의 구멍의 입구가 막힘으로 말미암아 절연층(9)의 증착이 끝난 후에 트랜치(5) 내부의 절연층(9)에 보이드(Void)나, 갈라진 틈(seam)과 같은 공정 결함(11)이 발생되게 된다.
도3을 참조하면, 상기 절연층(9)이 형성된 반도체 기판의 표면에 화학 기계적 연마(CMP: Chemical Mechanical Polishing, 이하 'CMP'라 칭함) 공정을 진행하여 마스크 패턴(3)을 연마저지층으로 활용하여 마스크 패턴(3)의 상부에 형성된 절연층(9)의 일부는 제거하고, 트랜치(5)의 내부를 매립하는 절연층의 일부는 남겨 둔다. 이어서 상기 마스크 패턴(3)을 에치백(etch back)하여 반도체 기판(1)의 평탄화를 완성함으로써 전체적인 소자분리 공정을 완료한다.
그러나, 상기 트랜치(5)를 매립하는 절연층(7) 내에 존재하는 보이드(void)나 갈라진 틈(seam)과 같은 공정 결함(11)은 CMP 공정이 끝나고, 세정 공정을 진행하면서 반도체 기판의 표면으로 노출되며, 후속 되는 게이트 패턴(도면에 도시되지 않음)의 식각시에 게이트 패턴으로 사용되는 도전 물질이 이러한 보이드(void)나 갈라진 틈(seam)과 같은 공정 결함(11)이 내부에 잔류함으로써, 서로 이웃하는 게이트 전극의 단락 결함(gate TR bridge)을 유발하는 원인이 되고 있는 실정이다.
또한, 상기 CMP 공정에서, 반도체 기판(1)과 절연층(9)과의 연마 선택비의 차이로 인한 단차가 트랜치의 가장자리(edge), 즉, 활성 영역과 소자분리막의 경계면에서 90도에 가까운 날카로운 형태로 발생하게 된다. 이러한 날카로운 형태를 갖는 단차는 반도체 소자의 제조를 끝내고 트랜지스터에 전압을 인가하여 작동시에 전계가 집중하게 되는 험프(Hump) 현상을 유발시켜 트랜지스터 열화의 원인이 되어 신뢰성을 저하시키고 있다.
도4를 참조하면, 상술한 소자분리 공정 및 게이트 패턴 형성공정을 완료하였을 때의 반도체 기판의 평면도이다. 상세히 설명하면, 소자분리 공정에 의하여 활성 영역(13)과 소자분리막이 있는 비활성 영역(17)을 구분하고, 여기에 게이트 패턴(15)을 형성하였을 때의 평면도이다. 여기서, 비활성 영역(17), 즉, 소자분리막의 표면에 형성된 보이드(void)나 갈리진 틈(seam) 같은 공정 결함(11)에 게이트 전극으로 사용되는 도전 물질이 침투하여 서로 이웃하는 게이트 패턴(15)간의 단락 상태를 이루고 있는 모습을 보여 준다.
상술한 바와 같이, 종래기술에 있어서의 문제점은, 첫째, 트랜치를 매립하는 절연막 내부에서 보이드(void)나 갈라진 틈(seam)과 같은 공정 결함으로 인한 게이트 패턴 단락과, 둘째, 활성 영역과 비활성 영역의 경계면에서 발생하는 90도에 가까운 날카로운 형태로 인한 험프(hump) 현상 및 이에 따른 트랜지스터 특성의 열화 문제를 들 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트랜치를 형성하는 방법을 개선하여 종래기술에 있어서의 문제점인 게이트 패턴 단락 및 험프 현상으로 인한 트랜지스터 신뢰도가 저하하는 것을 해결할 수 있는 반도체 장치의 트랜치 소자분리 방법을 제공하는데 있다.
도1 내지 도4는 종래기술에 의한 트랜치 소자분리 방법 설명하기 위하여 도시한 단면도들이다.
도5 내지 도7은 본 발명의 의한 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
*도면의 주요 부호에 대한 설명*
100: 반도체 기판, 102: 마스크막 패턴
104: 제1 산화막,106: 제2 산화막,
108: 절연막.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판의 소정영역에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 이용하여 반도체 기판을 소정의 깊이로 1차 식각함으로써 트랜치 영역을 형성하는 단계와, 상기 트랜치 내부에 제1 산화막을 형성하는 단계와, 상기 제1 산화막이 형성된 트랜치에 소정의 깊이로 2차 식각을 진행하는 단계와, 상기 2차 식각이 완료된 트랜치 내부에 제2 산화막을 형성하는 단계와, 상기 제2 산화막이 형성된 트랜치를 매립하는 절연막을 반도체 기판에 형성하는 단계와, 상기 절연막이 형성된 반도체 기판에 화학 기계적 연마(CMP) 공정을 진행하여 마스크 패턴의 상부에 있는 절연막을 제거하고, 순차적으로 마스크 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.
바람직하게는, 상기 1차 식각은 수직 방향으로 수행하고, 그 깊이가 500∼2000Å인 것이 적합하다.
상기 2차 식각은 양의 방향으로 80∼87도의 각도를 갖는 경사진 식각으로, 그 깊이가 2000∼4000Å인 것이 바람직하다.
상기 제1 산화막의 형성은 열산화막 형성 방식으로 실시하여서 트랜치의 상부 모서리(edge) 부분에 열산화막의 두께를 두껍게 형성하는 것이 바람직하다.
상기 마스크 패턴은 질화막인 것이 바람직하다.
본 발명에 따르면, 트랜치를 형성하는 방법을 개선하여 게이트 패턴 단락 및 험프 현상으로 인한 트랜지스터의 신뢰도가 저하되는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도5 내지 도7은 본 발명의 바람직한 실시예에 의한 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도5를 참조하면, 반도체 기판(100) 상에 마스크 패턴(102)으로 사용될 물질막, 예컨대, 화학 기상 증착법에 의하여 생성된 질화막을 증착한다. 상기 마스크 패턴(102)으로 사용될 물질막의 상부에 포토레지스트 막을 도포하고, 사진 및 식각 공정을 진행하여 마스크 패턴(102)을 완성한다. 이어서 상기 마스크 패턴(102)을 식각 마스크로 반도체 기판을 500∼2000Å의 깊이로 플라즈마를 이용한 이방성 식각을 진행하여 트랜치를 형성한다. 여기서, 상기 트랜치는 반도체 기판(100)에 대하여 수직의 방향으로 식각을 진행하는 것이 본 발명의 핵심 사상이라 할수 있다. 이어서, 상기 트랜치의 내벽에 열산화막 형성 공정을 진행하여 제1 산화막(104)을 형성한다.
여기서, 트랜치의 내부에 열산화막 형성 공정을 진행하게 되면, 상기 열산화막, 즉 제1 산화막(104)은 마스크 패턴(102)과 반도체 기판(1)의 경계 영역에서도 성장을 계속하여, 반도체 기판을 침투하면서 질화막의 하부로 제1 산화막(104)이 확장하는 현상인 버즈빅(bird's beak)이 발생하게 된다. 이로 인하여, 트랜치의 모서리(edge) 부분이 두꺼워 지고, 제1 산화막의 형성 각도가 반도체 기판에 대하여 수직으로 되지 않고 약각 수평 방향으로 눕게 된다. 이러한 구조는 소자분리 공정을 완료하고 활성 영역과 소자 분리막의 경계면에서 발생하는 단차를 둥글고 완만한 형태로 조절하는 기능을 함으로써, 활성 영역과 소자 분리막의 경계에서 날카로운 단차가 형성됨으로 인하여 발생되는 험프(Hump) 현상을 방지하는 중요한 수단이 된다.
도6을 참조하면, 상기 제1 산화막(104)이 형성되어 있는 트랜치의 내부에 플라즈마 식각을 이용한 2차 식각을 2000∼4000Å의 깊이로 진행한다. 여기서, 트랜치의 1차 식각에서는 반도체 기판에 대하여 수직의 방향으로 식각을 진행하였지만, 2차 식각시에는 양의 방향의 각도(80∼87도)를 갖도록 비스듬하게 식각을 진행하여 트랜치의 하부의 구경(diameter)이 상부의 구경(diameter), 즉 입구보다 작도록 구성한다. 연속하여, 상기 2차 식각이 완료된 트랜치의 내벽에 열산화막 형성 공정을 진행하여 제2 산화막(106)을 80∼240Å의 두께로 형성한다. 계속해서, 상기 제2 산화막(106)이 형성된 반도체 기판 상의 트랜치를 매립하면서 소자 분리막으로 사용될 절연막(108), 예컨대 CVD에 의하여 형성된 산화막을 반도체 기판의 전면에 4000∼8000Å의 두께로 증착한다.
여기서, 1차 식각시에는 반도체 기판에 대하여 수직의 방향으로 이방성 식각을 진행하고, 2차 식각에서는 80∼87도의 경사를 갖도록 비스듬히 식각된 트랜치의 내부 구조는, 제1 산화막(104)의 구조와 함께 본 발명의 목적을 달성하는 중요한 수단의 하나가 된다. 상세히 설명하면, 트랜치의 입구를 500∼2000Å의 깊이로 수직으로 형성함으로써, 트랜치의 종횡비(Aspect Ratio)를 개선하는 효과를 가져온다. 또한 후속 공정에서 CVD에 의한 산화막, 즉, 절연막(108)을 증착시에 트랜치의 내부가 절연막(108)으로 다 채워지기도 전에 트랜치의 입구가 막힘으로 인하여 발생하는 보이드(Void)나, 갈라진 틈(seam)과 같은 공정 결함을 줄일 수 있는 적절한 구조이다.
도7을 참조하면, 상기 절연막(108)이 형성되어 있는 반도체 기판의 전면에 CMP 공정을 진행하여 마스크 패턴을 연마 저지층(polishing stopper)으로 활용하여 마스크 패턴의 상부까지 연마를 실시한다. 연속해서, 상기 마스크 패턴을 최종적으로 제거함으로써 활성 영역과 비활성 영역을 구분하는 소자분리막 형성 공정을 완성한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 장치의 소자분리 공정에서 트랜치를 형성하는 방법을 개선하여 게이트 패턴이 단락되는 문제 및 게이트 단자의 전기적인 특성이 변화하는 험프 현상을 방지할 수 있는 반도체 장치의 트랜치 소자분리 방법을 실현할 수 있다.
Claims (8)
- 반도체 기판의 소정영역에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각마스크로 이용하여 반도체 기판을 소정의 깊이로 1차 식각함으로써 트랜치 영역을 형성하는 단계;상기 트랜치 내부에 제1 산화막을 형성하는 단계;상기 제1 산화막이 형성된 트랜치에 소정의 깊이로 2차 식각을 진행하는 단계;상기 2차 식각이 완료된 트랜치 내부에 제2 산화막을 형성하는 단계;상기 제2 산화막이 형성된 트랜치를 매립하는 절연막을 반도체 기판에 형성하는 단계; 및상기 절연막이 형성된 반도체 기판에 화학 기계적 연마(CMP) 공정을 진행하여 마스크 패턴의 상부에 있는 절연막을 제거하고, 순차적으로 마스크 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제1항에 있어서, 상기 1차 식각은 수직 방향의 이방성 식각인 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제1항에 있어서, 상기 1차 식각은 식각을 진행하는 깊이가 500∼2000Å인 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제1항에 있어서, 상기 2차 식각은 양의 방향으로 경사진 식각인 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제1항에 있어서, 상기 2차 식각은 식각을 진행하는 깊이가 2000∼4000Å인 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제4항에 있어서, 상기 양의 방향으로 경사진 식각은 80∼87도의 경사도를 갖는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제1항에 있어서, 상기 제1 및 제2 산화막의 형성은 열산화막 형성 방식을 사용하여 트랜치의 모서리(edge) 부분을 두껍고 둥굴게 형성하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
- 제1항에 있어서, 상기 마스크 패턴은 질화막인 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
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1996
- 1996-12-17 KR KR1019960066957A patent/KR100207539B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447326B1 (ko) * | 1996-12-28 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980048386A (ko) | 1998-09-15 |
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