KR100455729B1 - 반도체소자의 랜딩플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 랜딩플러그 형성방법을 개시한다. 개시된 본 발명은, 반도체기판상에 게이트산화막과 도전층 및 하드마스크의 적층구조로 이루어진 게이트 구조와 게이트구조측면에 스페이서를 형성하는 단계; 상기 전체 구조의 상면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 제거하여 상기 스페이서측면아래의 반도체기판 표면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전체 구조의 상면에 폴리실리콘층을 형성하여 콘택홀을 매립하는 단계; CMP공정을 진행하여 상기 하드마스크의 상면이 드러날때까지 상기 폴리 실리콘층과 층간절연막 일부를 선택적으로 제거하는 단계; 및 에치백공정을 추가로 진행하여 상기 잔류하는 폴리실리콘층의 일부를 상기 콘택홀내에만 남도록 선택 적으로 제거하여 랜딩플러그를 분리 형성하는 단계를 포함하여 구성되며, 랜딩플러 그 형성시 CMP공정에 의한 스토리지노드 콘택과 게이트 자기정렬 불량과 랜딩플러 그의 브릿지 발생을 방지할 수 있는 것이다.

Description

반도체소자의 랜딩플러그 형성방법{Method for forming landing plug of semicoductor device}
본 발명은 반도체소자의 플러그 형성방법에 관한 것으로서, 보다 상세하게는 랜딩플러그 형성시 CMP공정에 의한 스토리지노드 콘택과 게이트 자기정렬 불량과 랜딩플러그의 브릿지 발생을 방지하는 반도체소자의 랜딩플러그 형성방법에 관한 것이다.
종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 랜딩플러그 형성방법은, 도 1a에 도시된 바와같이, 게이트구조(3)와 스페이서(5)가 차례로 형성된 반도체기판(1)상에 배리어막(7)과 BPSG로 구성된 층간절연막(9)을 증착한후 상기 층간절연막(9)을 CMP공정에 의해 평탄화시킨다. 이때, 상기 게이트구조(3)은 게이트산화막(미도시)과 게이트용 도전성물질층(3a)과 폴리실리콘층(3b) 및 하드마스크용 질화막(3c)의 적층구조로 되어 있다.
그다음, 도 1b에 도시된 바와같이, 콘택마스크(마스크)를 이용하여 상기 층간절연막(9)을 선택적으로 패터닝하여 랜딩플러그 형성용 콘택홀(11)을 형성한다.
이어서, 도 1c에 도시된 바와같이, 상기 랜딩플러그 형성용 콘택홀(11)을 포함한 층간절연막(9)상에 랜딩플러그용 폴리실리콘층(13)을 두껍게 증착한다.
그다음, 도 1d에 도시된 바와같이, 상기 랜딩플러그용 폴리실리콘층(13)을 CMP에 의해 평탄화시켜 랜딩플러그(13a)를 형성한다. 이때, 상기 CMP공정은 서로 이웃하는 랜딩플러그(13a)가 절연분리될 때까지 진행한다.
그러나, 상기 랜딩플러그용 폴리실리콘 증착후에 폴리실리콘 CMP시에 "A" 지역의 연마대상막의 두께가 크고 CMP 속도가 느리기 때문에 도 1d에서의 플러그 절연분리 구현시에 "A"지역이 연마되는 동안 "B" 및 "C"지역이 과도연마되면서 절연분리가 이루어지기 때문에 "B"지역의 후속 스토리지노드 콘택(storage node contact) 폴리실리콘과 "C"지역의 WSix의 브릿지 즉, 스토리지노드와 게이트간 자기정렬 콘택 불량이 발생하여 소자 수율을 떨어 뜨린다. 이는 절연분리 구현시에 "C"지역의 게이트질화막 두께가 얇아지기 때문에 발생한다.
더욱이, 위에서 언급한 CMP 공정을 진행후에는, 도 2 및 도 3에서와 같이, 스토리지노드콘택과 게이트 자기정렬콘택간 불량발생 및 랜딩플러그 폴리실리콘간의 브릿지 불량 (즉, 도 1d에서의 "B"와 "C"간 브릿지)가 발생하여 소자수율을 떨어 뜨린다.
위 두가지 상반된 불량간의 공정마진은 매우 부족하며, 실제 양산적용시에는 그 공정의 안정성 및 높은 수율향상 기대를 할 수가 없다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 스토리지노드 콘택과 게이트간 자기정렬콘택 불량과 랜딩플러그의 폴리 실리콘간 절연분리가 안되어 발생되는 브릿지 불량을 방지하고 공정마진을 향상 시켜 소자수율을 향상시킬 수 있는 반도체소자의 랜딩플러그 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정단면도.
도 2는 종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 통해 얻어진 반도체웨이퍼에 발생된 스토리지노드콘택과 게이트자기정렬콘택간 불량을 보여 주는 웨이퍼의 평면도 및 단면사진,
도 3은 종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 통해 얻어진 반도체웨이퍼에 발생된 랜딩플러그 폴리실리콘의 브릿지를 보여 주는 웨이퍼의 평면도 및 단면사진,
도 4a 내지 도 4d는 본 발명에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
21 : 반도체기판 23 : 게이트구조
23a : 게이트산화막 23b : 도전성물질층
23c : 하드마스크용 질화막 25 : 스페이서
27 : 배리어막 29 : 층간절연막
31 : 콘택홀 33 : 폴리실리콘층
33b : 랜딩플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 랜딩플러그 형성 방법은, 반도체기판상에 게이트산화막과 도전층 및 하드마스크의 적층구조로 이루어진 게이트구조와 게이트구조측면에 스페이서를 형성하는 단계;
상기 전체 구조의 상면에 층간절연막을 형성하는 단계;
상기 층간절연막을 선택적으로 제거하여 상기 스페이서측면아래의 반도체기판 표면을 노출시키는 콘택홀을 형성하는 단계;
상기 콘택홀을 포함한 전체 구조의 상면에 폴리실리콘층을 형성하여 콘택홀을 매립하는 단계;
CMP공정을 진행하여 상기 하드마스크의 상면이 드러날때까지 상기 폴리실리콘층과 층간절연막 일부를 선택적으로 제거하는 단계; 및
에치백공정을 추가로 진행하여 상기 잔류하는 폴리실리콘층의 일부를 상기 콘택홀내에만 남도록 선택적으로 제거하여 랜딩플러그를 분리 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 랜딩플러그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4a 내지 도 4d는 본 발명에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 랜딩플러그 형성방법은, 도 4a에 도시된 바와같이, 먼저 게이트구조(23)와 스페이서(25)가 차례로 형성된 반도체기판(21)상에 배리어막(27)과 BPSG로 구성된 층간절연막(29)을 차례로 증착한다. 이때, 상기 게이트구조(23)는 게이트산화막(미도시)과 게이트용 도전물질층(23a) 및 폴리실리콘층(23b) 및 하드마스크용 질화막(23c)의 적층구조로 이루어져 있다.
그다음, 상기 층간절연막(29) 및 배리어막(27)을 선택적으로 패터닝하여 상기 반도체기판(21)일부를 노출시키는 랜딩플러그 형성용 콘택홀(31)을 형성한다.
이어서, 도 4b에 도시된 바와같이, 상기 랜딩플러그 형성용 콘택홀(31)을 포함한 층간절연막(29)상에 랜딩플러그용 폴리실리콘층(33)을 두껍게 증착한다.
그다음, 도 4c에 도시된 바와같이, CMP공정을 진행하여 상기 하드마스크층(23c)상면이 드러날 때까지 상기 랜딩플러그용 폴리실리콘층(33)을 선택적으로 제거하여 평탄화시킨다. 이때, 상기 CMP공정시에 상기 폴리실리콘층(33)이외에 상기 층간절연막(29) 및 배리어막(27)의 일부도 함께 제거된다.
이어서, 도 4d에 도시된 바와같이, 에치백(etch back) 공정을 진행하여 상기 평탄화된 폴리실리콘층(33a)을 선택적으로 제거하여 원하는 랜딩플러그(33b)를 형성한다. 이때, 상기 에치백공정시에 상기 폴리실리콘층(33a)이 일정두께만큼 식각되어 상기 하드마스크층(23c) 높이보다 낮게 되면서 이웃하는 랜딩플러그(33b)들이 상호 전기적으로 절연분리된다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 랜딩플러그 형성방법에 의하면, CMP공정과 에치백공정을 함께 적용하므로써 기존의 CMP 공정시에 마진에 따른 스토리지노드콘택과 게이트간 자기정렬콘택의 불량과 랜딩플러그 폴리실리콘간 분리가 안되어 발생되는 브릿지 불량을 방지할 수 있고 공정마진을 향상시켜 소자수율을 개선시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (2)

  1. 반도체기판상에 게이트산화막과 도전층 및 하드마스크의 적층구조로 이루어진 게이트구조와 게이트구조측면에 스페이서를 형성하는 단계;
    상기 전체 구조의 상면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 제거하여 상기 스페이서측면아래의 반도체기판 표면을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전체 구조의 상면에 폴리실리콘층을 형성하여 콘택홀을 매립하는 단계;
    CMP공정을 진행하여 상기 하드마스크의 상면이 드러날때까지 상기 폴리실리콘층과 층간절연막 일부를 선택적으로 제거하는 단계; 및
    에치백공정을 추가로 진행하여 상기 잔류하는 폴리실리콘층의 일부를 상기 콘택홀내에만 남도록 선택적으로 제거하여 랜딩플러그를 분리 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 랜딩플러그 형성방법.
  2. 제1항에 있어서, 상기 폴리실리콘층 형성전에 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 랜딩플러그 형성방법.
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