KR20000020910A - 박막의 질화물 라이너를 갖는 트렌치 소자분리방법 - Google Patents

박막의 질화물 라이너를 갖는 트렌치 소자분리방법 Download PDF

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Abstract

반도체기판의 필드영역에 트렌치를 형성한 후, 그 내부에 절연물을 매립하여 소자분리막을 형성하는 트렌치 소자분리 방법에 관아여 개시한다. 반도체기판의 필드 영역에 실리콘질화막패턴을 형성한다. 실리콘질화막패턴 측벽에 스페이서를 형성한다. 스페이서를 식각마스크로 이용하여 노출된 반도체기판을 시각하여 트렌치를 형성한다. 스페이서를 제거한다. 이로써 실리콘질화막패턴의 측벽에서 트렌치 측벽은 스페이서 하부 폭만큼의 턱을 가지며 연결된다. 이 구조의 전면에 질화막라이너를 증착한다. 이후, 절연물을 매립하면 소자분리막이 형성된다. 활성영역의 반도체기판 상부에 있는 물질층을 제거한다. 질화막라이너는 계단을 이루면서 실리콘질화막패턴의 측벽과 트렌치측벽을 감싸고 있으므로, 실리콘질화막패턴을 제거하는 식각공정이 과도하게 진행되더라도 질화막라이너가 반도체기판의 상부면 이하로 식각되는 것이 방지된다. 따라서, 활성영역의 반도체기판이 노출되면서, 소자분리막의 상부면이 노출된 반도체기판의 상부면에 일치시키는 공정이 진행되더라도 전체적인 상부면이 매끄럽게 형성될 수 있다.

Description

박막의 질화물 라이너를 갖는 트렌치 소자분리 방법
본 발명은 반도체소자의 트렌치 소자분리 방법에 관한 것으로서, 상세하게는 반도체기판 상부에 실리콘질화막을 적층한 후, 이를 패터닝하여 형성된 실리콘질화물패턴 측벽에 스페이서를 형성하고, 실리콘질화물패턴과 스페이서를 식각마스크로 노출된 반도체기판을 식각하여 실리콘질화물패턴 측벽과 트렌치 측벽에 턱이 형성되도록 한 후, 스페이서를 제거하여 하여 트렌치 내부에 절연물을 매립하여 소자분리막을 형성하는 반도체소자의 트렌치 소자분리 방법에 관한 것이다.
반도체소자의 고집적화에 따라 동일 기판 상에 제조되는 반도체소자들 간의 소자분리 방법에 대한 연구가 진행되고 있다. 소자분리를 위한 필드영역의 한정은 반도체 제조 공정의 초기단계에 이루어지며, 이로써 반도체소자가 직접 제조되는 활성영역의 크기 및 후속 단계의 공정마진의 한계가 결정된다.
반도체 소자분리 기술에는 로코스(LOCOS) 방법과 트렌치 소자분리 방법이 있다. 반도체소자의 고집적화에 따라 전자의 방법보다 후자의 방법이 더 선호되고 있다. 트렌치 소자분리 방법은 반도체기판 내부에 트렌치를 형성한 후, 그 내부에 절연물질을 채워 소자분리막을 형성하는 것으로 요약될 수 있다.
트렌치를 형성한 후, 단순히 그 내부에 절연물질을 채우게 되면 외형적으로는 소자분리막이 형성되지만, 트렌치 내부에 채워지는 물질이 반도체기판을 이루는 물질과 서로 다른 물질인 이유로 이들 상호간의 응력 등의 차이로 인하여 기능적면에서 여러 결함이 발생되고 있다.
이렇게 트렌치를 이용한 소자분리에서 발생되는 문제를 일으키는 원인으로 다음 여러 가지를 들 수 있다. 즉, 반도체기판 자체가 갖고 있던 결함이나, 트렌치 내부를 채우는 절연물질이 불완전하게 매립되거나, 후속되는 이온주입 또는 산화 공정시 반도체기판에 손상을 일으키는 등이 그것이다. 이를 보다 구체적으로 설명하면 다음과 같다. 소자분리막이 형성된 반도체기판에 대해서는 반도체소자, 예컨대 트랜지스터를 제조함에 있어서 웰(well)을 형성하기 위한 이온주입공정, 트랜지스터 제어를 위한 이온주입시 버퍼(buffer) 역할을 하는 산화막을 형성하는 산화공정, 게이트산화막 형성을 위한 산화공정, 트랜지스터의 소오스와 드레인을 형성하기 위한 이온주입시 버퍼 역할을 하는 산화막을 형성하는 산화공정 등의 다양한 후속 공정이 예정되어 있다. 이렇게 소자분리막을 형성한 후에 진행되는 후속공정 중, 특히 산화공정은 이미 형성된 소자분리막에 접촉하고 있는 활성영역의 반도체기판을 산화시킬 수 있다. 트렌치 측벽에 접한 반도체기판이 산화되면 부피팽창이 일어나고, 이로 인해 반도체기판은 스트레스를 받게되며, 이는 소자분리막과 활성영역의 반도체기판의 경계에 패인 자국(pit)이 발생되는 결정적인 요인으로 작용하게 된다.
따라서, 트렌치 내부에 절연물질을 매립하기 전에 1차로 측벽산화막을 형성한 후, 결과물 전면에 박막의 실리콘질화물라이너를 형성하는 후속 산화공정으로 발생되는 스트레스를 방지하는 기술이 제시되고 있다. 이러한 실리콘질화물라이너는 활성영역의 반도체기판이 트렌치와 인접한 부분에서 산화가 일어나는 것을 방지함으로써, 전술한 스트레스가 발생하는 것을 방지하는 기능을 갖는 물질층이다. 그런데, 트렌치 내부에 절연물을 매립한 후, 활성영역의 반도체기판 상부에 적층되어 있던 물질패턴, 특히 실리콘질화물을 이용하여 형성된 식각마스크패턴을 제거하는 과정에서 과도한 식각이 일어나는 경우에 동일한 물질로 형성된 스트레스방지층이 연속적으로 식각되어 활성영역의 반도체기판 상부면 이하로 제거될 수 있다. 이로 인하여 필드영역의 소자분리막과 활성영역의 반도체기판간의 경계에 홈(dent)이 발생된다. 이러한 홈이 발생된 반도체기판을 이용하여 후속 공정이 진행되어 제조된 반도체소자, 예컨대 트랜지스터에서 이중으로 턴 온(turn-on)되는 험프(hump)현상이 발생되거나, 문턱전압을 낮추거나, 게이트전극으로 이용되는 폴리실리콘의 잔유물(residue)로 인하여 인접한 게이트전극 간에 브리지(bridge)가 유발되는 등 반도체소자의 전기적 특성을 열화시키는 문제점이 발생된다.
이하에서 종래의 트렌치 제조방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.
첨부도면 도 1 내지 도 2는 종래의 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1은 반도체기판의 필드영역에 트렌치를 형성하여 그 내부에 절연물을 매립한 후, 그 상부가 평탄화된 소자분리막을 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 반도체기판(10) 상부에 패드산화막(15)과 식각마스크막을 순차로 적층한 후, 상기 식각마스크막을 패터닝하여 상기 패드산화막 상부를 선택적으로 노출하는 실리콘질화물로 이루어진 식각마스크패턴(20)을 형성한다. 식각마스크패턴(20)을 식각마스크로 이용하여 필드영역의 반도체기판에 트렌치(25)를 형성한다. 이어서, 트렌치 측벽(25)에 완충산화막(30)을 형성한 후, 완충산화막(30)을 완전히 감싸며, 패드산화막(15)과 실리콘질화막패턴(20)의 노출면을 감싸는 질화물라이너(35)를 증착한다. 마지막으로 트렌치 내부에 절연물을 매립하여 소자분리막(40)을 형성한 후, 그 상부면에 대한 평탄화공정을 진행한다.
도 2는 활성영역의 반도체기판 상부에 형성되어 트렌치를 만들기 위한 식각마스크로 이용된 실리콘질화막패턴(도 1의 20)을 제거하는 방법을 설명하기 위한 단면도이다. 실리콘질화막패턴을 제거하기 위한 식각 공정이 진행되면서, 트렌치 측벽의 질화물라이너에 대한 과도한 식각이 진행될 수 있다. 따라서, 질화물라이너(25)는 활성영역의 반도체기판의 상부면 이하로 과도하게 식각되어 홈을 이루게된다(도면부호 "A"참조). 활성영역의 반도체기판과 필드영역의 소자분리막 사이의 경계에 홈이 생기면 전술한 문제점이 발생됨을 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판에 트렌치를 형성하기 위하여 반도체기판 상부에 형성된 실리콘질화물패턴을 제거하는 식각 공정시, 트렌치 측벽에서 발생되는 응력을 방지하기 위하여 증착한 실리콘질화물라이너가 함께 식각되어 반도체기판의 활성영역과 소자분리막이 형성된 필드영역의 경계에 홈이 발생되는 것을 방지하는 데 있으며, 본 발명은 전술한 기술적 과제를 달성할 수 있는 트렌치 소자분리 방법을 제공함을 목적으로 한다.
도 1 내지 도 2는 종래의 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 6은 본 발명에 따른 반도체소자의 트렌치 소자분리 방법의 제1 실시예를 설명하기 위한 단면도들이다.
도 7 내지 도 10은 본 발명에 따른 반도체소자의 트렌치 소자분리 방법의 제2 실시예를 설명하기 위한 단면도들이다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 트렌치 소자분리 방법의 하나는 다음과 같다.
(가)반도체기판 상부에 패드산화막과 적어도 하나 이상의 물질층으로 이루어진 식각마스크막을 순차로 적층한 후, 상기 식각마스크막을 패터닝하여 상기 패드산화막 상부를 선택적으로 노출하는 식각마스크패턴을 형성한다. (나)상기 노출된 패드산화막과 상기 식각마스크막패턴을 감싸는 산화막을 증착한 후, 상기 산화막에 대한 에치백 공정을 진행하여 상기 식각마스크패턴 측벽에 산화막 스페이서를 형성하고, 상기 산화막 스페이서에 의하여 노출된 패드산화막을 제거하여 상기 반도체기판의 상부면을 노출시킨다. (다)상기 노출된 반도체기판을 소정 깊이까지 식각하여 트렌치를 형성한다. (라)상기 산화막 스페이서를 상기 식각마스크패턴 측벽 및 패드산화막 상부로부터 제거한다. (마)상기 트렌치 측벽에 완충산화막을 형성한다. (바)상기 완충산화막을 완전히 감싸며, 상기 패드산화막과 식각마스크패턴의 노출면을 감싸는 소정 두께의 질화물라이너를 증착한다. (사)상기 트렌치 내부를 채우면서 상기 질화물라이너를 감싸는 소자분리막을 형성한다. (아)상기 식각마스크패턴의 일부 두께까지 평탄화한다. (자)상기 평탄화된 식각마스크패턴을 제거하여 그 하부의 패드산화막의 상부면을 노출시키고, 그 측부의 소자분리막의 상부를 돌출시키는 식각공정을 진행한다. (차)상기 노출된 패드산화막을 제거하여 그 하부의 반도체기판의 상부면을 노출시키면서, 상기 돌출된 소자분리막의 상부면을 상기 노출된 반도체기판의 상부면에 일치되도록 식각공정을 진행한다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 트렌치 소자분리 방법의 다른 하나는 이미 기술한 트렌치 소자분리 방법과 다음의 경우만을 제외하고는 대동소이하다. 즉 상기 (바)단계에서 형성된 질화물라이너에 대하여 에치백공정을 더 진행하여 트렌치 측벽의 완충산화막 상에 질화막 스페이서를 형성시키는 단계만이 추가되는 것만을 달리하며, 그 이전 단계와 그 이후 단계에 대한 상세한 설명은 전술한 내용과 같으므로 중복된 설명을 피하기 위하여 약하기로 한다.
한편, 본 발명이 제공하는 트렌치 소자분리 방법은 다음에 의하여 실시하는 경우에 보다 바람직한 결과를 가져올 수 있다.
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
첨부도면 도 3 내지 도 6은 본 발명에 따른 반도체소자의 트렌치 소자분리 방법의 제1 실시예를 설명하기 위한 단면도들이다.
도 3은 반도체기판의 필드영역에 트렌치를 형성하기 위한 식각마스크패턴과 스페이서를 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 반도체기판(110) 상부에 패드산화막(115)과 적어도 하나 이상의 물질층으로 이루어진 식각마스크막을 순차로 적층한 후, 상기 식각마스크막을 패터닝하여 상기 패드산화막 상부를 선택적으로 노출하는 식각마스크패턴을 형성한다. 상기 식각마스크막으로 단일의 질화막만을 이용하거나 질화막과 산화막이 순차로 적층된 복층막을 이용할 수 있다. 도시된 예는 후자의 방법을 택하여 설명하고 있다. 즉, 질화막과 산화막을 순차로 적층한 후, 이들 두 적층막에 대한 패터닝을 하여 산화막패턴(125)과 질화막패턴(120)으로 이루어진 식각마스크패턴을 형성한다. 이후, 노출된 패드산화막(115)을 포함하면서 전면에 산화막을 증착한 후, 에치백 공정을 진행하여 산화막 스페이서(130)를 형성한다. 이때, 산화막 스페이서(130)를 형성하는 에치백 공정에서 필드영역의 반도체기판 상부에 형성된 패드산화막도 제거되어 필드영역의 반도체기판 상부면(132)이 노출된다.
도 4는 도 3의 결과 형성된 식각마스크패턴(120, 125)과 스페이서(130)를 식각마스크로 이용하여 필드영역의 반도체기판에 트렌치(135)를 형성하는 방법을 설명하기 위한 단면도이다. 산화막 스페이서(130)를 식각마스크로 이용하여 필드영역의 반도체기판에 대한 식각공정을 진행하여 소정 깊이 트렌치(135)를 형성한다. 트렌치(135)의 측벽(140)은 수직적으로 도시하였으나, 그 형태는 다양한 슬로우프를 가질 수 있다.
도 5는 트렌치 측벽(140)에 질화막스페이서(150)를 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 식각마스크패턴으로 이용한 산화막패턴(도 4의 125)과 산화막 스페이서(도 4의 130)를 제거하고, 트렌치 측벽(140)에 완충산화막(145)을 형성한다. 산화막 스페이서(도 4의 130)의 제거는 등방성식각방법을 이용하여 진행한다. 이어서, 완충산화막(145)을 완전히 감싸며, 패드산화막(115)과 질화막패턴(120)의 노출면을 감싸는 300Å 이하의 소정 두께의 질화물라이너를 증착한 후, 에치백 공정을 진행하여 질화막 스페이서(150)를 형성한다. 이 과정에서 질화막패턴(120) 측벽에 다른 질화막 스페이서(130a)가 형성될 수 있다.
도 6은 트렌치 내부에 절연물을 채운 후, 그 상부면에 대한 평탄화공정을 진행하는 것을 설명하기 위한 단면도이다. 먼저, 도 5의 결과물인 트렌치(도 5의 135a) 내부에 절연물을 채운다. 이후, 식각마스크패턴으로 이용된 질화막패턴의 일부 두께까지 평탄화한다. 따라서, 질화막패턴(120a)은 그 상부의 일부 두께가 평탄화된 상태로 도시된다. 마찬가지로 소자분리막(155)의 상부면도 평탄화된 상태로 도시된다.
이후, 활성영역의 반도체기판 상부에 적층된 물질들을 제거한 후, 반도체소자를 제조하는 공정에 의하여 반도체기판의 활성영역에 소망하는 반도체소자를 제조하면 된다. 특히, 식각마스크패턴으로 이용된 실리콘질화막패턴(120a)은 등방성이든 이방성이든 어느 방식의 식각공정으로 진행하여 제거하여도 무방하다.
종래에는 활성영역상부의 실리콘질화막패턴(도 1의 20)이 트렌치 측벽에 형성된 질화막라이너(도 1의 30)와 직접적으로 연결되어 있기 때문에 전술한 문제점이 발생되었다. 그러나 상기 도 3 내지 도 6에서 설명된 바에 따라 소자분리막을 형성하면, 이들 두 물질층, 즉 실리콘질화막패턴(도 6의 120a)과 질화막 스페이서(도 6의 150)이 서로 분리됨을 알 수 있다. 따라서, 실리콘질화막패턴(도 6의 120a)을 제거하는 과정에서 질화막 스페이서(도 6의 150)가 과도하게 식각되어 반도체기판 상부에 홈(dent)이 발생되는 것이 방지할 수 있다.
첨부도면 도 7 내지 도 10은 본 발명에 따른 반도체소자의 트렌치 소자분리 방법의 제2 실시예를 설명하기 위한 단면도들이다.
도 7은 반도체기판의 필드영역에 트렌치를 형성하기 위한 식각마스크패턴과 스페이서를 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 반도체기판(210) 상부에 패드산화막(215)과 적어도 하나 이상의 물질층으로 이루어진 식각마스크막을 순차로 적층한 후, 상기 식각마스크막을 패터닝하여 상기 패드산화막 상부를 선택적으로 노출하는 식각마스크패턴을 형성한다. 상기 식각마스크막으로 단일의 질화막만을 이용하거나 질화막과 산화막이 순차로 적층된 복층막을 이용할 수 있다. 도시된 예는 후자의 방법을 택하여 설명하고 있다. 즉, 질화막과 산화막을 순차로 적층한 후, 이들 두 적층막에 대한 패터닝을 하여 산화막패턴(225)과 질화막패턴(220)으로 이루어진 식각마스크패턴을 형성한다. 이후, 노출된 패드산화막(215)을 포함하면서 전면에 산화막을 증착한 후, 에치백 공정을 진행하여 산화막 스페이서(230)를 형성한다. 이때, 산화막 스페이서(230)를 형성하는 에치백 공정에서 필드영역의 반도체기판 상부에 형성된 패드산화막도 제거되어 필드영역의 반도체기판 상부면(232)이 노출된다.
도 8은 도 7의 결과 형성된 식각마스크패턴(220, 225)과 스페이서(230)를 식각마스크로 이용하여 필드영역의 반도체기판에 트렌치(235)를 형성하는 방법을 설명하기 위한 단면도이다. 산화막 스페이서(230)를 식각마스크로 이용하여 필드영역의 반도체기판에 대한 식각공정을 진행하여 소정 깊이 트렌치(235)를 형성한다. 트렌치(235)의 측벽(240)은 수직적으로 도시하였으나, 그 형태는 다양한 슬로우프를 가질 수 있다.
도 9는 트렌치(235a) 측벽(240)에 질화막라이너(250)를 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 식각마스크패턴으로 이용한 산화막패턴(도 8의 225)과 산화막 스페이서(도 8의 230)를 제거하고, 트렌치 측벽(240)에 완충산화막(245)을 형성한다. 이어서, 완충산화막(245)을 완전히 감싸며, 패드산화막(215)과 질화막패턴(220)의 노출면을 감싸는 소정 두께의 질화물라이너(250)를 증착한다. 도 5에서 설명된 것과 달리 에치백 공정을 진행하지 않고 트렌치 측벽에 질화막라이너(250)를 그대로 남겨둔다.
도 10은 트렌치 내부에 절연물을 채운 후, 그 상부면에 대한 평탄화공정을 진행하는 것을 설명하기 위한 단면도이다. 먼저, 도 9의 결과물인 트렌치(도 9의 235a) 내부에 절연물을 채운다. 이후, 식각마스크패턴으로 이용된 질화막패턴(220a)의 일부 두께까지 평탄화한다. 마찬가지로 소자분리막(255)의 상부면도 평탄화된 상태로 도시된다. 이후, 활성영역의 반도체기판 상부에 적층된 물질들을 제거한 후, 반도체소자를 제조하는 공정에 의하여 반도체기판의 활성영역에 소망하는 반도체소자를 제조하면 된다.
상기 도 7 내지 도 10에 따라 소자분리막을 형성하면, 산화막스페이서의 하단 폭만큼의 턱이 생김으로써 활성영역상부의 식각마스크패턴으로 이용된 실리콘질화막패턴(도 10의 220a)을 제거하는 식각 공정시 트렌치 측벽을 따라 형성된 질화물라이너(도 10의 250)이 과도하게 식각되어 반도체기판 상부면에 홈이 발생되는 것을 방지할 수 있다.
이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다.
실리콘질화물로 이루어진 식각마스크패턴의 측벽에 스페이서를 형성한 후, 노출된 반도체기판을 식각하여 트렌치를 형성하게 되면, 상기 식각마스크패턴 측벽과 트렌치 측벽간에 상기 스페이서의 하단 폭만큼의 턱이 생긴다. 이후 질화물라이너를 트렌치 측벽을 따라 형성하고 트렌치 내부에 절연물을 매립하여 소자분리막을 형성하면 활성영역상부의 실리콘질화물패턴을 제거하는 식각 공정에서 트렌치 측벽의 질화물라이너에 대한 과도한 식각이 진행되어 활성영역과 필드영역의 경계에서 홈(dent)이 형성되는 것이 방지될 수 있다. 또한, 상기 트렌치 측벽에 질화막라이너를 형성한 후, 이를 스페이서 형태로 변형시키면 실리콘질화막패턴으로부터 떨어져 형성되기 때문에 더욱 효과적으로 반도체기판 상부에 홈이 발생되는 것을 방지할 수 있다.

Claims (16)

  1. (가)반도체기판 상부에 패드산화막과 적어도 하나 이상의 물질층으로 이루어진 식각마스크막을 순차로 적층한 후, 상기 식각마스크막을 패터닝하여 상기 패드산화막 상부를 선택적으로 노출하는 식각마스크패턴을 형성하는 단계;
    (나)상기 노출된 패드산화막과 상기 식각마스크막패턴을 감싸는 산화막을 증착한 후, 상기 산화막에 대한 에치백 공정을 진행하여 상기 식각마스크패턴 측벽에 산화막 스페이서를 형성하고, 상기 산화막 스페이서에 의하여 노출된 패드산화막을 제거하여 상기 반도체기판의 상부면을 노출시키는 단계;
    (다)상기 노출된 반도체기판을 소정 깊이까지 식각하여 트렌치를 형성하는 단계;
    (라)상기 산화막 스페이서를 상기 식각마스크패턴 측벽 및 패드산화막 상부로부터 제거하는 단계;
    (마)상기 트렌치 측벽에 완충산화막을 형성하는 단계;
    (바)상기 완충산화막을 완전히 감싸며, 상기 패드산화막과 식각마스크패턴의 노출면을 감싸는 소정 두께의 질화물라이너를 증착하는 단계;
    (사)상기 트렌치 내부를 채우면서 상기 질화물라이너를 감싸는 소자분리막을 형성하는 단계;
    (아)상기 식각마스크패턴의 일부 두께까지 평탄화하는 단계;
    (자)상기 평탄화된 식각마스크패턴을 제거하여 그 하부의 패드산화막의 상부면을 노출시키고, 그 측부의 소자분리막의 상부를 돌출시키는 식각공정을 진행하는 단계; 및
    (차)상기 노출된 패드산화막을 제거하여 그 하부의 반도체기판의 상부면을 노출시키면서, 상기 돌출된 소자분리막의 상부면을 상기 노출된 반도체기판의 상부면에 일치되도록 식각공정을 진행하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  2. 제1항에 있어서,
    상기 (가)단계의 식각마스크막은 질화막으로 이루어진 단층 구조로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제1항에 있어서,
    상기 (가)단계의 식각마스크막은 질화막과 산화막이 순차로 적층된 복층 구조로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제1항에 있어서,
    상기 (라)단계의 산화막스페이서는 등방성 식각방법으로 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제1항에 있어서,
    상기 (바)단계의 질화물라이너는 300Å 이하의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제1항에 있어서,
    상기 (바)단계의 질화물라이너는 실리콘질화물로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제1항에 있어서,
    상기 (자)단계의 식각마스크패턴을 제거하기 위한 식각공정은 등방성 식각방법으로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  8. 제1항에 있어서,
    상기 (자)단계의 식각마스크패턴을 제거하기 위한 식각공정은 이방성 식각방법으로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  9. (가)반도체기판 상부에 패드산화막과 적어도 하나 이상의 물질층으로 이루어진 식각마스크막을 순차로 적층한 후, 상기 식각마스크막을 패터닝하여 상기 패드산화막 상부를 선택적으로 노출하는 식각마스크패턴을 형성하는 단계;
    (나)상기 노출된 패드산화막과 상기 식각마스크막패턴을 감싸는 산화막을 증착한 후, 상기 산화막에 대한 에치백 공정을 진행하여 상기 식각마스크패턴 측벽에 산화막 스페이서를 형성하고, 상기 산화막 스페이서에 의하여 노출된 패드산화막을 제거하여 상기 반도체기판의 상부면을 노출시키는 단계;
    (다)상기 노출된 반도체기판을 소정 깊이까지 식각하여 트렌치를 형성하는 단계;
    (라)상기 산화막 스페이서를 상기 식각마스크패턴 측벽 및 패드산화막 상부로부터 제거하는 단계;
    (마)상기 트렌치 측벽에 완충산화막을 형성하는 단계;
    (바)상기 완충산화막을 완전히 감싸며, 상기 패드산화막과 식각마스크패턴의 노출면을 감싸는 소정 두께의 질화물라이너를 증착하는 단계;
    (사)상기 완충산화막을 감싸는 질화물라이너를 스페이서로 변형시키는 식각공정을 진행하는 단계;
    (아)상기 스페이서를 감싸면서, 상기 트렌치 내부를 완전히 채우는 소자분리막을 형성하는 단계;
    (자)상기 식각마스크패턴의 일부 두께까지 평탄화하는 단계;
    (차)상기 평탄화된 식각마스크패턴을 제거하여 그 하부의 패드산화막의 상부면을 노출시키고, 그 측부의 소자분리막의 상부를 돌출시키는 식각공정을 진행하는 단계; 및
    (카)상기 노출된 패드산화막을 제거하여 그 하부의 반도체기판의 상부면을 노출시키면서, 상기 돌출된 소자분리막의 상부면을 상기 노출된 반도체기판의 상부면에 일치되도록 식각공정을 진행하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  10. 제9항에 있어서,
    상기 (가)단계의 식각마스크막은 질화막으로 이루어진 단층 구조로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  11. 제9항에 있어서,
    상기 (가)단계의 식각마스크막은 질화막과 산화막이 순차로 적층된 복층 구조로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  12. 제9항에 있어서,
    상기 (라)단계의 산화막스페이서는 등방성 식각방법으로 제거하는 것을 특징으로 하는 트렌치 소자분리 방법.
  13. 제9항에 있어서,
    상기 (바)단계의 질화물라이너는 300Å 이하의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  14. 제9항에 있어서,
    상기 (바)단계의 질화물라이너는 실리콘질화물로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  15. 제9항에 있어서,
    상기 (차)단계의 식각마스크패턴을 제거하기 위한 식각공정은 등방성 식각방법으로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  16. 제9항에 있어서,
    상기 (차)단계의 식각마스크패턴을 제거하기 위한 식각공정은 이방성 식각방법으로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
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