KR100200731B1 - 반도체 장치의 소자 분리막 형성방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 230000002265 prevention Effects 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000010030 laminating Methods 0.000 claims abstract description 3
- 239000011810 insulating material Substances 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003449 preventive effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
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Abstract
반도체 장치의 소자분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 단계, 활성 영역의 반도체 기판이 노출되도록 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 단계, 패턴들 측벽에 스페이서를 형성하는 단계, 패턴들 및 스페이서를 식각마스크로하여 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 단계, 트렌치를 완전히 매몰하도록 소자분리 물질을 채우는 단계, 식각 방지층 패턴의 표면이 노출될 때 까지 소자분리 물질을 식각하여 그 표면을 평탄화시키는 단계 및 패턴들을 제거하는 단계를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 트렌치의 측벽 프로파일을 개선할 수 있을 뿐만아니라 소자분리막의 가장자리 부분이 함몰되는 것을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 소자분리 특성을 향상시킬 수 있는 반도체 장치의 소자분리막 형성방법에 관한 것이다.
좁은 트렌치 소자분리막(Shallow Trench Isolation; 이하, STI라 칭함)을 형성하는데 있어서, 활성영역의 가장자리 부분의 프로파일(profile) (또는 소자분리막의 가장자리 프로파일)과 트렌치 측벽의 경사(slop)는 소자분리막의 분리 특성 및 소자의 전기적 특성에 직접적인 영향을 미친다.
활성영역의 가장자리 부분이 소자분리막에 의해 보호받지 못하고 노출되어 있거나 트렌치의 측벽 경사가 클 경우, 활성영역의 가장자리 부분에 전계가 집중되어 트랜지스터의 채널 폭이 줄수록 문턱 전압이 줄어드는 역 좁은 폭 효과(inverse narrow width effect)나 트랜지스터의 드레인 전류(Id) - 게이트 전압(Vg) 그래프 상에서 가장자리쪽의 트랜지스터가 먼저 턴-온되는 험프(hump) 현상 등이 유발된다.
도 1a 내지 도 1c는 종래의 반도체 장치의 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.
반도체 기판(10) 상에 패드 산화막 및 식각 방지층을 차례대로 적층한 후, 활성영역의 반도체 기판이 노출되도록 이들을 패터닝하여 패드 산화막 패턴(12) 및식각 방지층 패턴(14)을 형성하고, 이들 패턴을 식각마스크로하여 노출된 반도체 기판(10)을 식각함으로써 트렌치(1)를 형성한다. 이때, 트렌치(1)는 측벽 경사가 완만하지 못한 프로파일을 갖는다. 이어서, 상기 트렌치(1) 내부를 완전히 매몰시키도록 소자분리 물질(16)을 증착한다 (도 1a).
이어서, 식각 방지층 패턴(14)의 표면이 노출될 때 까지 상기 소자분리 물질을 식각함으로써 트렌치(도 1a의 도면부호 1)의 내부에 완전히 매몰되는 소자분리막(18)을 형성한 후 (도 1b), 패드 산화막 패턴 및 식각 방지층 패턴을 제거한다 (도 1c).
패드 산화막 패턴 및 식각 방지층 패턴을 제거할 때, 통상 소자분리막 (도 1b의 도면부호 18)의 일부분도 함께 식각되는데, 이러한 식각에 의해, 도 1c의 A부분과 같이 소자분리막의 가장자리 부분이 함몰되는 손상이 발생한다.
상기한 소자분리막의 함몰은 전술한 바와 같은 역 좁은 폭 효과 및/또는 험프 현상을 유발하기 때문에, 활성영역과 소자분리막 경계에서의 소자분리막의 함몰을 막기위한 기술과 트렌치의 측벽경사를 개선하기 위한 기술이 많이 개발되고 있다.
그 중 IBM에서 발명된 것은, 트렌치 식각 후 다결정실리콘을 트렌치의 측벽에 증착하고 이를 산화시켜, 소자분리 물질인 CVD(Chemical Vapor Deposition) 산화막이 각종 습식식각 공정을 거치면서 나타나는 함몰 현상에 대해 완충 역할을 하도록 하는 것이 있으나, 집적도 향상과 더불어 소자의 크기가 줄어들어 트렌치의 폭이 감소하게 되면, 다결정실리콘을 산화할 때 발생하는 부피팽창으로 인하여 소자분리 물질의 매몰이 불가능하게 된다는 단점이 있다.
또한, 트렌치의 측벽 경사를 줄이기 위하여 OKI사에서 발명된 것은, 트렌치 식각 후, RF 스퍼터를 실시하여 트렌치의 측벽을 물리적으로 식각함으로써 측벽경사를 개선하고자 했으나, 트렌치의 측벽에 결함(defect0을 발생시켜 소자분리막의 분리 특성의 저하가 염려된다.
본 발명의 목적은 활성영역과 소자분리막 경계에서의 소자분리막의 함몰을 방지하고 트렌지의 측벽경사를 완만하게 할 수 있는 반도체 장치의 소자분리막 형성방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 의한 반도체 장치의 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.
도 3a 내지 도 3j는 본 발명의 다른 실시예에 의한 반도체 장치의 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 반도체 장치의 소자분리막 형성방법은, 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 제1 단계; 활성 영역의 반도체 기판이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 제2 단계; 상기 패턴들 측벽에 스페이서를 형성하는 제3 단계; 상기 패턴들 및 스페이서를 식각마스크로하여 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 제4 단계; 상기 트렌치를 완전히 매몰하도록 소자분리 물질을 채우는 제5 단계; 상기 식각 방지층 패턴의 표면이 노출될 때 까지 상기 소자분리 물질을 식각하여 그 표면을 평탄화시키는 제6 단계; 및 상기 패턴들을 제거하는 제7 단계를 구비하는 것을 특징으로 한다.
이때, 상기 제4 단계 후, 상기 트렌치의 측벽을 산화하여 상기 트렌치의 측벽 프로파일을 개선하는 단계를 추가하는 것이 바람직하며, 상기 제6 단계의 식각은 화학 물리적 폴리슁 방식으로 진행하는 것이 바람직하다.
또한, 상기 스트레스 완충층 및 스페이서는 산화막으로 형성하고, 상기 식각 방지층은 질화막으로 형성하며, 상기 소자분리 물질로 산화막을 사용하는 것이 바람직하다.
상기 목적을 달성하기 위한, 본 발명의 다른 실시예에 의한 반도체 장치의 소자분리막 형성방법은, 또한, 반도체 기판 상에 패드층, 마스크층 및 버퍼층을 차례대로 적층하는 제1 단계; 비활성 영역 상에 적층되어 있는 상기 패드층, 마스크층 및 버퍼층을 차례대로 식각함으로써 트렌치 형성을 위한 창을 형성하는 제2 단계; 상기 창을 통해 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 제3 단계; 상기 트렌치의 내벽을 열산화시켜 스트레스 제거층을 형성하는 제4 단계; 그 측벽이 상기 창에 의해 노출된 상기 마스크층을 등방성식각으로 소정량 제거함으로써 활성 영역의 가장자리를 노출시키는 언더컷을 형성하는 제5 단계; 상기 버퍼층을 제거하는 제6 단계; 상기 제6 단계까지 행한 반도체 기판 전면에 상기 트렌치가 완전히 매몰하고 상기 마스크층을 덮을 정도의 두께로 절연물질층을 형성하는 제7 단계; 상기 마스크층이 노출될 때 까지 상기 절연물질층을 식각하는 제8 단계; 상기 마스크층을 제거하는 제9 단계; 상기 제9 단계까지 행한 반도체 기판 전면에 희생 산화막을 형성하는 제10 단계; 및 활성 영역의 반도체 기판 상에 형성되어 있는 절연물질들을 제거하는 제11 단계를 구비하는 것을 특징으로 한다.
이때, 상기 제8 단계에서 활성 영역의 반도체 기판 상에 남게되는 상기 절연물질층의 두께는 상기 제5 단계에서 형성되는 언더컷의 폭과 같거나 작은 것이 바람직하고, 상기 마스크층은 질화막으로 형성되고, 상기 버퍼층은 산화막으로 형성되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 의한 반도체 장치의 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.
먼저, 도 2a는 스트레스 완충층(32) 및 식각 방지층(34)을 형성하는 공정을 도시한 것으로서, 이는, 반도체 기판(30) 상에, 예컨대 산화막과 같은 물질층을 형성하여 상기 스트레스 완충층(32)을 형성하는 제1 단계 및 상기 스트레스 완충층(32) 상에, 예컨대 질화물과 같은 물질을 도포하여 상기 식각 방지층(34)을 형성하는 제2 단계로 진행한다.
도 2b는 스페이서(36)를 형성하는 공정을 도시한 것으로서, 이는, 활성영역의 반도체 기판이 노출되도록 상기 스트레스 완충층(도 2a의 도면부호 32) 및 식각 방지층(도 2b의 도면부호 34)를 패터닝함으로써 스트레스 완충층 패턴(33) 및 식각 방지층 패턴(35)을 형성하는 제1 단계, 상기 패턴들이 형성되어 있는 결과물 기판 전면에, 예컨대 산화물과 같은 스페이서 물질을 도포하여 스페이서 물질층(도시되지 않음, 이후의 공정에 의해 스페이서(36)가 됨)을 형성하는 제2 단계 및 상기 스페이서 물질층을 이방성식각함으로써 상기 패턴들의 측벽에 스페이서(36)를 형성하는 제3 단계로 진행한다.
도 2c도는 트렌치(3)를 형성하는 공정을 도시한 것으로서, 이는, 상기 스페이서(36) 및 식각 방지층 패턴(35)을 식각마스크로하여 노출된 반도체 기판(10)을 식각함으로써 상기 트렌치(3)를 형성하는 단계로 진행한다. 이때, 상기 트렌치(3)의 측벽은 상기 스페이서(36)의 측벽 경사에 영향을 받아 자연적으로 완만하게 된다.
도 2d는 트렌치 (도 2c의 도면부호 3)의 측벽을 산화하여 측벽 산화막(38)을 형성한 후의 단면도이다. 이때, 상기 측벽 산화막(38)은 트렌치의 측벽의 프로파일을 개선하기 위한 목적으로 형성한다.
도 2e는 상기한 도 2d까지 진행한 결과물 기판 전면에, 상기 트렌치를 완전히 매몰시키도록, 예컨대 CVD 산화막과 같은 소자분리 물질을 증착하여 소자분리 물질층(40)을 형성한 후의 단면도이다.
상기 도 2e에 표시된 점선(B-B')은 이후의 공정에 의해 소자분리 물질층이 최종적으로 식각되는 위치를 표시한 것이다.
도 2f는, 예컨대 화학 물리적 폴리슁(CMP)과 같은 식각공정을 이용하여 상기 소자분리 물질층(도 2e의 도면부호 40)을 식각함으로써 그 표면이 평탄화된 소자분리 물질층(42)을 형성한 후의 단면도이다. 이때, 상기 식각공정은 도 2e에 표시된 점선까지 행한다.
도 2g는 상기 스트레스 완충층 패턴(도 2f의 도면부호 33) 및 식각 방지층 패턴(도 2f의 도면부호 35)을 제거한 후의 소자분리막(44)을 도시한 단면도이다. 이때, 트렌치의 가장자리와 활성영역 사이는 상기 스페이서(도 2f의 도면부호 36)의 폭 만큼 띄어져있기 때문에 (즉, 활성영역의 가장자리 부분은 상기 스페이서의 폭 만큼 덮혀져 있기 때문에), 스트레스 완충층 패턴 및 식각 방지층 패턴을 제거할 때 소자분리막의 가장자리 부분이 함몰되어 활성영역의 가장자리가 노출되는 현상이 발생하지 않는다.
도 3a 내지 도 3j는 본 발명의 다른 실시예에 의한 반도체 장치의 소자분리막 형성방법을 공정순서대로 설명하기 위해 도시한 단면도들이다.
먼저, 도 3a는 패드층(52), 마스크층(54) 및 버퍼층(56)을 차례대로 형성하는 공정을 도시한 것으로서, 이는, 반도체 기판(50) 상에, 예컨대 열산화막을 100Å 정도의 두께로 형성하여 패드층(52)를 형성하는 제1 단계, 상기 패드층(52) 상에, 예컨대 질화물을 2,000Å 정도의 두께로 형성하여 마스크층(54)을 형성하는 제2 단계 및 상기 마스크층(54) 상에, 예컨대 산화막을 3,000Å 정도의 두께로 형성하여 트렌치 형성을 위한 식각 공정 시 상기 마스크층(54)이 식각되는 것을 방지하기 위한 버퍼층(56)을 형성하는 제3 단계로 진행한다.
도 3b는 트렌치 창(58)을 형성하는 공정을 도시한 것으로서, 이는, 비활성 영역, 즉 소자분리막이 형성될 영역에 적층되어 있는 상기 버퍼층(56), 마스크층(54) 및 패드층(52)을 차례대로 식각하여 상기 비활성 영역의 반도체 기판을 노출시키는 모양의 트렌치 창(58)을 형성하는 단계로 진행한다.
도 3c는 트렌치(60)를 형성하는 공정을 도시한 것으로서, 이는, 상기 트렌치 창(도 3b의 도면부호 58)을 통해 노출된 반도체 기판을, 예컨대 0.4㎛ ∼ 0.7㎛ 정도의 깊이로 식각하여 상기 트렌치(60)를 형성하는 단계로 진행한다. 이때, 상기 버퍼층(56)은 상기 식각에 대해 마스크층(54)을 보호하는 역할을 하며, 상기 식각 공정시 반도체 기판과 함께 어느 정도 식각되어 500Å ∼ 1,000Å 정도의 두께만 남게된다.
도 3d는 상기 트렌치(60)의 내벽을 열산화시켜, 에컨대 240Å 정도 두께의 스트레스 제거층(62)를 형성한 후의 단면도이다. 이때, 상기 스트레스 제거층(62)은 트렌치(60) 형성을 위해 반도체 기판을 식각할 때 발생하는 트렌치 표면의 스트레스를 제거하기 위하여 형성한다.
도 3e는 등방성 식각으로 그 측벽이 노출된 상기 마스크층(54)을 소정량 제거함으로써 활성 영역의 가장자리부를 노출시키는 언더컷(64)을 형성한 후의 단면도이다. 이때, 상기 활성 영역의 도 3b에서 언급한 비활성 영역이 아닌 영역을 의미한다.
도 3f는 상기 마스크층(54) 상에 적층되어 있던 버퍼층(도 3e의 도면부호 56)을 제거한 후의 단면도이다.
도 3g는 상기 버퍼층이 제거되어 있는 결과물 기판 전면에, 예컨대 산화물과 같은 물질을 상기 트렌치(60)를 완전히 매몰하고 상기 마스크층(54)을 덮을 정도의 두께로 도포하여 절연물질층(66)을 형성한 후의 단면도이다. 이때, 상기 산화막(66)은 소자간의 절연을 위해 이용된다.
도 3h는 화학 물리적 폴리슁(Chemical and Mechanical Polishing; CMP) 또는 통상의 평탄화 공정을 이용하여 상기 마스크층(54) 상에 적층된 상기 절연물질층을 제거한 후의 단면도이다. 이때, 평탄화된 절연물질층(66a)의 활성 영역에서의 두께(a)는 도 3e에서 형성된 언더컷(64)의 폭(b) 보다 작아야 한다. 즉, a ≤ b이어야 한다. 본 실시예에서는 상기 평탄화된 절연물질층(66a)의 활성 영역에서의 두께를 500Å 이상이 되도록 식각한다.
도 3i는 마스크층(도 3h의 도면부호 54)을 제거한 후의 단면도이다.
도 3j는 마스크층이 제거된 결과물 기판 전면에 희생산화막 (도시되지 않음)을 형성한 후, 등방성식각으로 상기 a 두께 만큼 절연물질들을 제거함으로써 최종적으로 소자분리막(68)을 형성한 후의 단면도이다. 상기 절연물질들에는 희생산화막 및 평탄화된 절연물질층등이 포함된다.
이때, 상기 절연물질들을 제거하여 최종적으로 소자분리막(68)을 형성하는 공정시, 활성 영역의 가장자리 부분은 평탄화된 절연물질층(도 3i의 도면부호 66a)에 의해 보호되므로 종래와 같이 함몰 부분이 발생하지 않는다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 장치의 소자분리막 형성방법에 의하면, 트렌치의 측벽 프로파일을 개선할 수 있을 뿐만아니라 소자분리막의 가장자리 부분이 함몰되는 것을 방지할 수 있다.
Claims (7)
- 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 제1 단계;활성 영역의 반도체 기판이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 제2 단계;상기 패턴들 측벽에 스페이서를 형성하는 제3 단계;상기 패턴들 및 스페이서를 식각마스크로하여 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 제4 단계;상기 트렌치를 완전히 매몰하도록 소자분리 물질을 채우는 제5 단계;상기 식각 방지층 패턴의 표면이 노출될 때 까지 상기 소자분리 물질을 식각하여 그 표면을 평탄화시키는 제6 단계; 및상기 패턴들을 제거하는 제7 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 제1항에 있어서,상기 제4 단계 후, 상기 트렌치의 측벽을 산화하여 상기 트렌치의 측벽 프로파일을 개선하는 단계를 추가하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 제1항에 있어서,상기 제6 단계의 식각은 화학 물리적 폴리슁 방식으로 진행하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 제1항에 있어서,상기 스트레스 완충층 및 스페이서는 산화막으로 형성하고, 상기 식각 방지층은 질화막으로 형성하며, 상기 소자분리 물질로 산화막을 사용하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 반도체 기판 상에 패드층, 마스크층 및 버퍼층을 차례대로 적층하는 제1 단계;비활성 영역 상에 적층되어 있는 상기 패드층, 마스크층 및 버퍼층을 차례대로 식각함으로써 트렌치 형성을 위한 창을 형성하는 제2 단계;상기 창을 통해 노출된 반도체 기판을 식각함으로써 트렌치를 형성하는 제3 단계;상기 트렌치의 내벽을 열산화시켜 스트레스 제거층을 형성하는 제4 단계;그 측벽이 상기 창에 의해 노출된 상기 마스크층을 등방성식각으로 소정량 제거함으로써 활성 영역의 가장자리를 노출시키는 언더컷을 형성하는 제5 단계;상기 버퍼층을 제거하는 제6 단계;상기 제6 단계까지 행한 반도체 기판 전면에 상기 트렌치가 완전히 매몰하고 상기 마스크층을 덮을 정도의 두께로 절연물질층을 형성하는 제7 단계;상기 마스크층이 노출될 때 까지 상기 절연물질층을 식각하는 제8 단계;상기 마스크층을 제거하는 제9 단계;상기 제9 단계까지 행한 반도체 기판 전면에 희생 산화막을 형성하는 제10 단계; 및활성 영역의 반도체 기판 상에 형성되어 있는 절연물질들을 제거하는 제11 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 제5항에 있어서,상기 제8 단계에서 활성 영역의 반도체 기판 상에 남게되는 상기 절연물질층의 두께는 상기 제5 단계에서 형성되는 언더컷의 폭과 같거나 작은 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
- 제5항에 있어서,상기 마스크층은 질화막으로 형성되고, 상기 버퍼층은 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044129A KR100200731B1 (ko) | 1996-10-05 | 1996-10-05 | 반도체 장치의 소자 분리막 형성방법 |
| JP9184057A JPH10116893A (ja) | 1996-10-05 | 1997-07-09 | 半導体装置及び素子分離膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044129A KR100200731B1 (ko) | 1996-10-05 | 1996-10-05 | 반도체 장치의 소자 분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980025838A KR19980025838A (ko) | 1998-07-15 |
| KR100200731B1 true KR100200731B1 (ko) | 1999-06-15 |
Family
ID=19476336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960044129A KR100200731B1 (ko) | 1996-10-05 | 1996-10-05 | 반도체 장치의 소자 분리막 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10116893A (ko) |
| KR (1) | KR100200731B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980051524A (ko) * | 1996-12-23 | 1998-09-15 | 김영환 | 반도체소자의 소자분리막 제조방법 |
| KR100464388B1 (ko) * | 1997-07-15 | 2005-02-28 | 삼성전자주식회사 | 반도체장치의트렌치소자분리형성방법 |
| US7655524B2 (en) | 2005-12-26 | 2010-02-02 | Dongbu Hitek Co., Ltd. | Method for manufacturing isolation layer having barrier layer formed thereon |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475049B1 (ko) * | 1998-09-24 | 2005-06-17 | 삼성전자주식회사 | 박막의질화물라이너를갖는트렌치소자분리방법 |
| US6365946B1 (en) * | 1999-05-13 | 2002-04-02 | Stmicroelectronics, Inc. | Integrated-circuit isolation structure and method for forming the same |
| KR100325609B1 (ko) * | 1999-06-02 | 2002-02-25 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
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| KR20010038753A (ko) * | 1999-10-27 | 2001-05-15 | 박종섭 | 반도체 장치의 분리구조 제조방법 |
| KR100470196B1 (ko) * | 2002-05-15 | 2005-02-05 | 동부전자 주식회사 | 디벗 발생을 방지시키는 에스.티.아이 형성 방법 |
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| CN115295570B (zh) * | 2022-09-26 | 2022-12-30 | 合肥晶合集成电路股份有限公司 | Cmos图像传感器的制作方法 |
-
1996
- 1996-10-05 KR KR1019960044129A patent/KR100200731B1/ko not_active IP Right Cessation
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1997
- 1997-07-09 JP JP9184057A patent/JPH10116893A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19980025838A (ko) | 1998-07-15 |
| JPH10116893A (ja) | 1998-05-06 |
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