JPH0837232A - 殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置 - Google Patents

殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置

Info

Publication number
JPH0837232A
JPH0837232A JP7091248A JP9124895A JPH0837232A JP H0837232 A JPH0837232 A JP H0837232A JP 7091248 A JP7091248 A JP 7091248A JP 9124895 A JP9124895 A JP 9124895A JP H0837232 A JPH0837232 A JP H0837232A
Authority
JP
Japan
Prior art keywords
substrate
oxide
layer
region
isomorphic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7091248A
Other languages
English (en)
Inventor
Maryse Paoli
パオリ マリセ
Pierre Brouquet
ブルケ ピエール
Michel Haond
アオンド ミシェル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Orange SA
France Telecom R&D SA
Original Assignee
France Telecom SA
Centre National dEtudes des Telecommunications CNET
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by France Telecom SA, Centre National dEtudes des Telecommunications CNET filed Critical France Telecom SA
Publication of JPH0837232A publication Critical patent/JPH0837232A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 半導体装置の活性領域の両側に溝を設け、そ
れを絶縁材料で充填することによって優れたアイソレー
ションを提供し、しかも表面の平坦性を保証する。 【構成】 活性領域を形成する予定の領域の両側に平坦
で浅い溝を設け、その溝を少くとも一つの同形と呼ばれ
る酸化物の層を持つ絶縁材料で充填する。その絶縁材料
は上記領域の両側に装置の平坦な上の表面上に突起を持
っており、その突起の高さは１００ｎｍを越えない。そ
の絶縁材料は平坦化の酸化物層も含むことができる。 【効果】 電気的絶縁性に優れ、しかも表面平坦なアイ
ソレーションを得ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は浅い溝による半導体基板
の活性領域の横方向の絶縁に関する。
【０００２】
【従来の技術】マイクロエレクトロニックスの分野にお
ける寸法の低下および密度の上昇の枠の中で、横方向の
絶縁技術は変化している。技術者は既にＬＯＣＯＳの名
で知られている局所酸化に基づく技術を知っている。そ
のような技術では、絶縁構造物を形成するための開口の
中で熱酸化物の成長を行なう。しかしながら、技術者は
そのような構造物が絶縁領域の拡大を惹き起こす、「鳥
の嘴」と呼ばれる形に従って横方向に拡がる。沢山の技
術的な操作の代価を払って、今日では、鳥の嘴の長さを
低下させるに至っている。しかしながら、この技術は、
狭い開口の中での絶縁酸化物の薄層化の故に、現在では
乗り越えられないことが判っている限界を持っている。
【０００３】その上、技術者は浅い溝を絶縁材料で満た
すことから成る他の一つの絶縁技術を知っている。その
ような技術は技術者によって普通に英語で“ＢＯＸ”あ
るいは“Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎ（ＳＴＩ）”と呼ばれている。何年も前から沢山
の研究および出版物の対象をなしてきたこの技術は、そ
の技術的な複雑さの故に、非常に限られた発展しかしな
かった。
【０００４】
【発明が解決しようとする問題点】本発明の目的は、特
に大きな幅の絶縁溝の所で、その方法によって最終的に
得られる装置の上の表面の満足できる平坦性を完全に保
証しながら、より容易に実施することができる横の溝に
よる活性領域の絶縁方法を提供することである。
【０００５】本発明の目的は、さらに、特に０．４μｍ
のオーダの、あるいはそれよりも小さくさえもある、深
さ／幅比が１よりも大きくなることができる、特に狭い
溝の場合に、優れた電気的絶縁および優れた溝の充填を
保証する、横の溝による半導体基板の活性領域の絶縁を
提供することである。
【０００６】
【問題点を解決するための手段】本発明による、横の溝
による半導体基板の活性領域の絶縁方法の一般的な特徴
によれば、 ａ） 後に活性領域を形成する予定の、基板の予め定め
られた領域に対して横に設けられた溝を半導体基板の中
に作り、 ｂ） それらの溝の中であって、基板の予め定めらた上
記領域の上に、少くとも一つの同形と呼ばれる絶縁酸化
物の層を設け、 ｃ） 工程ｂ）で形成された半導体ブロックの濃密化の
再焼成を行ない、 ｄ） 基板の予め定められた各領域の両側に、または隣
接する基板の予め定められた各領域群の両側に、同形の
酸化物の突き出た領域を残すように再焼成された半導体
ブロックの部分的な選択エッチングを行ない、 ｅ） 同形の酸化物の突き出た領域の高さを選択された
残留凹凸の高さ以下に減少させるように、工程ｄ）で形
成された半導体ブロックの同形の酸化物の層の部分的な
機械的化学的研磨を行ない、 ｆ） 工程ｅ）で形成された半導体ブロックの上で行な
われる、腐蝕終了検出を含む化学的エッチング、例えば
プラズマ・エッチングで基板の予め定められた領域を露
出させる。
【０００７】本発明の一つの実施の態様によれば、工程
ａ）において、後に活性領域を形成する予定の基板の予
め定められた領域の設定がマスクの作成を含んでおり、
一方突き出た領域のうちのいくつかの作成が基板の予め
定められた領域設定のマスクのネガティブに対応する対
向マスクから出発して行なわれる。しかしながら、突き
出たいくつかの他の領域の作成は活性領域の設定マスク
のネガティブに対して拡大された対向マスクから出発し
て行なわれることができる。互に隣接し、狭い溝によっ
て分離されている活性領域が存在するときに特にそうで
ある。
【０００８】その方法の一つの実施の態様によれば、工
程ａ）において、溝の作成に先立って、保護の酸化物ま
たは酸窒化物の１次の絶縁層の上に補助の層の付着を行
ない、腐蝕終了検出は成可くエッチング操作のための停
止層として作用する補助の層で行なわれる。
【０００９】機械的化学的研磨の後減少させられた同形
の酸化物の突き出た領域を越えてはならない残留凹凸の
高さは、特に、基板の中に植え込まれる半導体構成要素
の作成までにはいってくる後の写真蝕刻工程を乱さない
ように選ばれる。１００ｎｍの残留高さが受け入れるこ
とができる限界であることが観察された。
【００１０】本発明は一般に同形の酸化物の使用を予想
しているけれども、工程ｂ）において、溝の中であって
基板の上記予め定められた領域の上に、同形の絶縁酸化
物の二つの層の間に設けられた、平坦化と呼ばれる絶縁
酸化物の層を有する堆積を設けるのが特に有利であるこ
とがわかった。そのとき、本発明による方法の部分的な
機械的化学的研磨が工程ｄ）で形成された半導体ブロッ
クの同形の酸化物の上の層の上で行なわれる。
【００１１】同形の酸化物および平坦化の酸化物の使用
は、典型的に１よりも大きいかまたはそれに等しい深さ
／幅比を有する小さな窪みを一層容易に充填することを
可能にする。そのうえ、この二つの酸化物、特に平坦化
の酸化物の使用は半導体基板の上の対向マスクのアライ
ンメントに対する一つの許容を可能にし、このことは活
性領域の両側の後の亀裂の形成を避けることを可能にす
る。そのような亀裂の形成は最終的な半導体構成要素の
中で漏洩電流を惹き起すだろう。
【００１２】本発明はまた、半導体基板の中に、上の表
面の所で露出させられ、同形と呼ばれる絶縁酸化物の少
くとも一つの層を有する絶縁材料を含む横の溝の間にあ
る、活性領域を後に形成するための、少くとも一つの基
板の予め定められた領域を含んでおり、その絶縁材料は
基板の露出させられた上記予め定められた領域の両側に
装置の平らな上の表面の上の突起を形成しており、その
突起の高さは有利には１００ｎｍ以下である。
【００１３】本発明の一つの好ましい実施の態様によれ
ば、その絶縁材料は平坦化の酸化物の層が上に乗ってい
る、すぐ下にある少くとも一つの同形の酸化物の層を含
んでいる。
【００１４】その絶縁材料はまた、同形の二つの層の間
に設けられた一つの平坦化の酸化物の層の堆積を含むこ
とができる。
【００１５】本発明のその他の利点および特徴は本発明
の実施の態様の詳細な記載および付図を見れば明らかと
なるであろうが、決してそれらに限定するものではな
い。
【００１６】
【実施例】図１ａから１ｈまでに示されているように、
本発明による方法の実施の態様はまず、シリコン、砒化
ガリウム、または絶縁物上シリコン（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）型であることができる半導
体基板１上の、二酸化シリコンＳｉＯ２またはシリコン
の窒酸化物のような、１次の酸化物層２の形成を含んで
いる。この１次の層の形成は成長または付着によって行
なわれることができ、その機能の一つは基板１の保護を
作ることである。
【００１７】この１次の酸化物層２の上には、例えば多
結晶または非晶質のシリコンあるいは窒化シリコン（Ｓ
ｉ３Ｎ４）から成る、補助の層３が設けられている。以
下により詳しく見るように、この補助の層３は、腐蝕終
了検出を含む、上の層の化学的エッチング操作の停止層
として有利に役立つだろう。その厚みは５０と２００ｎ
ｍの間にあり、典型的には１００ｎｍである。
【００１８】その上、１次の酸化物層２がこの補助の層
３のエッチングのための停止層の役を果すことも後に見
るだろう。１次の酸化物層の厚みは停止層の機能を果す
のに十分でなければならず、エッチング操作を妨げない
ために余り大きくてもいけない。適当な厚みは５ｎｍと
５０ｎｍの間にある。
【００１９】次の工程は、最終的な半導体構成要素の活
性領域を後に形成することを予定されている、基板の予
め定められた領域を設定することからなる。このような
設定工程は、古典的に、樹脂４の付着を含んでおり、そ
れを活性領域設定マスクを通して露光し、最終的に図１
ｂに示された構造となるように現象する。その基板は、
ついで、樹脂４の両側でエッチングされ、後その樹脂は
除去される。その半導体ブロックの上に、基板１と将来
の絶縁溝７の間に優れた界面を作ることを可能にする層
５を得、かつ不純物に対して基板１を保護するように、
二酸化シリコンのような、付加の酸化物層を成長させ
る。この製造段階で得られる構造が図１ｃに示されてい
る。後に半導体構成要素の活性領域を形成することを予
定されている基板の予め定められた領域は引用番号６で
示されており、１次の酸化物層２および補助の層３がそ
の上に乗っている。溝７はこのようにして領域６の両側
に作られ、付加の二酸化シリコン層５で覆れている。
【００２０】ここで、これらの溝７について、横方向の
寸法または幅Ｌおよび深さＰが定義される。半導体材料
の１枚のペレットの上に、単数または複数の半導体構成
要素の活性領域を後に形成する予定の、複数の予め定め
られた領域が設けられる。これらの将来の活性領域の幾
何学的な配列は非常に多様であることができる。図１ｃ
に示されているように、幅広い絶縁溝によって他の活性
領域から絶縁または分離された領域が取り扱われること
も、あるいはまた、図２ａに示されているように、幅が
場合によって多少とも狭いことができる溝１０７によっ
て互に分離された活性領域１０６の群が取り扱われるこ
とができる。
【００２１】本発明による製造方法の次の工程は、溝７
（図１ｄ）の中であって基板の予め定められた領域（ま
たは将来の活性領域）の上に絶縁材料を付着させること
にある。一般にこの絶縁材料の付着は、例えば古典的な
ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を使って、「同形」と呼ばれる酸化物の層の
みの付着から成ることができるけれども、特に狭い幅の
溝をより満足できるように充填するために、同形の絶縁
酸化物の二つの層８と１０の間に設けられた「平滑化」
と呼ばれる第１の絶縁酸化物を有する絶縁堆積を付着さ
せるのが好ましいと判断された。
【００２２】一般に、技術者は、同形の酸化物（“ｃｏ
ｎｆｏｒｍａｌ ｏｘｉｄｅ”）はそれが置かれている
基板の凹凸とぴたりと合い、他方遙に高い流動性を持っ
ている平坦化の酸化物（“ｐｌａｎａｒｉｚｉｎｇ ｏ
ｘｉｄｅ”）は特に小さな窪みをより容易に塞ぐことを
可能にすることを知っている。それらの２種類の酸化物
の間のこの差はその表面の移動性でも分析でき、特に図
３ａおよび３ｂに示されている。
【００２３】図３ａに、溝で取り囲まれ、同形の酸化物
層８で覆れた基板の予め定められた領域６を示した。同
形の酸化物について殆んどゼロである表面の移動性は、
活性領域６の腹によって形成される段の脚部における酸
化物の層の厚みｅｐがその段の頂上における同じ層８の
厚みｅｔに実質上等しいか、あるいはそれよりも小さく
さえもあるようなものである。その酸化物が小さな幅の
溝を満すために使用されるときは、このことはこの同形
の酸化物の内部の空洞（“ｖｏｉｄｓ”）に導くことが
あり得る。
【００２４】それに反して、同じ活性領域６が平坦化の
酸化物層９で覆れた図３ｂに示されているように、その
層が活性領域の頂上で測られる層の厚みｅｔを遠方で再
び見出すように活性領域の両側になだらかな傾斜を作っ
て伸びていることが見られる。活性領域の腹と層の厚み
が再び価ｅｔとなる場所の間の距離をＬｐと書けば、１
よりも大きい比Ｌｐ／ｅｔが得られる。そのうえ、活性
領域の両側のなだらかな傾斜の故に、平坦化の酸化物を
使って活性領域の上の表面よりも大きい、殆んど平らな
酸化物層の上の表面が得られる。このことは、以下によ
り詳細に説明するように、対向マスクの使用で利点を持
っている。対向マスク、“Ｐｌａｎａｒ２００”の名称
で英国の会社ＥＬＥＣＴＲＯＴＥＣＨによって商品化さ
れている機械によって供給される平坦化の酸化物を使用
することができる。そのとき、そのような平坦化の酸化
物を使って１０のオーダの比Ｌｐ／ｅｔが得られる。
【００２５】堆積の内部での平坦化の酸化物と同形の酸
化物の間の区別は、他の領域から分離されている、ある
いは比較的離れてさえもいる活性領域の所で堆積構造物
を割り、ついで堆積のいろいろの層の選択腐蝕を可能に
する、技術者にはよく知られている化学溶液、例えば弗
酸をベースとする溶液を使って化学的に現象し、最後
に、段の脚部と頂上においていろいろな層のそれぞれの
厚さを測定するように、走査型顕微鏡を使って観察する
ことによって行なわれることができる。
【００２６】同形の酸化物の使用だけでは、０．４μｍ
のオーダのまたはそれよりも小さくさえもある、１に近
いＰ／Ｌ比を持った、小さな幅の溝の場合に、絶縁溝の
中の空洞の形成に導くのに反して、同形の第１の酸化物
層の上の平坦化の酸化物の使用はこれらの小さな空洞を
完全に充填することを可能にする。
【００２７】そのうえ、幅が有利には半導体のペレット
全体の上に形成された溝の最小の幅の１／４と１／３の
間にある、成可く１／３であるこの第１の同形の酸化物
の層８は求めている電気的絶縁機能を事実上完全に実現
する。
【００２８】第２の同形の酸化物の層は、それについて
は、幅広い溝の中に付着させられ平坦化の酸化物の付着
の後その大きな表面上の酸化物のクリープに起因する勾
配を持っている堆積の上の表面のレベルを殆んど元に戻
すことを可能にする。
【００２９】同形と平坦化のこれらの二つの酸化物は同
じ種類のものであり、例えば二酸化シリコンであること
ができる。平坦化の酸化物が例えば成可く会社ＥＬＥＣ
ＴＲＯＴＥＣＨの機械Ｐｌａｎａｒ ２００から付着さ
せられるのに反して、同形の酸化物は古典的なＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法によって付着させられることができる。
【００３０】平坦化の酸化物層の厚みは、そのペレット
の上に存在する最小幅の溝が完全に、すなわち２０ｎｍ
以下の凹凸の変化をもって満されるように選ばれる。１
００ｎｍと２００ｎｍの間にある平坦化の酸化物層の厚
みが０．４μｍ付近の幅Ｌの溝にとって十分であると判
断された。
【００３１】第２の同形の酸化物の層１０の厚みは停止
層３の厚みと溝の深さの和よりも大きな厚みを持ってい
る。層１のこの厚みは上記和よりも１０％だけ大きいよ
うに選ばれた。このことは後のエッチング過程のばらつ
きをカバーする。
【００３２】この方法の後の工程は、このようにして形
成された半導体ブロックで少くとも９００℃に等しい温
度で濃密化の再焼成を行なうことにある。技術者にはよ
く知られているこのような濃密化の再焼成は特に付着さ
せられた酸化物の層を均一化することを可能にし、この
ことは後のエッチング操作にとって有利である。そのう
え、このような濃密化の再焼成は単数または複数の最終
の半導体構成要素にとって満足できる電気的絶縁の結果
を得るのに十分であるけれども、その濃密化の再焼成を
１０５０℃のオーダの温度で行なうのが好ましいことが
わかった。それは単数または複数の電気的絶縁の結果の
再適化に導く。
【００３３】図１ｅから１ｉは図１ｄに示された半導体
ブロックの平坦化の工程全体を表わす。
【００３４】この平坦化工程は、基板の定められた各領
域の両側に同形の酸化物の突き出た領域１３を残すよう
に、図１ｄに示された半導体ブロックの部分的に選択エ
ッチングし、ついで同形の酸化物の突き出た領域１３の
高さを選択された残留凹凸の高さ以下に低下させるよう
に、このようにエッチングされた半導体ブロックの同形
の酸化物の上の層を部分的に機械的化学的に研磨し、つ
いで機械的化学的に研磨された半導体ブロックの上で行
なわれる、腐蝕終了検出を含む化学的エッチングで対応
する基板の予め定められた領域６を露出させることを含
んでいる。
【００３５】この平坦化工程は、好ましい場合には、同
形の酸化物−平坦化の酸化物−同形の酸化物の絶縁堆積
で記載される。しかしながら、それは勿論選択された厚
みの同形の酸化物の層のみの一般的な場合にも適用さ
れ、以下に記載される部分的な機械的化学的研磨の利点
もまた一般的な場合に当てはまる。
【００３６】突き出た領域１３の設定は活性領域６の設
定マスクのネガティブに対応する対向マスクを使って行
なわれる。この対向マスクの使用は第２の同形の酸化物
の層１０の上の表面上に付着させられた樹脂１１を使用
する、古典的な写真蝕刻工程の一部をなす。対向マスク
を通しての露光および樹脂の現象の後で、それは活性領
域６の延長部に窪み１２を持っている（図１ｅ）。
【００３７】ここで、平坦化の酸化物と同型の酸化物の
組合せの使用が、活性領域６の上にある、第２の同形の
酸化物の層の上の表面の上に、平坦で、アラインメント
の許容を考慮して、基板の活性領域の縁との対向マスク
の正確なアラインメントを可能にするのに十分な表面の
一部を得ることを可能にすることに注意することは適切
である。そのようにして、余りに狭い表面の１部の上で
行なわれる対向マスクを使った露光の後で行なわれる化
学的エッチングの結果であり得よう、基板の活性領域６
の両側の小さな空洞の後の形成を避ける。
【００３８】ついで、補助の層３の厚みと溝の深さＰの
和に等しい酸化物の厚みを除去するように、固定の時間
同形の酸化物の層１０のエッチングを行なう。その時樹
脂１１は除去され、図１ｆに示される構造が得られる。
このようにして形成されたブロックの上の窪み２０は横
方向に突き出た尖端１３の急峻な壁によって限られる。
その窪みの下の壁は尖端１３よりも外側にあるブロック
の上の表面と実質上同じレベルにある。それらの尖端１
３は０．５μｍと１μｍの間にある、典型的には０．５
μｍの脚部における幅を持ち、脚部において比較的狭
い。
【００３９】その時、突き出た尖端１３をおだやかにす
るように、図１ｆに示されている半導体ブロックの部分
的な機械的化学的研磨を行なう。換言すれば、機械的化
学的研磨は突起１４の残留凹凸の高さが典型的に１００
ｎｍ以下であるような期間行なわれる。１００ｎｍのこ
の上の限界は、最終的な構成要素を得る目的で、本発明
による方法によって最終的に得られる装置（図１ｉ）の
上で行なわれる写真蝕刻の後の工程で問題を避けるため
に選ばれた。
【００４０】この部分的な、すなわち残留突起を残す期
間中行なわれる機械的化学的研磨は、突き出た領域の両
側にある大きな絶縁領域の本質的に化学的な腐蝕を全く
避けながら、突き出た領域の本質的に機械的な研磨を行
なうという利点を提供する。そのようにしてこれらの大
きな領域を化学的に掘ることを避ける。それは、そうし
て、本発明による方法によって最終的に得られ、図１ｉ
に示された半導体装置の平らな上の表面における窪みと
なることがあり得るだろう。そのうえ、本発明による方
法は、実施するのが特に微妙な工程である機械的化学的
研磨のほどほどの使用を可能にする。実際、２０ｎｍの
残留凹凸の高さまでおだやかにされた突起を得ることが
可能であることがわかった。
【００４１】それに続く工程は、腐蝕終了検出を含む、
化学的エッチング、成可くプラズマ・エッチングを行な
うことにある。この腐蝕終了検出は停止層３で行なわれ
る。このため、この停止層３はプラズマ・エッチングに
抵抗できなければならず、したがって、この停止層を構
成している材料のエッチング速度に対する二酸化シリコ
ンの付加的な層５のエッチング速度の比が少くとも１０
以上であるような材料で構成されなければならない。
【００４２】停止層３は、ついで、ＲＩＥ（反応性イオ
ン・エッチング）エッチングのようなエッチングによっ
て除去され、ついで図１ｉに示されている最終装置を得
るように、基板の予め定められた領域６の脱酸を行な
う。装置Ｄは、したがって、上の表面の所で露出させら
れた、後に、例えばイオン打込みの後に、半導体構成要
素の将来の活性領域を形成する基板の予め定められた領
域６を含んでいる。この将来の活性領域６は、この場合
には、同形の酸化物８−平坦化の酸化物９−同形の酸化
物１０の堆積を含んでいる溝７によって基板の他の活性
領域から絶縁されている。そのほか、溝の絶縁材料は基
板の露出させられた予め定められた領域の両側に装置Ｄ
の平らな上の表面の上に突起１６を形成している。この
突起の高さは１００ｎｍ以下であり、それは場合によっ
てある後に写真蝕刻工程を邪魔しないだろう。
【００４３】以上記載された本発明による方法の実施の
態様は特に他の活性領域から絶縁された、あるいは比較
的離れてさえもいる活性領域のためのものである。それ
にも拘らず、半導体基板の一つの同じペレットの上に、
いろいろな幾何学的な形状を有する活性領域、および特
に例えば０．５μｍの幅Ｌを持った狭い溝１０７によっ
て互に分離された活性領域１０６（図２ａ）のいろいろ
な配列が共存することができる。図２ａから２ｆまで
は、特にそのような隣接する活性領域に適用することが
できる、本発明による方法の実施の一つの変形を表わ
す。これらの図において図１ａから１ｉまでに示された
要素に類似するか、または類似する機能を持っている要
素はそれらの図でそれらにつけられている引用番号に１
００を加えた引用番号をつけられている。図１ａから１
ｉまでの全体と図２ａから２ｆまでの全体の間の相異だ
けがここで記載される。
【００４４】同形の酸化物の上の層１１０（図２ｂ）で
測定される、狭い溝１０７の充填の結果生じる凹凸の変
化が２０ｎｍのオーダの予め定められた限界以下である
ことがわかったときは、それらの狭い溝は完全に満され
たと考える。その場合には、それらの狭い溝の各々につ
いて個々に対向マスクを使用する操作を行なう必要はな
い。対向マスクは、そのとき、そのような狭い溝によっ
て分離される将来の活性領域１０６の群の両側に突き出
た尖端１１３を発生させるように、活性領域設定マスク
に対して拡げられる。図２ｃでは、簡単のために、それ
らの突き出た尖端１１３の一方のみを示した。
【００４５】その方法のその後の工程は同じであり、図
２ｆに示された装置Ｄの最終的な構造となって終る。そ
こでは、狭い溝１０７において、第２の同形の酸化物の
層は完全に除去されており、平坦化の酸化物の層１０９
の下にある同形の酸化物の層１０８だけが残っている。
【図面の簡単な説明】
【図１】本発明による方法の１実施の態様を表わす図。
【図２】特に狭い溝で隔てられた隣接する活性領域のた
めの、本発明による方法の他の一つの実施の態様を表わ
す図。
【図３】それぞれ同形の酸化物の層および平坦化の酸化
物の層によって覆れた基板の１領域を表わす図。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｐ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 下記の工程を含むことを特徴とする、横
    の溝による半導体基板の活性領域の絶縁方法、 ａ） 後に活性領域（６）を形成する予定の、基板の予
    め定められた領域（６）に対して横に設けられた溝
    （７）を半導体基板（１）の中に作る工程、 ｂ） それらの溝（７）の中であって、基板の予め定め
    らた上記領域（６）の上に、少くとも一つの同形と呼ば
    れる絶縁酸化物の層（８）を設ける工程、 ｃ） 工程ｂ）で形成された半導体ブロックの濃密化の
    再焼成を行なう工程、および ｄ） 基板の予め定められた各領域（６）の両側に、ま
    たは隣接する基板の予め定められた各領域群（１０６）
    の両側に、同形の酸化物の突き出た領域（１３，１１
    ３）を残すように再焼成された半導体ブロックの部分的
    な選択エッチングを行なう工程、 ｅ） 同形の酸化物の突き出た領域の高さを選択された
    残留凹凸の高さ以下に減少させるように、工程ｄ）で形
    成された半導体ブロックの同形の酸化物の層（１０，１
    １０）の部分的な機械的化学的研磨を行なう工程、 ｆ） 工程ｅ）で形成された半導体ブロックの上で行な
    われる、腐蝕終了検出を含む化学的エッチング、例えば
    プラズマ・エッチングで基板の予め定められた領域を露
    出させる工程。
  2. 【請求項２】 工程ａ）において、基板の予め定められ
    た領域（６）の設定がマスクの作成を含んでおり、一方
    突き出た領域（１３）の中のいくつかの作成が基板の予
    め定められた領域（６）設定のマスクのネガティブに対
    応する対向マスクから出発して行なわれることを特徴と
    する、請求項１記載の方法。
  3. 【請求項３】 工程ａ）において、基板の予め定められ
    た領域（１０６）の設定がマスクの作成を含んでおり、
    一方突き出た領域（１１３）の中のいくつかの作成が基
    板の予め定められた領域（１０６）設定のマスクのネガ
    ティブに対して拡大された対向マスクから出発して行な
    われることを特徴とする、請求項１記載の方法。
  4. 【請求項４】 工程ａ）において、溝（７）の作成に先
    立って、１次の絶縁層の上に補助の層（３）の付着を行
    ない、腐蝕終了検出がエッチング操作のための停止層と
    して作用する補助の層で行なわれることを特徴とする、
    請求項１から請求項３までの一つに記載の方法。
  5. 【請求項５】 その残留凹凸が１００ｎｍのオーダに選
    ばれていることを特徴とする、請求項１から請求項４ま
    での一つに記載の方法。
  6. 【請求項６】 腐蝕終了検出を含む化学的エッチングが
    プラズマ・エッチングであることを特徴とする、請求項
    １から請求項５までの一つに記載の方法。
  7. 【請求項７】 その工程ａ）が補助の層（３）の付着の
    前の１次の酸化物の層（２）の半導体基板上の作成を含
    み、工程ｄ）において、化学的エッチングの後でその補
    助の層（３）および１次の層（２）を取り去ることを特
    徴とする、請求項４と組み合わせて考慮された、前記請
    求項の一つに記載の方法。
  8. 【請求項８】 濃密化の再焼成が１０５０℃のオーダの
    温度で行なわれることを特徴とする、前記請求項の一つ
    に記載の方法。
  9. 【請求項９】 工程ｂ）において、溝（７）の中であっ
    て基板の上記予め定められた領域（６）の上に、同形の
    絶縁酸化物の二つの層（８，１０）の間に設けられた、
    平坦化と呼ばれる絶縁酸化物の層（９）を有する堆積を
    設け、工程ｅ）において、その同形の酸化物の上の層の
    上で部分的な機械的化学的研磨を行なうことを特徴とす
    る、前記請求項の一つに記載の方法。
  10. 【請求項１０】 半導体基板（１）の中に、上の表面の
    所で露出させられ、同形と呼ばれる酸化物の少くとも一
    つの層を有する絶縁材料を含む横の溝（７）の間にあ
    る、活性領域を後に形成するための、少くとも一つの基
    板の予め定められた領域（６）を含み、その絶縁材料が
    基板の露出させられた上記予め定められた領域の両側に
    装置の平らな上の表面の上の突起（１６）を形成してい
    ることを特徴とする半導体装置。
  11. 【請求項１１】 その突起の高さが１００ｎｍ以下であ
    ることを特徴とする、請求項１０記載の装置。
  12. 【請求項１２】 その絶縁材料が同形の酸化物および平
    坦化の酸化物を含むことを特徴とする、請求項１０また
    は請求項１１記載の装置。
JP7091248A 1994-03-11 1995-03-13 殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置 Pending JPH0837232A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9402871 1994-03-11
FR9402871A FR2717307B1 (fr) 1994-03-11 1994-03-11 Procede d'isolement de zones actives d'un substrat semi-conducteur par tranchees peu profondes quasi planes, et dispositif correspondant

Publications (1)

Publication Number Publication Date
JPH0837232A true JPH0837232A (ja) 1996-02-06

Family

ID=9460954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7091248A Pending JPH0837232A (ja) 1994-03-11 1995-03-13 殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置

Country Status (5)

Country Link
US (1) US5604149A (ja)
EP (1) EP0673062B1 (ja)
JP (1) JPH0837232A (ja)
DE (1) DE69528099T2 (ja)
FR (1) FR2717307B1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202460B2 (ja) * 1993-12-21 2001-08-27 株式会社東芝 半導体装置およびその製造方法
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
US5863828A (en) * 1996-09-25 1999-01-26 National Semiconductor Corporation Trench planarization technique
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
US6177344B1 (en) 1998-11-25 2001-01-23 Applied Materials, Inc. BPSG reflow method to reduce thermal budget for next generation device including heating in a steam ambient
US6102042A (en) * 1998-12-22 2000-08-15 Respironics, Inc. Insufflation system, attachment and method
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6498061B2 (en) 2000-12-06 2002-12-24 International Business Machines Corporation Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation
US6734080B1 (en) * 2002-05-31 2004-05-11 Advanced Micro Devices, Inc. Semiconductor isolation material deposition system and method
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US20060186509A1 (en) * 2005-02-24 2006-08-24 Honeywell International, Inc. Shallow trench isolation structure with active edge isolation
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
US7694397B2 (en) * 2006-02-24 2010-04-13 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Method of manufacturing an acoustic mirror for piezoelectric resonator
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8105956B2 (en) * 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120703B2 (ja) * 1987-01-27 1995-12-20 松下電器産業株式会社 半導体装置の製造方法
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US4954459A (en) * 1988-05-12 1990-09-04 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
JPH01307242A (ja) * 1988-06-06 1989-12-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US4952524A (en) * 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
EP0424608B1 (en) * 1989-10-25 1993-12-01 International Business Machines Corporation Forming wide dielectric filled isolation trenches in semiconductors
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
GB2256967B (en) * 1991-06-17 1995-03-29 Motorola Inc Method of depositing a pecvd teos oxide film
JPH05304219A (ja) * 1992-04-27 1993-11-16 Kawasaki Steel Corp 半導体装置における絶縁層の形成方法
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers

Also Published As

Publication number Publication date
DE69528099T2 (de) 2003-06-05
US5604149A (en) 1997-02-18
FR2717307B1 (fr) 1996-07-19
EP0673062B1 (fr) 2002-09-11
FR2717307A1 (fr) 1995-09-15
EP0673062A1 (fr) 1995-09-20
DE69528099D1 (de) 2002-10-17

Similar Documents

Publication Publication Date Title
JPH0837232A (ja) 殆ど平坦で狭い溝による半導体基板の活性領域の絶縁方法、および対応する装置
US6174785B1 (en) Method of forming trench isolation region for semiconductor device
EP0098687B1 (en) Method of manufacturing a semiconductor device including burying an insulating film
US5413953A (en) Method for planarizing an insulator on a semiconductor substrate using ion implantation
US5914280A (en) Deep trench etch on bonded silicon wafer
JPS60147133A (ja) 半導体基板内に溝を形成する方法
JPS6340337A (ja) 集積回路分離法
JPH0526337B2 (ja)
US5264395A (en) Thin SOI layer for fully depleted field effect transistors
JPH0217637A (ja) 高度に平面化された集積回路構造を作るための方法
JPH01290236A (ja) 幅の広いトレンチを平坦化する方法
EP0603097A2 (en) Nitride polish stop for forming SOI wafers
US5882981A (en) Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material
JPH0555367A (ja) シリコン基板の埋め込み選択酸化方法およびこの方法による集積回路
JPH0846027A (ja) 浅くて、特に狭い溝による、半導体基板の活性領域の絶縁方法、および対応する装置
US5371036A (en) Locos technology with narrow silicon trench
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
JP3363420B2 (ja) 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法
US20030181022A1 (en) Method to improve STI nano gap fill and moat nitride pull back
US6667222B1 (en) Method to combine zero-etch and STI-etch processes into one process
US6103581A (en) Method for producing shallow trench isolation structure
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
JPS61166041A (ja) 絶縁分離方法
JP2762973B2 (ja) 半導体装置の製造方法
JPH0642510B2 (ja) 半導体構造の形成方法