JPH02272747A - 配線の形成方法 - Google Patents

配線の形成方法

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JPH02272747A
JPH02272747A JP9442789A JP9442789A JPH02272747A JP H02272747 A JPH02272747 A JP H02272747A JP 9442789 A JP9442789 A JP 9442789A JP 9442789 A JP9442789 A JP 9442789A JP H02272747 A JPH02272747 A JP H02272747A
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JP
Japan
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wiring
tungsten
aspect ratio
substrate
light
Prior art date
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Pending
Application number
JP9442789A
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English (en)
Inventor
Yuji Komatsu
裕司 小松
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、配線の形成方法に関し、更に詳しくは微細な
コンタクトホールに導電材料を埋め込む方法に係るもの
である。
[発明の概要] 本発明は、配線の形成方法において、 アスペクト比の異なる複数のコンタクトホールを有する
基板に対し光を斜めに照射し、アスペクト比の小さなコ
ンタクトホール底部に絶縁膜を形成し、次いでアスペク
ト比の大きなコンタクトホール内に導電材料を選択的に
埋め込むことにより、アスペクト比の大きいコンタクト
ホールにのみ導電材料を埋め込むことを可能にし、アス
ペクト比の小さい部分、例えばスクライブライン等に導
電材料膜が生じるのを防止するようにしたものである。
[従来の技術] 次世代LSIの微細なコンタクトホールを導電材料で埋
め込む技術の一つに選択CVD法を用いる方法が知られ
ている。斯る選択CVD法の中でも、選択タングステン
CVD法は、近年特に注目されている。
従来、この選択タングステンCVD法を用いた配線の形
成方法としては、例えば1月刊Sem1conduct
or World 1988.12Jに記載されたよう
な技術が知られている。
そして、このような選択タングステンCVD法を用いて
、第3図に示すようなウェハI上の5iO7絶縁膜2の
コンタクトホールにタングステンを成長させた場合、第
4図及び第5図に示すようなコンタクト配線3が形成さ
れる。
[発明が解決しようとする課題] しかしながら、このような従来例にあっては、ウェハ1
におけるスクライブラインaやウェハ周縁部すさらには
マスクの合わせマーク周へにタングステン薄膜3aが付
着するという問題点がある。
一般に、CVD法で成長されたタングステン膜は、その
ストレスが〜l X 10 ”dyne/ am″(t
enside)と大きく、アスペクト比の小さい(例え
ば開口面積の広いスクライブライン、マスクの合わせマ
ーク、ウェハ周縁部等)に付着したタングステン薄膜が
剥がれ易く、このように剥がれたタングステン薄膜が、
半導体装置製造過程においてダストとなり、装置の性能
を著しく阻害する問題があった。
特に、ウェハ周縁部においては、レジストのぬれが悪い
ため、コンタクトホールのエツチング時にウェハ(下地
基板)が露出し易く、ここにタングステン薄膜が付着し
易いものであった。
本発明は、このような従来の問題点に着目して創案され
たものであって、アスペクト比の小さい部分(広い開口
面積部)へタングステン膜が付着するのを防止してダス
ト発生のない配線の形成方法を得んとするものである。
[課遁を解決するための手段] そこで、本発明は、アスペクト比の異なる複数のコンタ
クトホールを有する基板に対し光を斜めに照射し、アス
ペクト比の小さなコンタクトホール底部に絶縁膜を形成
し、次いでアスペクト比の大きなコンタクトホール内に
導電材料を選択的に埋め込むことを、その解決手段とし
ている。
[作用] 基板に対して光を斜めに照射することにより、アスペク
ト比の大きなコンタクトホールの底部は光照射を受ける
ことなく、アスペクト比の小さなコンタクトホール底部
のみに光照射が行なって、該底部に絶縁膜を形成する。
このため、アスペクト比の小さなコンタクトホール内に
導電材料を選択的に埋め込むことが可能となる。
[実施例] 以下、本発明に係る配線の形成方法の詳細を図面に示す
実施例に基づいて説明する。
本実施例においては、シリコン基板10上にCVD法に
より形成された層間膜である5iOz膜IIにレジスト
マスクを形成し、これをマスクとして反応性イオンエツ
チング()11 E)を行なって、アスペクト比の大き
いコンタクトホール(配線の形成に供される開口部)+
2Aと、アスペクト比の小さいスクライブライン(各チ
ップ間の隙間となる開口部)12Bとを形成する。
次に、第1図Aに示すように、酸素(O7)雰囲気中で
シリコン基板lOの表面に、光を斜め方向から照射する
と共に、シリコン基板IOを水平面上で回転(自転)さ
せながら、スクライブライン12Hの底面に露呈するシ
リコン基板10表面のみを酸化して酸化膜13を形成す
る(第1図B)。
このとき、コンタクトホール12Aの底部に露呈するシ
リコン基板!0の表面は、該コンタクトホール12Aの
アスペクト比が大きいため、光の照射を受けず酸化はさ
れない。
なお、照射する光の波長としては、5ift膜を透過し
ない短い波長が好ましい。このように、シリコン基板1
0を回転させながら光照射を行なうため、スクライブラ
イン12B底部には−様な厚さの酸化膜13が形成され
る。
次に、選択タングステンCVr)法を行なって、アスペ
クト比の大きいコンタクトホール12Aのみにタングス
テンを成長させ配線14を形成させる(第1図C)。こ
の場合、スクライブライン12B底部には、酸化膜13
が形成されているため、タングステンの成長は全く起こ
らない。
なお、第2図は、本発明の他の実施例を示したものであ
り、照射する光が5iOz膜11を透過する波長である
場合の実施例である。
即ち、本実施例は、シリコン基板10上に一様に多結晶
シリコンをCVD法により堆積させ、次に、エッチバッ
クを行なって、コンタクトホール12A及びスクライブ
ライン12Bの側壁に、光の透過を防止する光吸収膜1
5を形成するものである。
なお、他の工程は、上記実施例と同様である。
このように、コンタクトホール12A及びスクライブラ
イン12Bの側壁に光吸収膜15を形成すれば、アスペ
クト比の大きいコンタクトホール12A底部を酸化する
ことなく、スクライブライン12Hの底部のみを酸化出
来、コンタクトホール12A内のみに選択タングステン
を成長させることが可能となる。
以上、実施例について説明したが、本発明は、この他に
各種の設計変更が可能である。
上記実施例は、シリコン基板10上にS i O*M1
1を形成した例に本発明を適用して説明したが、他の材
料でなる構造としてもよい。
また、光の入射角度は、コンタクトホールやスクライブ
ラインやその他マスクの合わせマーク等のアスペクト比
等を勘案して適宜設定されることは言うまでもない。
さらに、本発明は、単層配線のみならず、多層配線に適
用出来ることは勿論である。
また、選択成長させる金属としては、タングステン以外
のものを適用してもよい。
[発明の効果] 以上の説明から明らかなように、本発明に係る配線の形
成方法にあっては、アスペクト比の大きいコンタクトホ
ールのみに導電材料を埋め込むことが可能となり、また
、アスペクト比の小さい部分には全く導電材料が付着し
ないため、半導体装置製造過程においてダスト等の発生
を抑制する効果がある。
゛また、本発明によれば、選択CVDにおいて広い開口
部及びその周辺で成長速度が低下するローディング効果
を受けないようにすることが可能となる。
【図面の簡単な説明】
第1図A〜第1図Cは本発明に係る配線の形成方法の実
施例を示す工程図、第2図は同地の実施例を示す工程図
、第3図はウェハの平面図、第4図及び第5図は従来例
を示す断面図である。 IO・・・シリコン基板、11・・・Sin、膜、12
A・・・コンタクトホール、12B・・・スクライブラ
イン、13・・・酸化膜、14・・・配線。 第1図A 、本2突廚伊1の工程図 第1図B 第1図C イを−のりC廚 イダリ 第2図 ウェハの平面図 従永ケ] 第4図

Claims (1)

    【特許請求の範囲】
  1. (1)アスペクト比の異なる複数のコンタクトホールを
    有する基板に対し光を斜めに照射し、アスペクト比の小
    さなコンタクトホール底部に絶縁膜を形成し、次いでア
    スペクト比の大きなコンタクトホール内に導電材料を選
    択的に埋め込むことを特徴とする配線の形成方法。
JP9442789A 1989-04-14 1989-04-14 配線の形成方法 Pending JPH02272747A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476814A (en) * 1993-07-09 1995-12-19 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device utilizing selective CVD method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476814A (en) * 1993-07-09 1995-12-19 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device utilizing selective CVD method
US5763321A (en) * 1993-07-09 1998-06-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device utilizing selective CVD method

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