KR100479793B1 - 실리사이드 제조 방법 및 처리 방법 - Google Patents

실리사이드 제조 방법 및 처리 방법 Download PDF

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Abstract

본 발명은 실리콘-온-인슐레이터 막(SOI film)내에 형성된 게이트 및 소스/드레인 구조상에 금속 또는 합금을 증착하는 단계와, 금속 또는 합금을 제 1 온도에서 실리콘-온-인슐레이터 막과 반응시켜 제 1 합금을 형성하는 단계와, 금속(또는 합금)의 비반응 층(unreacted layer)을 선택적으로 에칭하는 단계와, 제 1 합금상에 Si 막을 증착하는 단계와, Si 막을 제 2 온도에서 반응시켜 제 2 합금을 형성하는 단계와, Si 막의 비반응 층을 선택적으로 에칭하는 단계를 포함하는 박막 SOI 디바이스를 위한 실리사이드 처리 방법에 관한 것이다.

Description

실리사이드 제조 방법 및 처리 방법{A SELF-ALIGNED SILICIDE PROCESS FOR LOW RESISTIVITY CONTACTS TO THIN FILM SILICON-ON-INSULATOR MOSFETS}
본 발명내의 미합중국 권리(U.S. GOVERNMENT RIGHTS IN THE INVENTION)
본 출원의 주제는 U.S. Defense Advanced Research Projects Agency(DARPA)로부터의 승인 번호 N66001-97-1-8908에 적어도 부분적으로 관련되어 있다.
본 발명은 일반적으로 실리콘-온-인슐레이터(SOI) MOSFET에 관한 것으로, 특히 낮은 저항 컨택트(contacts)를 가지는 박막 SOI MOSFET을 위한 자기 정렬된 실리사이드(살리사이드) 프로세스(a self-aligned silicide(salicide) process)에 관한 것이다.
통상적으로, 실리콘-온-인슐레이터(SOI) MOSFET 내의 쇼트 채널 효과(a short channel effect)의 감소는 매우 얇은 (예를 들면, 실질적으로 약 50㎚ 내지 약 3㎚의 범위내에 존재하는 두께를 가지는)실리콘 막(ultra-thin silicon films)을 이용하여 이루어졌다. 그러나, 매우 얇은 SOI 막은 높은 소스/드레인 직렬 저항을 야기할 수 있다. 높은 소스/드레인 직렬 저항부는 자기 정렬된 실리사이드(살리사이드) 컨택트를 이용함으로써 감소될 수 있다(살리사이드의 논의에 관하여는 Electron Device Letters, 15(9), p.363, September 1994에 실린 Lisa T. Su 등의 "Optimization of the series resistance in sub-0.2㎛ SOI MOSFETs" 참조).
통상적인 살리사이드 프로세스는 벌크(bulk) 또는 두꺼운 SOI 막(예를 들면, 본 발명의 목적에서, "벌크" 또는 "두꺼운" SOI막은 100㎚보다 두꺼움)으로 제한되어왔다. 대략 10㎚ 두께까지 SOI 막을 감소시키면, 통상적인 살리사이드를 이용할 수 없다. 즉, 실리사이드 합금의 형성에 소모된 실리콘의 양이 초기 SOI 막 두께의 많은 부분을 차지하는 경우에는 컨택트 영역은 감소할 것이며, 이는 컨택트 저항의 증가를 야기한다. 더욱이, 통상적인 살리사이드가 박막에서 이용되는 경우에도 실리사이드 형성동안에 매우 얇은 실리콘 막이 완전히 소모될 것이므로 낮은 기생 저항을 보장하지는 않는다. 더욱이, 통상적인 살리사이드 프로세스는 보다 높은 저항에 의해서 특징지워지는 금속 다량함유 실리사이드(a metal-rich silicide)를 형성할 수 있다.
SOI 막의 경우에 있어서, 실리사이드에 의해서 소모된 SOI의 비율은 직렬 저항에 상당한 영향을 미친다. 80% 또는 그 이상의 SOI 층이 소모되는 경우에 직렬 저항은 컨택트 영역의 감소의 결과로서 증가하기 시작함은 밝혀져 있다(예를 들면, 상기 Su 등을 참조).
이와 달리, 얇은 SOI 막을 소모하는 것을 피하기 위하여 실리사이드 층이 매우 얇게 형성되는 경우에는(예를 들면, 30㎚ 보다 작은 경우), 실리사이드 층은 직렬 저항의 감소에 있어 효율의 손실을 초래한다. 예를 들면, 실리사이드가 두꺼운 형태를 띠는 경우에는 실리사이드 두께의 감소는 직렬 저항에 있어서 대략적으로 비례적인 증가를 생성한다. 이러한 선형적인 동작은 약 20㎚까지 유효하다(실리사이드 금속에 의존함). 보다 얇은 실리사이드 박막은 핵 생성의 문제(nucleation problem)를 나타낼 수 있으며, 몇몇 상(phase)은 형성하지 않을 수 있다. 이들 모두는 컨택트 저항의 매우 급격한 증가를 초래할 것이다.
고성능 박막 SOI MOSFET의 제조를 촉진하기 위하여 직렬 기생 저항은 최소화되어야한다. 통상적인 살리사이드 프로세스는 매우 얇은 SOI MOSFET의 생성에 적합하지 않으며, 따라서 통상적인 방법의 문제점을 극복하기 위하여 새로운 살리사이드 프로세스가 요구된다.
통상적인 방법 및 구조의 앞서 기술한 문제점 및 다른 문제점의 관점에 있어서, 본 발명의 목적은 매우 얇은 (예를 들면, 실질적으로 약 3㎚ 내지 약 100㎚의 범위내에 놓이는)SOI MOSFET의 생성에 이용가능한 새로운 살리사이드 프로세스를 제공하는 것이다.
본 발명의 다른 목적은 보다 적은 얇은 SOI 막이 소모되고, 소스/드레인 영역 내에 보다 두꺼운 SOI 막을 생성하고, 자기 정렬된 프로세스인 새로운 살리사이드 프로세스를 제공하는 것이다.
이에 덧붙여, 본 발명의 다른 목적은 통상적인 살리사이드 프로세스를 이용한 통상적인 MOSFET의 제조를 가능하게 하는 열 용량(thermal budget) 내에 존재하도록 하는 것이다. 열 용량은 웨이퍼가 주어진 온도에서 유지되는 온도 및 시간 길이를 모두 포함한다. 전형적으로, 열 용량을 최소화하기 위하여 웨이퍼는 급속 열 어닐링(RTA)에 의해서 어닐링되어 실리사이드 합금을 형성한다. 예를 들면, CoSi 상으로부터 CoSi2 상을 형성하기 위하여 웨이퍼는 60초동안 약 750℃에서 어닐링된다.
본 발명의 제 1 관점에서, 반도체 디바이스를 제조하는 방법은 기판 상에 매립된 산화물 층을 증착하는 단계, 실리콘 층을 매립된 산화물 층에 도포하는 단계, 실리콘 층내에 소스 및 드레인을 형성하는 단계, 실리콘 층상에 게이트를 형성하는 단계 및 게이트와 소스와 드레인상에 금속을 증착하는 단계를 포함하여 반도체 디바이스를 위한 실리사이드를 형성한다.
본 발명의 제 2 측면에서, 박막 실리콘-온-인슐레이터(SOI) 디바이스를 위한 실리사이드 처리 방법은 실리콘-온-인슐레이터(SOI) 막내에 형성된 게이트와 소스와 드레인상에 금속을 증착하는 단계, 제 1 온도에서 금속을 SOI 막과 반응시켜 제 1 합금을 형성하는 단계, 금속의 비반응 층(the unreacted layer)을 선택적으로 에칭하는 단계, 제 1 합금상에 Si 막을 증착하는 단계, 제 2 온도에서 Si 막을 반응시켜 제 2 합금을 형성하는 단계 및 Si 막의 비반응 층(unreacted layer)을 선택적으로 에칭하는 단계를 포함한다.
본 발명의 방법에서, 바람직하게 코발트(Co)의 박막이 기판상에 증착되며, 낮은 온도에서 실리콘(Si)과 반응하여 Co2Si의 합금(예를 들면, 금속 다량함유 상(a metal-rich phase))을 형성한다. 반응하지 않은 Co는 선택적인 에칭에 의해서 제거된다. 이러한 단계는 통상적인 살리사이드 처리에 있어서의 에칭 단계와 유사하나, 통상적인 프로세스에서는 보다 높은 온도 어닐링이 이용되어 대개 에칭이 CoSi 형성 단계에서 수행되었다. 에칭 단계 이후에, Si 또는 폴리-Si의 비결정 막이 증착되며, 이어서 어닐링되어 합금(CoSi2)을 형성하며 그 후에 비반응 실리콘이 선택적으로 에칭된다.
이러한 방식으로, 초기에 Co2Si를 형성하는 Co의 반응은 얇은 SOI 막의 실리콘 소모를 최소화한다. 얇은 SOI 막의 소모는 Co2Si 상의 실리콘 또는 폴리 실리콘 막의 증착에 의해서 부가적으로 감소된다.
본 발명은 살리사이드형 프로세스(a salicide-like process)의 이용을 얇은 SOI 막으로 확장하는데, 이는 장래의 SOI MOSFET에서 이용될 것으로 기대된다. 이러한 박막 SOI 막은 디바이스의 소형화, 소스/드레인과 기판의 중첩 캐패시턴스(source/drain to substrate overlap capacitance)의 감소, 플로팅 본체 전압(floating body voltage)의 제거에 유익하다.
더욱이, 본 발명은 소스/드레인 에피텍시(epitaxy)에 의한 융기된 소스/드레인(a raised source/drain)을 포함하는 대안의 방법보다 우수한 해결책을 제공한다.
앞선 목적, 측면 및 장점 및 다른 목적, 측면 및 장점들은 이어지는 도면을 참조한 본 발명의 바람직한 실시예의 상세한 설명으로부터 보다 명확히 이해될 것이다.
도 1 내지 6은 박막 SOI MOSFET에의 낮은 저항 컨택트를 형성하는 자기 정렬 방법을 도시한다.
이제 도면은 참조하면, 특히 도 1 내지 6을 참조하면, 표준 MOSFET 구조 및 본 발명에 따른 통상적이지 않은 MOSFET 및 구조에서 이용가능한 자기 정렬된 실리사이드를 제조하는 방법의 바람직한 실시예가 도시되어 있다.
이제 도 1을 참조하면, 실리콘으로 형성된 기판(1), 매립 산화물 층(예를 들면, 실리콘 산화물 층)(2), 두께가 tSi로 표시된 SOI 층(3), 질화물 또는 산화물로 형성된 측벽 스페이서(6B), 게이트(7)(예를 들면, 도핑된 폴리-Si 또는 금속), 및 SOI 막내에 통상적으로 주입에 의해서 제조된 소스(4)와 드레인(5)을 가지는 통상적인 MOSFET 구조(100)가 도시되어 있다.
본 발명의 방법은 표준 MOSFET 구조 및 비전형적인(non-conventional) MOSFET 및 구조에서 이용가능한 자기 정렬된 실리사이드를 제조하는 것에 관한 것이다. 쉬운 설명을 위하여, 본 발명은 도 1의 통상적인 MOSFET에 이용될 것이다.
그러나, 비록 프로세스 흐름이 통상적인 MOSFET 구조를 이용하여 기술되었지만, 매우 다양한 구조에서도 이용가능하다. Co 이외에 실리사이드에 이용되는 금속(예를 들면, Ti, Ni, Pd, Pt 및 이들의 합금)이 본 발명에서 이용될 수 있다.
도 2를 참조하면, 금속(20)(예를 들면, Co, Ni, Ti, Pd, Pt 또는 이들의 합금)이 약 7㎚의 범위내의 두께로 증착되고, 낮은 온도 T1에서 소스(4), 드레인(5) 및 게이트(7) 영역내의 실리콘과 반응한다. 만약 온도가 너무 낮으면 반응이 일어나지 않음에 주의하여야 한다. 반면에 온도가 너무 높다면 CoSi의 실리사이드 상이 형성될 것이다. 금속 다량함유 상(metal-rich phase) Co2Si가 형성되는 온도 범위(temperature window)는 협소하기 때문에, 제 1 어닐링 동안에 이러한 상만을 획득하는 것은 어렵다. 온도 범위를 확장하기 위하여, 80% Co와 20% Si의 혼합물이 증착될 수 있다(예를 들면, Si0.2Co0.8 타겟(target)으로부터의 코-스퍼터링(co-sputtering) 또는 증발(evaporation)에 의함). Si0.2Co0.8 혼합물로부터 Co2Si의 형성을 위한 온도 범위는 약 337℃ 내지 약 487℃이다. 온도 범위를 확장하기 위한 80% Si 및 20% Co의 이용은 미국 특허 출원 번호 09/515,033이며, 2000년 3월 6일에 출원되었으며, IBM Docket No. YOR900-0044인, 본 명세서에서 참조로 인용되는 Cyril Carbal등의 "Method for self-aligned formation of silicide contacts using metal silicon alloys for limited silicon consumption and for reduction of bridging"에 기술되어 있다.
도 3에 도시된 바와 같이, 도 2의 구조물에 대한 저온(예를 들면, T1)의 어닐링 처리에 의해 합금 Co2Si(30)가 형성된다.(두께는 초기 Co 막 두께에 의존한다. Co 1Å은 Co2Si 1.47Å을 산출한다. 전형적인 Co 막 두께는 약 7㎚이다. 상기 언급된 변환율을 이용하면 제 1 어닐링 후에 10.3㎚ 두께의 Co2Si 막이 얻어질 것이다.) 코발트(20)의 상부 층(예를 들면, 합금 Co2Si(30)위의)은 비반응 Co(20)이다.
즉, 표준 프로세스에서, Si 표면상에 증착된 모든 Co는 실리콘 표면과 반응하여 실리사이드를 형성할 것이다. 반면에, 산화물 또는 질화물 측벽과 같은 유전체 표면상에 증착된 Co는 Si 표면과 반응할 수 없으며, 비반응 Co로 남을 것이다. 도 3은 다소의 Co가 실리사이드의 상부상에 반응하지 않은 채로 남은 경우를 도시하고 있다. 상기 기술된 바와 같이, 제조 프로세스에 있어서 이것은 바람직하지 않다. 그러나, 이러한 현상이 발생한다 하더라도 본 발명의 전체 프로세스는 실리사이드 막이 목적했던 것보다 얇아진다는 점을 제외하고는 영향을 받지 않을 것이다. 이처럼, 프로세스의 견실성이 명백해진다. 대부분의 경우에, 비반응 Co는 존재하지 않을 것이다.
예를 들면, 비반응 코발트(20)는 어닐링 시간/온도에 의존하는 두께를 가지며, 선택적인 에칭을 통해서 제거된다. 즉, 너무 짧은 어닐링은 다소의 Co를 비반응 상태로 남겨둔다. 온도가 너무 낮으면 Co는 SOI 막과 반응하지 않을 것이다. 이 단계는 통상적인 살리사이드 프로세스에서는 비반응 Co는 CoSi가 형성되는 단계에서 에칭된다는 점을 제외하고는 통상적인 살리사이드 프로세스에서의 에칭 단계와 유사하다. a-Si의 증착이 CoSi 상 위에서 수행될 수도 있음에 주의하여야 한다. 그러나, CoSi 상을 형성함으로써, SOI 층내의 훨씬 많은 Si가 소모될 것이다. 선택적인 에칭 방법의 예는 65℃에서 10:1 H2O2:H2SO4이다.
다음으로, 도 4를 참조하면, 비정질 Si(a-Si) 또는 폴리-Si 막(40)이 합금 Co2Si(30)상에 증착된다. a-Si 막 두께는 초기 Co 막 두께에 의존한다. 한 단위의 Co는 Co2Si를 형성하는 데에 0.91 단위의 Si를, CoSi를 형성하는 데에 1.82 단위의 Si를, CoSi2를 형성하는 데에 3.64 단위의 Si를 요구할 것이다. 예를 들면, 프로세스가 7㎚ Co 막으로부터 시작하여, 이후에 SOI 막과 반응하여 10.3㎚ 의 Co2Si를 형성한다고 가정하자. 모든 Co가 상부에 증착된 a-Si로 확산한다고 가정하면, a-Si는 약 19㎚가 되어야 할 것이다. 보다 현실적인 가정은 반보다 많은, 그러나 전체는 아닌 Co가 상부 막으로 확산하여 보다 얇은 막이 실제적으로 필요할 것이다. 비정질 실리콘 또는 폴리실리콘 막(40)은 높은 온도 T2(예를 들면, T2>T1)에서 어닐링된다. CoSi 형성을 위한 온도 범위는 약 481℃에서 약 625℃이다(약 625℃에서 CoSi2가 형성되기 시작함). 제 2 어닐링을 위한 전형적인 어닐링 온도(T2)는 약 750℃이다. 이러한 온도는 SOI 막에 주입된 도핑 종류 및 농도에 의존하여 약간 변화할 수 있다.
아래에, 필요한 Å 단위의 금속당 Å 단위의 Si의 양이 기술된다. 1Å의 Co2Si를 형성하는 데에는 0.91Å의 Si가 필요할 것이며, 1Å의 CoSi를 형성하는 데에는 1.82Å의 Si가 필요할 것이며, 1Å의 CoSi2를 형성하는 데에는 3.64Å의 Si가 필요할 것이다. a-Si층이 Co2Si 막상에 증착된다면, Co2Si 막은 상부 및 하부 계면(interface) 모두에서 반응하기 때문에 Si 소모는 적어도 반만큼 감소될 것이다.
a-Si 막 증착전에 Co2Si의 상부 표면을 세정하고 본래의 산화물을 제거하는 것이 중요하다. 계면에서의 이러한 산화물의 존재는 Co2Si가 증착된 a-Si층과 반응하는 것을 막는다. 표면의 세정과 본래의 산화물의 스트리핑(stripping)은 a-Si 챔버(chamber)내에서의 Ar(아르곤) 스퍼터링 또는 묽은 HF 산에서의 짧은 딥(dip)에 의해서 수행될 것이다.
도 5에 도시된 바와 같이, 높은 온도 T2에서의 어닐링 작업의 결과로서, 비정질 실리콘 또는 폴리실리콘 막(40)의 비반응 층/부(40A) 아래에 CoSi2(50) 층이 형성된다. 비반응 비정질 실리콘/폴리실리콘 층(40A)의 층의 두께는 상부 a-Si 층(40)의 초기 두께에 의존한다. 전체 a-Si 층을 소모하지 않고서 모든 Co2Si가 CoSi2로 변환되는 것이 바람직하다. 비반응 층/부(40A)는 CoSi2를 형성하는 데에 필요한 양을 초과하는 a-Si로부터의 Si의 제공의 결과이다. 즉, a-Si 층이 너무 두꺼웠다.
도 6은 마지막 단계에서의 비반응 a-Si 또는 폴리-Si 막(40)의 층의 선택적인 에칭을 도시한다.
따라서, 본 발명에서는, 초기에 합금 Co2Si를 형성하기 위한 어닐링 작업에서의 금속(예를 들면, 코발트)의 반응은 SOI 막(3)의 실리콘 소모를 최소화한다.
부가적으로, 비정질 실리콘 또는 폴리실리콘 막(40)의 합금 Co2Si(30) 상부위에의 증착은 CoSi2를 형성하는 높은 온도의 어닐링에서 Co2Si(30)에 포함된 Co의 적어도 반이 상부 비정질 실리콘/폴리실리콘 막 층(40)으로 확산할 것이기 때문에 SOI 막(3)의 소모를 2배만큼(by a factor of two) 더 감소시킨다.
폴리실리콘 내의 코발트의 확산도는 단일 결정(단결정) 실리콘에서보다 클 것이다. 폴리실리콘과 단일 결정 실리콘간의 이러한 확산도 차이에 기인하여, 고온 어닐링은 하부 단결정 SOI 막보다 더 많이 상부 폴리실리콘 층을 소모할 것이다.
다른 실시예에서, 본 발명은 제 1 어닐링이 CoSi가 형성된(T1<T3<T2) 중간 온도 T3(예를 들면, T3는 약 550℃)에서 일어나도록 변형될 수 있다. 이러한 온도에서의 어닐링 프로세스는 Co2Si 형성보다 많은 SOI 막이 소모될 것이다. 그러나, 어닐링을 위한 보다 큰 온도 범위를 제공할 것이다.
온도 범위가 크면 클수록, 혼합 상(a mix phase)을 얻는 위험없이 주어진 실리사이드 상을 형성하는 것이 더욱 용이해진다. Co2Si를 위한 온도 범위는 순수한 Co가 이용되는 경우에는 약 20℃ 폭이다. 이것은 Co0.8Si0.2를 이용함으로써 약 100℃로 넓어질 수 있다. 온도 범위는 SOI 도핑에 의존하여 이동(shifting)되고 변경될 수 있다. 이것은 온도 범위가 협소한 경우에 Co2Si 상을 획득하는 것을 어렵게 만든다. Co0.8Si0.2 보다 순수한 Co가 이용되는 경우에는 약 150℃의 큰 온도 범위에 기인하여 CoSi를 형성하는 것은 더욱 용이해진다.
또한, Co에 대한 CoSi의 에칭 선택도는 Co에 대한 Co2Si의 에칭 선택도보다 높다. 이러한 선택도의 장점은 결과 생산물의 보다 나은 신뢰성 및 정밀도를 포함한다. Co가 반응하여 CoSi를 형성한 후에, 비반응 Co는 에칭되어야 한다. 그렇지 않다면, 소스/드레인 영역이 게이트와 단락된다. 에칭제는 CoSi에 대해서 선택적이다. 즉, 에칭제는 Co만을 제거하고 CoSi 합금은 그대로 남겨두어야 한다. 에칭 선택도는 전형적으로 합금이 Co를 덜 포함하고 Si를 더 포함하는 경우에 보다 높다. 따라서, CoSi는 Co2Si보다 Co의 에칭에 대해 보다 많은 저항을 가진다. 프로세스에서의 남은 단계는 동일하다.
따라서, 본 발명은 종래의 기술에 대하여 최적화된다. 즉, 다른 종래의 방법들(예를 들면, 상기 기술된 본 발명의 실시예와 비교하였을 때에 덜 바람직한 방법들)은 소스 및 드레인 영역상의 실리콘의 선택적인 에피텍셜 성장을 이용하여 적어도 소스 및 드레인 영역내의 실리사이드에 의해서 소모될 양만큼 SOI 층을 두껍게 하는 단계와, 레이져 용융(laser melting)에 의하여 게이트, 소스 및 드레인 영역상에 상이한 실리사이드 두께를 제조하는 단계와, 실리콘 합금(Co1-xSix, x<0.2)을 증착하여 실리사이드 형성 동안에 소스, 드레인 및 게이트에서 소모되는 실리콘의 양을 제한하는 단계를 포함한다.
상기 언급된 바와 같이, Si의 에피텍셜 성장은 소스/드레인 영역내의 SOI 층을 이러한 영역내의 Si의 선택적인 에피텍셜 성장을 통하여 두껍게 함으로써 수행된다. 이러한 방법은 본 발명의 프로세스와 비교하였을 때에 다수의 단점을 가진다.
먼저, 에피텍셜 성장은 선택적이어야 하는데, 그렇지 않다면 Si 성장은 디바이스의 측벽에서 일어날 것이다. 이러한 조건은 게이트와 소스/드레인 간 간격을 단축시킬 수 있다. 이러한 문제점을 피하기 위하여 성장에 저항할 수 있는 물질(growth-resistant material)만이 선택될 수 있기 때문에 사용할 측벽 물질의 선택의 폭은 좁아진다.
더욱이, 성장의 선택도를 결정하는 데에 있어서 성장 온도는 중요한 파라미터이다. Si 에피텍셜 성장은 낮은 성장 온도에서는 선택도를 잃는다. "낮은 성장 온도"는 성장 기술 및 실리콘 소스에 의존한다. 가장 선택적인 소스는 SiCl4이지만, 이는 또한 가장 높은 증착 온도(약 900℃ 내지 1200℃)를 요구한다. 실레인(SiH4)은 (650℃만큼 낮은)낮은 온도 증착에는 이용될 수 있지만, 이는 만약 존재하더라도 낮은 선택도를 나타낸다. 그러므로, 선택도를 보장하기 위하여 충분히 높은 성장 온도(예를 들면, 약 900℃)가 요구된다. 요구된 높은 성장 온도는 통상적인 살리사이드 프로세스에서 초래된 열 용량(thermal budget)을 초과할 수 있다.
실리콘의 에피텍셜 성장에 의해서 융기된 소스/드레인(a raised source/drain)을 제조함에 있어 부가되는 문제점은 프로세스의 견실성이다. 실리콘 에피텍시는 표면 준비 및 세정에 매우 민감하다. 상이한 표면 처리는 막내에 상이한 결함을 초래할 수 있다. 산화물 잔유물(예를 들면, 심지어 원자 단층(atomic monolayer)까지도)은 에피텍셜 성장을 막을 수 있다.
피쳐 사이즈에 대한 성장 레이트 의존도라고 알려진 에피텍셜 성장 접근 방법에 있어서의 다른 문제점이 발생할 수 있다. 화학 기상 증착(CVD)-타입 에피텍시에 있어서, 성장 레이트는 성장 영역의 토포그래피(topography), 치수 및 성장 영역 대 비성장 영역의 비율에 의존할 수 있다. 이것은 상이한 회로 레이아웃에 매립된 디바이스 내에서의 상이한 막 두께의 성장을 초래할 수 있다. 이러한 조건은 제조 프로세스에 포함되어야 하는 추가적인 치수이어서, 추가 비용을 요구한다. 본 발명은 에피텍시를 필요로 하지 않으며, 따라서 에피텍시에 의해서 부과된 어려움에 의해서 제약을 받지 않는다.
두번째 방법은 레이져 용융에 의한 실리사이딩이다. 이것은 게이트 및 소스/드레인 영역상에 상이한 실리사이드 두께의 제조를 가능케 하는 비교적 새로운 기술이다. 이러한 기술은 제조에 있어서는 이용되지 않았기 때문에 실제로는 그 이용은 알려져 있지 않다. 상기 기술의 효율은 돌출 소스/드레인(raised source/drain), CoSi 합금의 증착 등과 같은 다른 기술에서 얻어진 것보다 낮을 것이다. 레이져 어닐링(laser annealing)은 웨이퍼 단위로 수행되는데, 즉, 웨이퍼는 순차적으로, 한 번에 한 개씩 처리된다. 돌출 소스/드레인 에피텍시 및 본 발명은 전체 웨이퍼 로트(wafer lot)가 함께 처리된다는 점에서 병렬적인 기술이다(예를 들면, 단일 증착이 모든 웨이퍼에 대하여 이루어짐).
본 발명은 통상적인 제조 기법을 이용하며 효율 문제를 가지지 않는다. 본 발명에 의해서 요구되는 열 용량(thermal budget)은 통상적인 살리사이드 프로세서에서와 동일하다.
세번째 방법은 Co1-xSix 합금의 증착을 이용하여 실리사이드 형성 동안에 소모되는 소스 및 드레인 실리콘을 제한한다. 이러한 접근 방식은 산화물 측벽상에 증착된 합금이 선택적인 에칭에 의해서 제거되는 것을 가능케 하는 충분히 작은 농도의 Si를 가지는 혼합물(x<0.2)로 제한되는 것이다.
본 발명은 이러한 기술을 이용하여 상기 언급된 바와 같이 순수한 Co 대신에 Co1-xSix를 증착함으로써 Si 소모를 더욱 감소시킬 수 있음에 주의하여야 한다. Co1-xSix의 제 2의 장점은 금속 다량함유 상(metal-rich phase)의 형성에 있어서 이용가능한 보다 큰 온도 범위이다.
따라서, 본 발명은 통상적인 기술의 상기 언급된 바 및 다른 문제점들을 극복하며, 매우 얇은 실리콘 막을 가지고, 높은 소스/드레인 직렬 저항을 방지하며(또는 적어도 최소화하며), 효율은 유지하는 실리콘-온-인슐레이터(SOI) MOSFET의 형성을 가능케 한다. 따라서, 벌크(bulk) 또는 두꺼운 SOI 막이 본 발명의 방법에 있어서는 불필요하다. 더욱이, 본 발명의 방법을 이용한 고성능 박막 SOI MOSFET의 제조를 촉진하기 위하여 직렬 기생 저항이 최소화된다.
본 발명은 바람직한 실시예에 의해서 기술되었지만, 본 기술 분야의 당업자는 본 발명은 첨부된 청구항의 사상 및 범주내에서 변형되어 실시될 수 있음을 인지할 것이다.
본 발명의 방법 및 구조는 특정한 실리사이드-형성 금속에 한정되지 않는다. 더욱이, 본 발명은 상기 기술된 바와 같이 하나의 특정 디바이스에 한정되지 않으며, 폴리실리콘 측벽 소스 드레인과 같은 비평탄 소스/드레인 영역을 가지는 디바이스에서도 이용될 수 있다(예를 들면, 본 명세서에서 참조로 인용되는 1998년 6월 30일의 미국 특허 5,773,331인 P.M. Solomon, H.-S. P. Wong의 "Method for Making Single and Double Gate Field Effect Transistors with Sidewal Source Drain Contacts" 및 1995 Symposium on VLSI Technology, digest p.11에 실린 T. Yoshimoto 등의 "Silicided Silicon-Sidewall Source and Drain Structure for High Performance 75-㎚ gate length pMOSFETs" 참조).
본 발명에서는 매우 얇은 SOI MOSFET의 생성에 이용가능한 새로운 살리사이드 프로세스를 제공한다.
도 1은 실리사이딩(siliciding)될 통상적인 MOSFET 디바이스,
도 2는 도 1의 디바이스상에 증착된 금속(예를 들면, Co) 박막,
도 3은 낮은 온도 처리에 노출된 이후에 코발트를 포함하는 합금의 형성을 도시하는 도면,
도 4는 합금상의 비정질 Si 막 증착을 도시하는 도면,
도 5는 고온에서의 어닐링 단계이후의 디바이스,
도 6은 비반응 실리콘이 선택적인 에칭에 의해서 제거된 이후의 디바이스.
도면의 주요 부분에 대한 부호의 설명
1 : 기판 2 : 매립 산화물 층
3 : SOI 층 4 : 소스
5 : 드레인 6A : 게이트 유전체
6B : 측벽 스페이서 7 : 게이트
20 : 금속 30 : Co2Si 합금
40 : 비정질 실리콘 또는 폴리실리콘 막

Claims (24)

  1. 박막 SOI 디바이스의 실리사이드 제작 방법에 있어서,
    1）기판상에 매립 산화층이 설치되고，그 매립 산화층 상에 실리콘층이 설치되고，그 실리콘층에 소스 및 드레인이 설치되고，상기 실리콘층 상에 게이트 유전체를 통해 폴리실리콘 게이트가 설치되고，그 폴리실리콘 게이트의 측벽에 측벽 스페이서가 마련되어 있는 박막 SOI 디바이스를 준비하는 단계와,
    2）상기 소스，상기 드레인，상기 측벽 스페이서 및 상기 폴리실리콘 게이트를 덮도록 Co 층을 형성하는 단계와,
    3）제１ 온도로 어닐링함으로써，상기 Co 층과 상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘을 반응시켜 Co2Si 층을 형성하는 단계와，
    4）상기 Co2Si층 상의 비반응 Co 및 상기 측벽 스페이서 상의 비반응 Co를 제거하는 단계와，
    5）상기 Co2Si층 및 상기 측벽 스페이서를 덮도록 비정질 실리콘층을 형성하는 단계와，
    6）상기 제１ 온도보다도 높은 제２ 온도로 어닐링함으로써，상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘 및 상기 비정질 실리콘과 상기 Co2Si층을 반응시켜 CoSi2 층을 형성하는 단계와，
    7）상기 CoSi2 층 상의 비반응 비정질 실리콘 및 상기 측벽 스페이서 상의 비반응 비정질 실리콘을 제거하는 단계를 구비한 박막 SOI 디바이스의 실리사이드 제작 방법.
  2. 제1항에 있어서, 상기 Co 층의 두께가 ７nm인，박막 SOI 디바이스의 실리사이드 제작 방법．
  3. 제1항에 있어서, 상기 단계 4)는 65℃에서 H2O2:H2SO4가 10:1의 선택 에칭인 것인, 박막 SOI 디바이스의 실리사이드 제작 방법.
  4. 박막 SOI 디바이스의 실리사이드 제작 방법에 있어서,
    1）기판 상에 매립 산화층이 설치되고，그 매립 산화층 상에 실리콘층이 설치되고，그 실리콘층에 소스 및 드레인이 설치되고，상기 실리콘층 상에 게이트 유전체를 통해 폴리실리콘 게이트가 설치되고，그 폴리실리콘 게이트의 측벽에 측벽 스페이서가 마련되어 있는 박막 SOI 디바이스를 준비하는 단계와，
    2）상기 소스，상기 드레인，상기 측벽 스페이서 및 상기 폴리실리콘 게이트를 덮도록 Co 층을 형성하는 단계와，
    3）제１ 온도로 어닐링함으로써，상기 Co 층과 상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘을 반응시켜 Co2Si층을 형성하는 단계와，
    4）상기 Co2Si층 상의 비반응 Co 및 상기 측벽 스페이서 상의 비반응 Co를 제거하는 단계와，
    5）상기 Co2Si 층의 윗면에서 자연 산화물을 제거하는 단계와，
    6）상기 Co2Si층 및 상기 측벽 스페이서를 덮도록 비정질 실리콘층을 형성하는 단계와，
    7）상기 제１ 온도보다도 높은 제２ 온도로 어닐링함으로써，상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘 및 상기 비정질 실리콘과 상기 Co2Si층을 반응시켜 CoSi2층을 형성하는 단계와，
    8）상기 CoSi2층 상의 비반응 비정질 실리콘 및 상기 측벽 스페이서 상의 비 반응 비정질 실리콘을 제거하는 단계를 구비한, 박막 SOI 디바이스의 실리사이드 제작 방법．
  5. 제4항에 있어서, 상기 Co층의 두께가 ７nm인, 박막 SOI 디바이스의 실리사이드 제작 방법.
  6. 제4항에 있어서, 상기 스텝 4)는 65℃에서 H2O2:H2SO4가 10:1의 선택 에칭인 것인, 박막 SOI 디바이스의 실리사이드 제작 방법.
  7. 박막 SOI 디바이스의 실리사이드 제작 방법에 있어서,
    1）기판 상에 매립 산화층이 설치되고，그 매립 산화층 상에 실리콘층이 설치되고，그 실리콘층에 소스 및 드레인이 설치되고，상기 실리콘층 상에 게이트 유전체를 통해 폴리실리콘 게이트가 설치되고，그 폴리실리콘 게이트의 측벽에 측벽 스페이서가 마련되어 있는 박막 SOI 디바이스를 준비하는 단계와，
    2）상기 소스，상기 드레인，상기 측벽 스페이서 및 상기 폴리실리콘 게이트를 덮도록 Co 층을 형성하는 단계와，
    3）제１ 온도로 어닐링함으로써，상기 Co의 층과 상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘을 반응시켜 CoSi층을 형성하는 단계와，
    4）상기 CoSi층 상의 비반응 Co 및 상기 측벽 스페이서 상의 비반응 Co를 제거하는 단계와，
    5）상기 CoSi층 및 상기 측벽 스페이서를 덮도록 비정질 실리콘층을 형성하는 단계와，
    6）상기 제１ 온도보다도 높은 제２ 온도로 어닐링함으로써，상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘 및 상기 비정질 실리콘과 상기 CoSi층을 반응시켜 CoSi2층을 형성하는 단계와，
    7）상기 CoSi2층 상의 비반응 비정질 실리콘 및 상기 측벽 스페이서 상의 비반응 비정질 실리콘을 제거하는 단계를 구비한 박막 SOI 디바이스의 실리사이드 제작 방법.
  8. 제7항에 있어서,
    상기 Co층의 두께가 ７nm인, 박막 SOI 디바이스의 실리사이드 제작 방법.
  9. 제7항에 있어서, 상기 스텝 4)는 65℃에서 H2O2:H2SO4가 10:1의 선택 에칭인 것인, 박막 SOI 디바이스의 실리사이드 제작 방법.
  10. 박막 SOI 디바이스의 실리사이드 제작 방법에 있어서,
    1）기판 상에 매립 산화층이 설치되고，그 매립 산화층 상에 실리콘층이 설치되고，그 실리콘층에 소스 및 드레인이 설치되고，상기 실리콘층 상에 게이트 유전체를 통해 폴리실리콘 게이트가 설치되고，그 폴리실리콘 게이트의 측벽에 측벽 스페이서가 마련되어 있는 박막 SOI 디바이스를 준비하는 단계와，
    2）337℃ 내지 487℃의 온도 범위의 Si0.2Co0.8 타겟으로부터의 동시 스패터링 또는 증착에 의해，상기 소스，상기 드레인 및 상기 폴리실리콘 게이트를 덮도록 Co2Si층을 형성하는 단계와，
    3）상기 Co2Si층 및 상기 측벽 스페이서를 덮도록 비정질 실리콘층을 형성하는 단계와，
    4）어닐링함으로써，상기 소스，상기 드레인 및 상기 폴리실리콘 게이트의 실리콘 및 상기 비정질 실리콘과 상기 Co2Si층을 반응시켜 CoSi2층을 형성하는 단계와，
    5）상기 CoSi2층 상의 비반응 비정질 실리콘 및 상기 측벽 스페이서 상의 비반응 비정질 실리콘을 제거하는 단계를 구비한 박막 SOI 디바이스의 실리사이드 제작 방법.
  11. 제10항에 있어서, 상기 Co 층의 두께가 7nm인 것인, 박막 SOI 디바이스의 실리사이드 제작 방법.
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