KR20010001057A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘 양자점을 이용한 초고속 저전력 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판내에 일정 간격을 갖는 복수개의 소자격리층을 형성하는 공정, 상기 소자격리층을 포함한 반도체 기판 표면상에 제1 절연막을 형성하는 공정, 상기 제1 절연막 상에 제1 반도체층을 형성하는 공정, 상기 제1 반도체층을 화학적 기계 연마(CMP)를 이용하여 제1 반도체층 연속막을 형성하는 공정, 상기 제1 반도체층 연속막을 산화시키어 상기 제1 절연막상에 제1 반도체층 양자점을 형성하는 공정, 상기 제1 반도체층 양자점 상에 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 제2 반도체층을 형성하는 공정, 상기 제2 반도체층, 제1 반도체층 양자점과 제2 절연막을 선택적으로 제거하여 부유 게이트와 제어 게이트를 형성하는 공정, 상기 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인을 형성하는 공정, 상기 제어 게이트상에 제3,4 절연막을 적층하는 공정, 상기 제3,4 절연막을 선택적으로 식각하여 상기 소오스/드레인 표면과 전기적으로 연결되는 금속배선을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 초고속/ 저전력 실리콘 양자점(silicon quantum dots)을 갖는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 나노구조(nano structure)는 1nm 와 10nm 사이의 최소 디멘젼을 갖는 응집된 물질 구조(condensed matter structure)를 말하며, 이런 구조에는 파인 파티클(fine particles), 파인 와이어(fine wires) 등이 있다.
그리고 파인 파티클은 10~1000 원자들을 포함하며 최근의 반도체 기술 ("superlattice")은 단일 전자 트랜지스터(single electron transistor), 양자점 (quantum dots), 아티피셜 원자(artificial atoms), 쿨롱 섬(coulomb islands), 양자울타리(quantum corrals)등 다양한 방법으로 최적 전자 모임으로 일컫는 상기 나노 구조를 형성할 수 있다.
한편 벌크(bulk)에 비교되는 나노결정(nano cluster)은 결정내에 존재하는 원자수에 대한 표면상에 존재하는 원자수의 비율과 총 에너지에 대한 표면 에너지 비율이 유니티 오더(unity order)이다.
그리고 전도 전자(conduction electron) 또는 가전자(valence electron)들은 작은 직경과 체적에 국한되어 있으며, 최저 전자상태의 퀀텀 파장은 최소 파장이 벌크에서보다 더 짧다.
그리고 금속의 나노구조 결합은 매우 견고하고 항복강도(yield strength)가 우수하기 때문에 공간적으로 제한된 영역안에서 디스로케이션(dislocation)을 생성하거나 이동하지 않는다.
이어 매우 얇은 메탈층의 팁(tip)과 표면(surface) 사이에 전압이 인가되면 전자들의 터널링 전류가 흐르게 되고, 상기 터널링은 포텐셜 배리어(potential barrier)를 통한 파티클의 기준 퀀텀 터널링(standard quantum tunneling)을 의미한다.
또한 상기 배리어를 통한 전자들의 트랜스미션(transmission)은 배리어의 폭에 민감하다.
이하 첨부도면을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 1은 일반적인 실리콘 양자점(quantum dots)이 형성된 비휘발성 메모리 소자의 구조 단면도로서, 터널링 절연막(2) 상에 실리콘 양자점(3)이 형성되어 있으며 상기 실리콘 양자점(3) 상에 층간 절연막(4)을 사이에 두고 콘트롤 게이트 전극 (5)이 형성되어 있다.
도 2a 내지 도 2e는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정 단면도이다.
도 2a에 도시된 바와 같이, 필드 산화막(field oxide)에 의해 액티브 영역이 설정된 실리콘 기판(11)상에 터널 절연막(12)을 형성하고, 상기 터널 절연막(12)상에 폴리실리콘층(또는 비정질실리콘층)을 증착할 때 짧은 인큐베이션(incubation)시간을 이용하여 실리콘 양자점(13)을 형성한다.
도 2b에 도시된 바와 같이, 상기 실리콘 양자점(13) 상에 층간절연막(14)을 형성하고 상기 층간절연막(14) 상에 콘트롤 게이트용 폴리실리콘층(15)을 형성한다.
도 2c에 도시된 바와 같이, 상기 콘트롤 게이트용 폴리실리콘층(15), 층간절연막(14)을 선택적으로 식각하여 콘트롤 게이트 전극(16)을 형성한다.
이어 상기 콘트롤 게이트 전극(16)을 셀프 마스크(self-mask)로 이용하여 상기 실리콘 양자점(13), 터널 절연막(12)을 선택적으로 식각한다.
도 2d에 도시된 바와 같이, 상기 콘트롤 게이트 전극(16)을 마스크로 이용한 고농도 불순물 이온 주입으로 상기 콘트롤 게이트 전극(16) 양측의 반도체 기판 (11) 표면 내에 소오스/드레인(17)을 형성한다.
이어 상기 콘트롤 게이트 전극(17)을 포함한 반도체 기판(11) 전면에 CVD 산화막(18)을 형성한다.
도 2e에 도시된 바와 같이, 상기 CVD(Chemical vapor deposition) 산화막 (18) 상에 BPSG(Boro Phospho Silicate Glass)막(19)을 증착한 후, 상기 BPSG막 (19)을 평탄화하고 상기 BPSG막(19) 상에 감광막(도시하지 않음)을 도포하여 노광 및 현상 공정으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 BPSG막(19), CVD 산화막 (18)을 식각하여 소오스/드레인(17)의 표면에 콘택홀을 형성한다.
이어 상기 콘택홀 내에 금속을 증착한 후 패터닝하여 금속배선(20)을 형성한다.
그러나 상기와 같은 종래기술에 따른 비휘발성 메모리 소자의 제조 방법은 다음과 같은 문제점이 있다.
첫째, 폴리실리콘 또는 비정질 실리콘층을 증착할 때 짧은 인큐베이션 시간을 이용하여 실리콘 시딩(silicon seeding)만 하기때문에 공정의 안정성 및 제어성이 부족하다.
둘째, 실리콘 양자점의 분포가 불균일하고 그 크기가 크며 밀도가 작아 실용적인 메모리 소자로 이용할 수 없다.
셋째, LOCOS공정을 이용하여 소자를 격리하기 때문에 인접 드레인에 의한 필드 디스터번스(field disturbance)등을 유발할 가능성이 크다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 균일한 크기를 갖는 고밀도 실리콘 양자점을 형성하여 초고속 저전력으로 동작하는 비휘발성 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 양자점 비휘발성 메모리 소자의 구조 단면도
도 2a 내지 도 2e는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정 단면도
도 3a 내지 도 3f는 본 발명에 따른 비휘발성 메모리 소자의 제조 공정 단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : PGI층
33 : 터널 산화막 34 : 폴리실리콘층
35 : 폴리실리콘 연속막 36 : 실리콘 양자점
37 : 층간 절연막 38 : 콘트롤 게이트 전극
39 : 소오스/드레인 40 : HLD막
41 : BPSG막 42 : 금속배선
상기의 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판내에 일정 간격을 갖는 복수개의 소자격리층을 형성하는 공정, 상기 소자격리층을 포함한 반도체 기판 표면상에 제1 절연막을 형성하는 공정, 상기 제1 절연막 상에 제1 반도체층을 형성하는 공정, 상기 제1 반도체층을 화학적 기계 연마를 이용하여 제1 반도체층 연속막을 형성하는 공정, 상기 제1 반도체층 연속막을 산화시키어 제1 반도체층 양자점을 형성하는 공정, 상기 제1 반도체층 양자점 상에 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 제2 반도체층을 형성하는 공정, 상기 제2 반도체층, 제1 반도체층 양자점과 제2 절연막을 선택적으로 제거하여 부유 게이트와 제어 게이트를 형성하는 공정, 상기 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인을 형성하는 공정, 상기 제어 게이트상에 제3,4 절연막을 적층하는 공정, 상기 제3,4 절연막을 선택적으로 식각하여 상기 소오스/드레인 표면과 전기적으로 연결되는 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 비휘발성 메모리 소자의 제조 공정 단면도이이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 감광막을 도포하고 노광 및 현상공정으로 소자 격리 영역을 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 반도체 기판(31)을 식각하여 일정 깊이을 갖는 복수개의 트렌치를 형성한다.
이어 상기 트렌치내에 절연막을 매립한 후 평탄화하여 PGI(Profiled groove isolation)층(32)을 형성한다.
도 3b에 도시된 바와 같이, 상기 PGI층(32)을 포함한 반도체 기판(31) 표면에 터널 절연막(33)을 형성하고 상기 터널 절연막(33) 상에 폴리실리콘층(34)을 형성한다.
이 때 상기 폴리실리콘층은 30nm의 두께로 형성된다.
도 3c에 도시된 바와 같이, 화학적 기계 연마(Chemical Mechanical Poli shing;CMP)공정을 이용하여 상기 폴리실리콘층(34)의 두께를 5nm 정도 되도록 얇게 연마(polishing)하여 폴리실리콘 연속막(35)을 형성한다.
여기서 상기 화학적 기게 연마 공정은 기계적 연마공정 즉 물리적인 방법만 이용하기 때문에 연마 공정을 정확히 제어하여, 얇고 균일한 폴리실리콘 연속막 (continuous layer)(35)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 상기 폴리실리콘 연속막(35)을 산화시키어 실리콘 양자점(36)을 형성한다.
여기서 상기 폴리실리콘 연속막(35) 산화시 상기 폴리실리콘 그레인 경계 (grain boundary)를 통한 폴리 실리콘 산화속도(oxidation rate)가 증가하여 균일하고 원하는 크기의 실리콘 양자점(36)이 형성된다.
이처럼 산화를 이용한 경우는 산화뿐만 아니라 열처리 또는 다른 가스 분위기안에서의 열사이클(heat cycle)동안 아일런드 양자점(island quantum dots)이 형성된다.
또한 다른 실시예로 상기 실리콘 양자점(36)은 폴리실리콘 연속막(35)에 식각 공정을 이용하여 형성될 수 있다.
즉 상기 폴리실리콘 연속막(35)을 폴리실리콘 그레인 경계를 통해 식각 (etch)하여 고밀도 실리콘 양자점(36)을 형성한다.
여기서 상기 폴리실리콘 연속막(35) 식각시 상기 폴리실리콘 그레인 경계 (grain boundary)를 통한 식각 속도(etching rate)가 증가하여 균일한 실리콘 양자점(36)이 형성된다.
또한 상기 식각 공정으로는 세코 식각 또는 라이트 식각, SC-1 식각등의 화학적 식각(Chemical etch)을 이용한다.
도 3e에 도시된 바와 같이, 상기 실리콘 양자점(36) 상에 층간절연막(37)을 형성하고 상기 층간 절연막(37) 상에 제어 게이트용 폴리실리콘층을 형성한다.
여기서 상기 실리콘 양자점(36)은 소자 동작시 일반적인 비휘발성 메모리 소자의 부유게이트의 역할을 한다.
이어 상기 폴리실리콘층 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상 공정으로 패터닝한 후 상기 패터닝된 감광막을 마스크로 하여 상기 폴리실리콘층을 선택적으로 식각하여 제어 게이트 전극(38)를 형성한다.
도 3f에 도시된 바와 같이, 상기 제어 게이트 전극(38)을 셀프마스크로 이용하여 상기 실리콘 양자점(36)과 층간절연막(37)을 선택적으로 식각한다.
이어 상기 제어 게이트 전극(38)을 마스크로 이용한 고농도 불순물 이온주입으로 상기 제어 게이트 전극(38) 양측의 반도체 기판(31) 표면내에 소오스/드레인 영역(39)을 형성한다.
이어 상기 제어 게이트 전극(38)을 포함한 터널 절연막(32) 표면상에 HLD막 (40)을 형성하고, 상기 HLD(High temperature Low pressure Depostition)막(40) 상에 BPSG막(41)을 형성한다.
이어 상기 BPSG막(41)을 평탄화한 후, 상기 BPSG막(41) 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상 공정으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 BPSG막(41), HLD막(40)을 식각하여 소오스/드레인 영역(39)의 표면에 콘택홀을 형성한다.
이어 상기 콘택홀 내에 금속을 증착한 후 패터닝하여 금속 배선(42)을 형성한다.
이상과 같이 형성된 본 발명에 따른 비휘발성 메모리 소자의 동작에 대해 설명하면 다음과 같다.
먼저 상기 본 발명에 따른 비휘발성 메모리 소자는 EEPROM의 동작과 동일하며, 기존 MOSFET와 동일하게 제어 게이트 전극에 문턱전압보다 높은 전압을 인가하면, 반전층(inversion layer)이 형성된다.
이어 상기 반전층이 형성되면 소오스측의 전자가 채널방향으로 유도되므로 채널 컨덕턴스(channel conductance)는 낮아진다.
그리고 반전층에서의 전자들이 얇은 터널 절연막을 통하여 다이렉트 터널링 (direct tunneling)을 일으켜 상기 터널 절연막(33) 상에 이차원적으로 분포하는 실리콘 양자점(36)들에 하나의 전자씩 터널링하여 프로그램된다.
이처럼 다이렉트 터널링을 하므로 저전력에서도 프로그램이 이루어진다.
이 때 터닐링되어 프로그램된 전자의 차아징 에너지(charging energy)에 의해 에너지 장벽(barrier)이 높아지게 되고, 이로 인해 다음 전자가 터널링되어 프로그램되는 것을 반발하게 된다.
즉 상기와 같이 하나의 전자에 의한 차아징 에너지가 온도에 따른 전자의 열적 진동(thermal vibration)보다 높으면, 상온(room temperature)에서도 프로그램이 가능하다.
또한 일정 밀도를 갖는 양자점 당 하나씩의 전자만 들어 갔을 때도 채널 컨덕턴스는 낮아지고 문턱전압이 양의 방향으로 이동하게 된다.
이어 실리콘 양자점(36) 당 3~4개 정도의 전자를 터널링시키어 프로그래밍하므로써 1V 이상의 문턱전압을 이동시킬 수 있다.
반면 소거(Erase) 동작시 콘트롤 게이트 전극(38)에 일정한 음의 전압, 즉 실리콘 양자점(36) 내의 전자를 빼내올 수 있는 전압을 인가하면 상기 실리콘 양자점(36)으로부터 전자를 빼낼 수 있다.
이로 인해 문턱전압을 원래 상태로 이동시키게 되어 쉽게 "1" 또는 "0"를 구분한다.
이상과 같은 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, CMP공정에 의한 기계적 연마를 이용하여 균일한 폴리실리콘 연속막을 형성하기 때문에 실리콘 경계면에서의 산화비/식각비 증가에 따른 균일한 고밀도 실리콘 양자점을 형성할 수 있다.
둘째, PGI층을 이용하여 소자를 격리하므로 인접 드레인에 의한 디스터번스 (disturbance)를 감소시킬 수 있다.
셋째, 실리콘 양자점의 크기가 작고 균일하게 제어함으로써, 양자점 메모리가 요구하는 일정한 문턱전압 이동 및 상온에서 안정된 동작을 할 수 있다.
넷째, 실리콘 양자점 당 3~4 개의 전자가 직접 터널링되므로 낮은 전압에서도 동작이 가능하며 프로그램/소거 속도를 증가시킬 수 있다.
Claims (9)
- 반도체 기판내에 일정 간격을 갖고 복수개의 소자격리층을 형성하는 공정,상기 소자격리층을 포함한 반도체 기판 표면상에 제1 절연막을 형성하는 공정,상기 제1 절연막 상에 제1 반도체층을 형성하는 공정,상기 제1 반도체층을 화학적 기계 연마를 이용하여 제1 반도체층 연속막을 형성하는 공정,상기 제1 반도체층 연속막을 산화시키어 상기 제1 절연막상에 제1 반도체층 양자점을 형성하는 공정,상기 제1 반도체층 양자점 상에 제2 절연막을 형성하는 공정,상기 제2 절연막상에 제2 반도체층을 형성하는 공정,상기 제2 반도체층, 제1 반도체층 양자점과 제2 절연막을 선택적으로 제거하여 부유 게이트와 제어 게이트를 형성하는 공정,상기 제어 게이트 양측의 반도체 기판 표면내에 소오스/드레인을 형성하는 공정,상기 제어 게이트를 포함한 전면에 제3,4 절연막을 적층하는 공정,상기 제3,4 절연막을 선택적으로 식각하여 상기 소오스/드레인 표면과 전기적으로 연결되는 금속배선을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 반도체층은 30nm이하의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 반도체층은 실리콘 원자가 포함된 물질층을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 반도체층 연속막은 기계적 연마만를 이용하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 반도체층 양자점은 상기 제1 반도체층 연속막의 그레인 경계면에서의 산화속도 증가를 이용한 산화를 시키어 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제1 반도체층 양자점은 열처리 또는 다른 분위기 가스에서의 열 사이클에서 형성되는 아일런드 양자점을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 반도체층 양자점은 상기 제1 반도체층 연속막의 그레인 경계면에서의 식각속도 증가를 이용한 화학적 식각으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 화학적 식각은 세코식각, 라이트식각 또는 SC-1 식각을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.]
- 제 1 항에 있어서,상기 제1 반도체층 연속막은 비정질 실리콘층 또는 단결정 실리콘층 또는 다결정 실리콘층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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|---|---|---|---|---|
| JP2002289712A (ja) * | 2001-01-11 | 2002-10-04 | Samsung Electronics Co Ltd | Ｒａｍ及びｒｏｍ機能を有する単一トランジスタを含むメモリ素子及びその動作方法並びに製造方法 |
| KR100386614B1 (ko) * | 2000-11-17 | 2003-06-02 | 주식회사 하이닉스반도체 | 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법 |
| KR100408520B1 (ko) * | 2001-05-10 | 2003-12-06 | 삼성전자주식회사 | 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법 |
| KR100459895B1 (ko) * | 2002-02-09 | 2004-12-04 | 삼성전자주식회사 | 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법 |
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-
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386614B1 (ko) * | 2000-11-17 | 2003-06-02 | 주식회사 하이닉스반도체 | 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법 |
| JP2002289712A (ja) * | 2001-01-11 | 2002-10-04 | Samsung Electronics Co Ltd | Ｒａｍ及びｒｏｍ機能を有する単一トランジスタを含むメモリ素子及びその動作方法並びに製造方法 |
| KR100455282B1 (ko) * | 2001-01-11 | 2004-11-08 | 삼성전자주식회사 | 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리소자와 그 동작 및 제조방법 |
| KR100408520B1 (ko) * | 2001-05-10 | 2003-12-06 | 삼성전자주식회사 | 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법 |
| KR100459895B1 (ko) * | 2002-02-09 | 2004-12-04 | 삼성전자주식회사 | 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법 |
| US6949793B2 (en) | 2002-02-09 | 2005-09-27 | Samsung Electronics Co., Ltd. | Memory device with quantum dot and method for manufacturing the same |
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| US7592663B2 (en) | 2004-03-29 | 2009-09-22 | Samsung Electronics Co., Ltd. | Flash memory device utilizing nanocrystals embedded in polymer |
| KR100652134B1 (ko) * | 2005-06-20 | 2006-11-30 | 한양대학교 산학협력단 | 비휘발성 메모리 소자 및 이의 제조 방법 |
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