JPH06204252A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Abstract
(57)【要約】
【目的】 TFT のチャンネル用ポリシリコン薄膜の単位
面積当りのトラップを減らすと共に、生産性を向上させ
ることにある。 【構成】 まず、チューブ内の圧力を、肉厚の均一性を
保持することができる約１torr程度の圧力に設定し、Si
H 4 ガスを利用して５１０〜５５０℃の温度範囲で非晶
質シリコン薄膜２を堆積させる。次に、非晶質シリコン
薄膜２を堆積した同一チューブ内で、圧力を１０-3Torr
に減圧し、温度は６００〜６５０℃に上げ、４〜１０時
間の間アニール工程を実施すると、非晶質シリコン薄膜
２内に少数の結晶核３が生成する。これにより、グレー
ンサイズが極大化されたポリシリコン薄膜４が形成でき
る。
面積当りのトラップを減らすと共に、生産性を向上させ
ることにある。 【構成】 まず、チューブ内の圧力を、肉厚の均一性を
保持することができる約１torr程度の圧力に設定し、Si
H 4 ガスを利用して５１０〜５５０℃の温度範囲で非晶
質シリコン薄膜２を堆積させる。次に、非晶質シリコン
薄膜２を堆積した同一チューブ内で、圧力を１０-3Torr
に減圧し、温度は６００〜６５０℃に上げ、４〜１０時
間の間アニール工程を実施すると、非晶質シリコン薄膜
２内に少数の結晶核３が生成する。これにより、グレー
ンサイズが極大化されたポリシリコン薄膜４が形成でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体のSRAM用
薄膜トランジスタ(Thin Film Transistor:以下 TFT と
いう) の製造方法に関し、特にTFT のチャンネル用ポリ
シリコン薄膜のグレーンサイズを大きく形成する方法に
関するものである。
薄膜トランジスタ(Thin Film Transistor:以下 TFT と
いう) の製造方法に関し、特にTFT のチャンネル用ポリ
シリコン薄膜のグレーンサイズを大きく形成する方法に
関するものである。
【０００２】
【従来の技術】スタティックラム(SRAM)素子の高集積化
に伴う高速動作、低い消耗電流の特性を満たすために、
PMOS形TFT の負荷セルに対する研究開発が急速になされ
ている。何故ならば、PMOS形TFT の負荷セルはSRAM素子
の特性の中で最も重要な、低いスタンバイ電流(stand-b
y current)維持及びデータ維持安定性に大きなメリット
を有するためである。
に伴う高速動作、低い消耗電流の特性を満たすために、
PMOS形TFT の負荷セルに対する研究開発が急速になされ
ている。何故ならば、PMOS形TFT の負荷セルはSRAM素子
の特性の中で最も重要な、低いスタンバイ電流(stand-b
y current)維持及びデータ維持安定性に大きなメリット
を有するためである。
【０００３】しかし、このようなPMOS TFTタイプの負荷
セルは、PMOSのチャンネルが単結晶シリコン薄膜によっ
て形成されるものではなくポリシリコン薄膜によって形
成されるため、グレーン バウンダリ ポテンシャル
バリア(Grain Boundary Potential Barrier)による低い
キャリア移動(Carrier Mobility)と、グレーン バウン
ダリにトラップされたキャリアの熱放射(Thermal Emiss
ion)、電気場放射(Electric Field Emission) による漏
洩電流等の問題を含んでおり、製造工程が複雑であると
いう問題があった。
セルは、PMOSのチャンネルが単結晶シリコン薄膜によっ
て形成されるものではなくポリシリコン薄膜によって形
成されるため、グレーン バウンダリ ポテンシャル
バリア(Grain Boundary Potential Barrier)による低い
キャリア移動(Carrier Mobility)と、グレーン バウン
ダリにトラップされたキャリアの熱放射(Thermal Emiss
ion)、電気場放射(Electric Field Emission) による漏
洩電流等の問題を含んでおり、製造工程が複雑であると
いう問題があった。
【０００４】したがって、TFT 技術でチャンネル用ポリ
シコン薄膜のグレーンバウンダリによる低いキャリアの
移動、及び漏洩電流の問題の解決のために、チャンネル
用ポリシリコン薄膜の単位面積当りの、グレーンバウン
ダリの長さを最小にする方法、即ち、グレーンサイズを
最大限大きく形成する工程が提起された。
シコン薄膜のグレーンバウンダリによる低いキャリアの
移動、及び漏洩電流の問題の解決のために、チャンネル
用ポリシリコン薄膜の単位面積当りの、グレーンバウン
ダリの長さを最小にする方法、即ち、グレーンサイズを
最大限大きく形成する工程が提起された。
【０００５】このため、従来の技術では、低温で非晶質
シリコン薄膜をLP又はPECVD 方法で堆積させた後、不活
性気体のN 2 ガス雰囲気下において、６００〜６５０℃
という比較的低い温度範囲で長時間多結晶化アニール工
程を行っており、これによって、グレーンサイズを極大
化したTFT のチャンネルを製造していた。
シリコン薄膜をLP又はPECVD 方法で堆積させた後、不活
性気体のN 2 ガス雰囲気下において、６００〜６５０℃
という比較的低い温度範囲で長時間多結晶化アニール工
程を行っており、これによって、グレーンサイズを極大
化したTFT のチャンネルを製造していた。
【０００６】
【発明が解決しようとする課題】しかし、このような方
法では、反応用のチューブ内で非晶質シリコン薄膜を堆
積させた後、このチューブから一旦取り出し、他のチュ
ーブ内に移す際に、大気中に露出させなければならなか
った。このように、他のチューブの中に移動させた後
に、多結晶化アニール工程を実施しなければならず製造
工程が繁雑になり、生産性を低下させる欠点があった。
また、最終的に形成されるチャンネル用ポリシリコン薄
膜のグレーンサイズが０．３μｍ以下に形成されるた
め、TFT のチャンネル特性の中でＩon／Ｉoff 電流比が
低いという問題を抱えている。
法では、反応用のチューブ内で非晶質シリコン薄膜を堆
積させた後、このチューブから一旦取り出し、他のチュ
ーブ内に移す際に、大気中に露出させなければならなか
った。このように、他のチューブの中に移動させた後
に、多結晶化アニール工程を実施しなければならず製造
工程が繁雑になり、生産性を低下させる欠点があった。
また、最終的に形成されるチャンネル用ポリシリコン薄
膜のグレーンサイズが０．３μｍ以下に形成されるた
め、TFT のチャンネル特性の中でＩon／Ｉoff 電流比が
低いという問題を抱えている。
【０００７】したがって、本発明はこのような従来の技
術の問題点を解決すべくなされたものであり、その目的
は、ポリシリコン薄膜のグレーンサイズを大きくし、TF
T のチャンネル用ポリシリコン薄膜の単位面積当りのト
ラップを減らすことができる、TFT の製造方法を提供す
ることにある。また、他の目的は、生産性を向上させる
TFT の製造方法を提供することにある。
術の問題点を解決すべくなされたものであり、その目的
は、ポリシリコン薄膜のグレーンサイズを大きくし、TF
T のチャンネル用ポリシリコン薄膜の単位面積当りのト
ラップを減らすことができる、TFT の製造方法を提供す
ることにある。また、他の目的は、生産性を向上させる
TFT の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的の達成のため
に、本発明にかかる、チャンネル用のポリシリコン薄膜
を有するTFT の製造方法は、温度範囲を５１０〜５５０
℃とし、ポリシリコン薄膜の肉厚を均一に維持できるよ
うな約１torrの圧力で非晶質シリコン薄膜を堆積させる
工程と、同じ反応用のチューブ内の圧力を約１０-3torr
に下げ、所定の温度及び所定の時間でアニール工程を行
い、グレーンサイズが極大化したチャンネル用のポリシ
リコン薄膜を形成する工程とを含むものである。なお、
このアニール工程は、温度を６００〜６５０℃に上げ、
４〜１０時間の間、行うことが望ましい。
に、本発明にかかる、チャンネル用のポリシリコン薄膜
を有するTFT の製造方法は、温度範囲を５１０〜５５０
℃とし、ポリシリコン薄膜の肉厚を均一に維持できるよ
うな約１torrの圧力で非晶質シリコン薄膜を堆積させる
工程と、同じ反応用のチューブ内の圧力を約１０-3torr
に下げ、所定の温度及び所定の時間でアニール工程を行
い、グレーンサイズが極大化したチャンネル用のポリシ
リコン薄膜を形成する工程とを含むものである。なお、
このアニール工程は、温度を６００〜６５０℃に上げ、
４〜１０時間の間、行うことが望ましい。
【０００９】
【実施例】以下、本発明の実施例を別添図面に基づいて
説明する。
説明する。
【００１０】図１（ａ）乃至（ｃ）は，本発明にかか
る、チャンネル用のポリシリコン薄膜を有するTFT を製
造する工程を順に示した断面図である。
る、チャンネル用のポリシリコン薄膜を有するTFT を製
造する工程を順に示した断面図である。
【００１１】まず、酸化膜（１）上部に、SiH 4 ガスを
利用し、５１０〜５５０℃の温度範囲において、非晶質
シリコン薄膜（２）を形成する（図１（ａ））。この
時、堆積圧力を非晶質シリコン薄膜（２）の肉厚の均一
性を保つことができる圧力、例えば1Torr 程度として堆
積速度を早くする。これにより、グレーンサイズに決定
的な影響を及ぼす結晶核が生成される可能性を最小限に
抑えることができる。
利用し、５１０〜５５０℃の温度範囲において、非晶質
シリコン薄膜（２）を形成する（図１（ａ））。この
時、堆積圧力を非晶質シリコン薄膜（２）の肉厚の均一
性を保つことができる圧力、例えば1Torr 程度として堆
積速度を早くする。これにより、グレーンサイズに決定
的な影響を及ぼす結晶核が生成される可能性を最小限に
抑えることができる。
【００１２】次に、形成した非晶質シリコン薄膜（２）
を、同じ反応用のチューブ内で、温度を600 〜650 ℃に
上昇させると共に、圧力を約１０-3Torrに減圧し、４〜
１０時間程度アニール工程を実施する。この過程で非晶
質シリコン薄膜（２）内に少数の結晶核（３）が生成さ
れる（図１（ｂ））。
を、同じ反応用のチューブ内で、温度を600 〜650 ℃に
上昇させると共に、圧力を約１０-3Torrに減圧し、４〜
１０時間程度アニール工程を実施する。この過程で非晶
質シリコン薄膜（２）内に少数の結晶核（３）が生成さ
れる（図１（ｂ））。
【００１３】このアニール工程により、図１（ｃ）に示
すように、結晶核（３）が成長して、グレーンサイズが
極大化したポリシリコン薄膜（４）が形成される。
すように、結晶核（３）が成長して、グレーンサイズが
極大化したポリシリコン薄膜（４）が形成される。
【００１４】従来の技術により形成されたTFT のチャン
ネル用のポリシリコン薄膜に比べ、本実施例によって形
成したチャンネル用のポリシリコン薄膜の方が、Ｉon／
Ｉoff 電流比が１．５倍に向上したことが、実験により
確認できた。
ネル用のポリシリコン薄膜に比べ、本実施例によって形
成したチャンネル用のポリシリコン薄膜の方が、Ｉon／
Ｉoff 電流比が１．５倍に向上したことが、実験により
確認できた。
【００１５】
【発明の効果】以上説明したように、本発明にかかる薄
膜トランジスタの製造方法によれば、非晶質シリコン薄
膜を堆積させる工程と、低温の長時間のアニール工程と
を一つのチューブ内で行うため、生産性を向上させるこ
とができる。また、非晶質シリコン薄膜の堆積後、真空
状態でアニール工程を行うことによりポリシリコン薄膜
のグレーンサイズが極大化されるので、成長したポリシ
リコン薄膜をTFT のチャンネルポリシリコン薄膜に用い
た場合、TFT の特性を向上させることが可能となる。
膜トランジスタの製造方法によれば、非晶質シリコン薄
膜を堆積させる工程と、低温の長時間のアニール工程と
を一つのチューブ内で行うため、生産性を向上させるこ
とができる。また、非晶質シリコン薄膜の堆積後、真空
状態でアニール工程を行うことによりポリシリコン薄膜
のグレーンサイズが極大化されるので、成長したポリシ
リコン薄膜をTFT のチャンネルポリシリコン薄膜に用い
た場合、TFT の特性を向上させることが可能となる。
【図１】（ａ）は酸化膜上に非晶質シリコン膜を形成し
た状態を示す断面図である。（ｂ）は非晶質シリコン膜
内に少数の結晶核が生成された状態を示す断面図であ
る。（ｃ）はグレーンサイズが極大化したポリシリコン
薄膜を示す断面図である。
た状態を示す断面図である。（ｂ）は非晶質シリコン膜
内に少数の結晶核が生成された状態を示す断面図であ
る。（ｃ）はグレーンサイズが極大化したポリシリコン
薄膜を示す断面図である。
１…酸化膜、２…非晶質シリコン薄膜、３…結晶核(see
d)、４…ポリシリコン薄膜。
d)、４…ポリシリコン薄膜。
Claims (2)
- 【請求項１】 チャンネル用のポリシリコン薄膜を有す
る薄膜トランジスタの製造方法において、 チューブ内の圧力を、下部の物質層の上部にほぼ肉厚の
均一性を保持することができる約１torrの圧力に設定す
ると共に、SiH 4 ガスを利用して５１０〜５５０℃の温
度範囲で非晶質シリコン薄膜を堆積させる工程と、 前記チューブ内の圧力を約１０-3torrに減圧し、所定の
温度及び時間の間、アニール工程を行い、グレーンサイ
ズが極大化した前記ポリシリコン薄膜を形成する工程と
を含む薄膜トランジスタの製造方法。 - 【請求項２】 前記アニール工程は、６００〜６５０℃
の温度で４〜１０時間の間、行うことを特徴とする請求
項１記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-17795 | 1992-09-29 | ||
| KR1019920017795A KR950010859B1 (ko) | 1992-09-29 | 1992-09-29 | 박막 트랜지스터의 채널폴리 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204252A true JPH06204252A (ja) | 1994-07-22 |
| JPH0817239B2 JPH0817239B2 (ja) | 1996-02-21 |
Family
ID=19340292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242998A Expired - Fee Related JPH0817239B2 (ja) | 1992-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5429961A (ja) |
| JP (1) | JPH0817239B2 (ja) |
| KR (1) | KR950010859B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5950082A (en) * | 1996-09-30 | 1999-09-07 | Advanced Micro Devices, Inc. | Transistor formation for multilevel transistors |
| US6150695A (en) * | 1996-10-30 | 2000-11-21 | Advanced Micro Devices, Inc. | Multilevel transistor formation employing a local substrate formed within a shallow trench |
| US7547939B2 (en) * | 2005-11-23 | 2009-06-16 | Sensor Electronic Technology, Inc. | Semiconductor device and circuit having multiple voltage controlled capacitors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358326A (en) * | 1980-11-03 | 1982-11-09 | International Business Machines Corporation | Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing |
| US4597160A (en) * | 1985-08-09 | 1986-07-01 | Rca Corporation | Method of fabricating a polysilicon transistor with a high carrier mobility |
| JPS6310573A (ja) * | 1986-07-02 | 1988-01-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4897360A (en) * | 1987-12-09 | 1990-01-30 | Wisconsin Alumni Research Foundation | Polysilicon thin film process |
| JP2880175B2 (ja) * | 1988-11-30 | 1999-04-05 | 株式会社日立製作所 | レーザアニール方法及び薄膜半導体装置 |
| US5180690A (en) * | 1988-12-14 | 1993-01-19 | Energy Conversion Devices, Inc. | Method of forming a layer of doped crystalline semiconductor alloy material |
| US5147826A (en) * | 1990-08-06 | 1992-09-15 | The Pennsylvania Research Corporation | Low temperature crystallization and pattering of amorphous silicon films |
| JP2987987B2 (ja) * | 1991-04-22 | 1999-12-06 | 松下電器産業株式会社 | 結晶半導体薄膜の形成方法並びに薄膜トランジスタの製造方法 |
| JPH05343316A (ja) * | 1991-09-30 | 1993-12-24 | Nec Corp | 半導体装置の製造方法 |
| US5266504A (en) * | 1992-03-26 | 1993-11-30 | International Business Machines Corporation | Low temperature emitter process for high performance bipolar devices |
-
1992
- 1992-09-29 KR KR1019920017795A patent/KR950010859B1/ko not_active IP Right Cessation
-
1993
- 1993-09-28 US US08/127,968 patent/US5429961A/en not_active Expired - Lifetime
- 1993-09-29 JP JP5242998A patent/JPH0817239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817239B2 (ja) | 1996-02-21 |
| KR940007975A (ko) | 1994-04-28 |
| KR950010859B1 (ko) | 1995-09-25 |
| US5429961A (en) | 1995-07-04 |
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