KR100660159B1 - 고분자 박막 내에 형성된 Ｎｉ1-ｘＦｅｘ 나노결정체를이용한 플로팅 게이트 및 이를 이용한 플래쉬 기억소자 - Google Patents
고분자 박막 내에 형성된 Ｎｉ1-ｘＦｅｘ 나노결정체를이용한 플로팅 게이트 및 이를 이용한 플래쉬 기억소자 Download PDFInfo
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Abstract
본 발명은 고분자 박막 내에 자발형성된 Ni1-xFex(0<x<0.5) 나노결정체를 이용한 나노 플로팅 게이트를 갖는 고효율 저비용의 플래쉬 메모리 소자에 관한 것으로 본 발명의 Ni1-xFex 나노결정체를 갖는 나노 플로팅 게이트의 제조방법에 따르면 Ni1-xFex 나노결정체의 크기와 밀도의 조절이 용이하며 이를 통한 나노 플로팅 게이트의 성능을 향상시킬 수 있다. 또한 전기적 , 화학적으로 안정한 나노 플로팅 게이트를 이용함으로써 고효율 저비용의 나노 플로팅 게이트의 메모리 소자 및 그 제조방법을 제공하는 효과가 있다.
플래시 메모리, Ni1-xFex 나노결정체, 플로팅 게이트, 고분자 박막
Description
도 1은 폴리이미드 박막 내에 나노 결정체로 형성된 Ni1-xFex 나노 결정체의 투과전자현미경 사진이다(위: 평면, 아래: 단면).
도 2는 폴리이미드 박막 내에 나노 결정체로 형성된 Ni1-xFex 나노 결정체의 제한시야 전자회절(Selected Area Electron Diffraction) 패턴 이미지이다.
도 3은 폴리이미드 내에 형성된 Ni1-xFex 나노 결정체를 이용한 나노 플로팅 게이트를 가지는 플래쉬 메모리 소자의 개략도이다.
도 4는 본 발명의 일 실시예에서 제조된 플래쉬 메모리 소자에 전압을 인가하여 정전 용량값을 측정하여 도시한 그래프이다.
도 5는 본 발명의 일 실시예에서 제조된 플래쉬 메모리 소자에 전압을 인가하여 컨덕턴스를 측정하여 도시한 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100:반도체 기판 110:고분자 박막 111: Ni1-xFex 나노결정체
121:소스영역 122:드레인 영역 130:콘트롤 게이트
본 발명은 Ni1-xFex (0<x<0.5)나노 플로팅 게이트 및 그 제조방법, 및 이를 포함하는 플래쉬 메모리 소자에 관한 것으로, 보다 상세하게는, 고분자 박막 내에 자발형성된 Ni1-xFex 나노결정체를 이용한 나노 플로팅 게이트를 갖는 고효율 저비용의 플래쉬 메모리 소자에 관한 것이다.
나노구조 형성 기술의 빠른 발전으로 나노스케일의 전자 및 광학전자 장치의 제조가 가능하게 되었다. 그러한 나노스케일의 양자 구조들은 차세대 메모리 소자에 있어서 매우 훌륭한 잠재적인 응용가능성을 가진다. 나노스케일의 메모리 소자 중에서도 나노스케일의 게이트를 갖는 비휘발성 메모리소자는 나노스케일의 플로팅 게이트를 사용함으로써 낮은 전력 소비로도 조작이 가능하기 때문에 저전력 및 초고밀도 요소로 사용하기에 매우 유망하다.
나노입자를 사용한 플래쉬 메모리 소자들은 나노입자들이 충전 및 방전 섬(island)의 역할을 하도록 그 잠재적인 응용가능성을 개발하기 위하여 다양한 방법을 사용하여 많은 연구가 있었다. 산화(E. Leobandung, L. Guo, Y. Wang, and S. Y. Chou, Appl. Phys. Lett. 67, 938, (1995)), 습식식각(H. Ishikuro, T. Fujii, T. Saraya, G. Hashiguchi, T. Hiramoto, and T. Ikoma, Appl. Phys. Lett. 68, 3585, (1996)), 주사형터널링현미경 나노산화(E. S. Snow and P. M. Cambell, Appl. Phys. Lett. 64, 1932 (1994)), 원자력현미경(K. Matsumoto, M. Ishii, K. Segawa, Y. Oka, B. J. Vartanian, and J. S. Harris, Appl. Phys. Lett. 68, 34 (1996)) 및 집속이온빔공정(T. W. Kim, D. C. Choo, J. H. Shim, and S. O. Kang, Appl. Phys. Lett. 80, 2168 (2002))과 같은 기술들을 사용하여 나노입자들을 형성시켰다.
최근에는 절연층 내에 3차원적으로 갇힌 나노입자에 대한 연구가 나노스케일의 플로팅 게이트를 갖는 비휘발성 플래쉬 메모리 소자에 응용하기 위하여 폭넓게 연구되었다. 심지어 몇몇 연구들은 SiO2 내에 Si 입자들을 주사탐침기, e-빔 및 X-레이 방법을 사용하여 형성시키기 위한 것이다(S. Huang, S. Banerjee, R. T. Tung, and S. Oda, J. Appl. Phys. 94, 7261 (2003), S. J. Lee, Y. S. Shim, H. Y. Cho, D. Y. Kim, T. W. Kim, and K. L. Wang, Jpn. J. Appl. Phys.
42, 7180 (2003), S. Huang, S. Banerjee, R. T. Tung, and S. Oda, J. Appl. Phys.
93, 576 (2003))
그러나, 간단한 기술로 대체적인 절연층 내에 자가 형성된 나노입자들에 대한 연구는 아직 보고된 바가 없다.
최근 절연체로 현재 주로 사용되고 있는 SiO2를 대체할 새로운 물질들의 개발이 요구되어지고 있다. 그 중에서도 기존의 무기절연재료를 대체할 물질로 유기 절연재료인 폴리이미드가 등장하게 되었다. 폴리이미드는 독특한 열적, 기계적, 유전적 특성 때문에 집적회로의 절연 중간층, 고밀도 연결소자 패키지를 포함한 여러 분야의 초정밀 전자 공업에서 광범위하게 사용되고 있다. 특히, 폴리이미드의 유전율은 기존 무기재료에 비해 낮은 것으로 알려져 있다.
한편, 플래쉬 메모리 소자는 일반적으로 실리콘 기판 상부에 박막의 터널 산화막과, 그 상부에 폴리실리콘으로 이루어진 플로팅 게이트와 플로팅 게이트 전극 상부에 형성되는 게이트 전극간 절연막과, 소정의 전압을 인가받는 콘트롤(control) 게이트 전극이 구비된다.
종래의 터널 산화막은 그 제조방법이 복잡하고 높은 프로그래밍 전압이 요구되는 단점이 있었다.
따라서, 차세대 메모리 소자인 플래쉬 메모리 소자의 나노 플로팅 게이트 형성에 있어서, 상온에서 낮은 전압에서도 기판에서 전자의 투과를 하여 나노 결정체에 구속되는 효과가 가능한 물질과 간단하게 입자의 크기나 밀도의 제어가 가능한 기술이 요구되어 왔다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 별도의 터널 산화막의 형성이 필요없이 간단한 증착법과 열처리를 통해 고분자 내에 Ni1-xFex 나노 결정체를 간단하게 형성하는 방법 및 그 나노 결정체를 이용한 나노 플로팅 게이트를 가진 고효율 저비용의 플래쉬 메모리 소자 및 그 제조방법을 제공함을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은 고분자 전구체 경화 중의 Ni1-xFex 필름의 선택적 반응을 이용하여 고분자 층 내에 Ni1-xFex
나노결정체를 형성하는 방법을 제공한다. 니켈의 양이 철에 비하여 상대적으로 높아야 하므로 x는 0과 0.5사이이다.
본 발명의 플래쉬 메모리 소자는 활성 영역을 갖는 반도체 기판; 상기 활성영역에 형성되되, 서로 이격된 드레인 영역 및 소오스 영역; 상기 드레인 영역 및 상기 소오스 영역 사이의 채널 영역 상에 형성되되, 상기 소오스 영역에 인접하도록 형성되고 고분자 박막 내의 Ni1-xFex 나노 결정체로 구성된 플로팅 게이트와, 상기 플로팅 게이트 상부에 상기 고문자 박막에 의해 전기적으로 분리되어 형성된 컨트롤 게이트를 포함하여 구성된다. 상기 고분자 박막 내의 금속 또는 금속 산화물 나노 결정체는 단층 또는 다층으로 형성될 수 있다.
바람직하게는, 상기 고분자 박막은 폴리이미드 박막이다.
또한, 본 발명의 플래쉬 메모리 소자의 제조방법은 반도체 기판의 전면상에 고분자 박막 내에 Ni1-xFex 나노결정체가 자발 형성된 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 양측부에 소오스 및 드레인을 형성하는 단계 및 전체 상부 면에 컨트롤 게이트를 순차적으로 형성하는 단계를 포함한다.
바람직하게는, 상기 플로팅 게이트를 형성하는 단계는, 절연체 고분자 단량체를 포함하는 산성 전구체를 용매에 녹여 액상으로 만든 후, 이를 상기 반도체 기판 상에 스핀 코팅하는 단계, 상기 코팅된 산성 전구체로부터 용매를 제거하는 단계, Ni1-xFex 층을 스퍼터링하는 단계, 상기 Ni1-xFex 층 위에 다시 절연체 고분자 단량체를 포함하는 산성 전구체를 용매에 녹여 스핀 코팅하는 단계, 상기 코팅된 산성 전구체로부터 용매를 제거하는 단계 및 상기 코팅된 산성전구체 내부에서 가교결합이 일어나도록, 상기 고분자 물질에 열을 가하는 단계를 포함한다.
본 발명의 상기 용매는 절연체전구체의 종류에 따라 N-Metyl-2-Pyrrolidone(NMP), 물, N-디메틸아세트아미드, 디글림(diglyme) 중에서 선택되는 하나 또는 하나이상의 혼합물을 선택할 수 있다.
본 발명에 의하면, 폴리이미드 박막 내에 분산된 고밀도 나노 결정체가 형성된 플로팅 게이트를 형성할 수 있으며. Ni1-xFex 에서의 조성, 증착된 두께, 용매와 전구체의 혼합 비율, 경화작용 과정의 조건을 변화시킴으로써 형성되는 나노 결정체의 크기 및 밀도를 제어할 수 있으므로 전체적인 소자의 특성을 제어하는 것이 용이하다.
또한, 일반적으로 폴리이미드의 유전율은 약 2.9로서 본 발명의 폴리이미드 박막은 종래의 터널 산화막을 대체하고 폴리이미드 박막 내의 나노 결정체는 플로팅 게이트로 이용된다. 따라서 본 발명의 플래쉬 메모리 소자의 제조시 별도의 터 널 산화막을 형성할 필요가 없다.
실시예
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
실시예 1: 폴리이미드 박막내의 Ni
1-x
Fe
x
나노결정체의 형성
실리콘 기판 상부에 N-Metyl-2-Pyrrolidone(NMP)을 용매로 하여 전구체 Biphenyltetracaboxylic Dianhydide-p-Phenylenediamine(BPDA-PDA)(PI2610D, 듀퐁)형의 폴리아믹산을 1:3의 부피비로 스핀 코팅하였다. 135℃에서 30분 간 열을 가하여 잔여 용매를 증발제거하였다. 생성된 폴리아미드 층 위에 Ni0.8Fe0.2 층을 5nm두께로 스퍼터링 공정으로 형성한다. 그 위에 다시 상기와 동일한 방법을 폴리아믹산을 스핀 코팅 한 후 상온에서 2시간 둔다. 상기 PI/Ni0.8Fe0.2 /PI/n-Si 를 135℃에서 30분 간 열을 가하여 잔여 용매를 증발제거한 후 약 10-3Pa 의 압력하에서 400℃에서 한 시간 동안 열을 가하여 상기 폴리아믹산을 폴리이미드로 경화하였다. 먼저 증착된 PI층은 터널링 막으로 사용되었고 두번째 증착된 PI층은 절연층으로 사용된다.
실시예 2: 폴리이미드 박막내의 Ni
1-x
Fe
x
나노결정체의 TEM 결과
실시예 1에서 제조된 PI 박막 내의 Ni0.8Fe0.2 나노결정체를 JEM 2010 JEOL 투과전자 현미경(TEM)으로 관찰하여 도 1에 도시하였다. 도 1 위의 평면 명시야상에 따르면 폴리이미드 박막 내에 Ni1-xFex 나노결정체가 분산되어 형성되었으며 Ni0.8Fe0.2 나노결정체의 크기는 4~6nm 이하였으며 나노결정체의 표면 밀도는 약 2×1012cm-2이다. 도 2 아래의 단면 명시야상에 따르면 Ni1-xFex 나노결정체는 단일층으로 위치한다. Ni1-xFex 의 측면 크기는 약 4~6nm사이이다. 터널막 폴리이미드층과 폴리이미드 절연층의 두께는 모두 약 40nm이었다.
실시예 3: 폴리이미드 박막내의 Ni
1-x
Fe
x
나노결정체의 SADP 결과
도 2는 폴리이미드 박막 내에 나노 결정체로 형성된 Ni1-xFex 나노 결정체의 제한시야 전자회절(Selected Area Electron Diffraction) 패턴 이미지이다. 이로부터 상기 나노 결정체가 면심 입방 구조임을 알 수 있으며 작은 입자 크기로 인한 회절고리가 나타난다.
실시예 4: 플래쉬 메모리 소자에 필요한 나노플로팅게이트 구조 제작
도 3은 Al/PI/Ni1-xFex/PI/n-Si본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 개략도이다. 도 3을 참조하면, 반도체 기판(100) 예를들어, P형의 불순물이 도핑된 실리콘 기판상에 폴리이미드의 산성전구체를 NMP에 녹여 액상으로 만든 후 스핀 코팅한 후 열을 가하여 폴리이미드 박막(110)을 적층한다. 생성된 폴리아미드 층 위에 Ni0.8Fe0.2층을 스퍼터링 공정으로 형성한다. 그 위에 다시 상기와 동일한 방법으로 폴리아미드 박막을 형성한다. 열을 가하여 잔여 용매를 증발시킨 후 400℃에서 한 시간 동안 열을 가하여 상기 폴리아믹산을 폴리이미드로 경화하면 Ni0.8Fe0.2 와 폴리아미드가 결합하여 Ni0.8Fe0.2 나노 결정체를 형성한다. 이 때 상기 폴리이미드 박막(110)의 내부에 Ni0.8Fe0.2층 나노 결정체(111)가 전체적으로 균일한 분포로 형성된다. 상기 폴리이미드 박막을 식각한 양측에 소오스 및 드레인 영역(121, 122)을 형성하고 상기 폴리이미드 박막(110) 상부에 Al 등의 금속게이트로 이루어진 콘트롤 게이트(130)가 형성된다.
상기 메모리 소자에 쓰기를 하고자 하는 경우 VGB에 양의 전압을 인가하면 기판의 전자들은 투과를 통해 나노 결정체에 갇히게 되고 이때 셀의 문턱 전압은 양의 값을 갖는다. 소거시에는 VGB에 음의 전압을 인가하고 전자들은 역 투과를 통해 나노 결정체에서 기판으로 유입된다. 이 경우 셀의 문턱 전압은 음의 값을 갖는다. 읽기는 VDS에 음의 전압을 인가하고, VGS에 0V를 인가하여 셀의 문턱전압의 크기가 양이냐 음이냐에 따라 드레인 전류의 유무를 결정하고, 그것을 통해 드레인 전압 값으로 데이터 "1" 또는 "0"을 읽어낸다.
실시예 5: Al/PI/Ni
1-x
Fe
x
/PI/n-Si 에서 용량-전압특성
도 4는 실시예 4에서 제조된 Ni1-xFex 나노 결정체를 이용한 나노 플로팅 게이트를 가지는 Al/폴리아미드/Ni1-xFex나노 결정체/폴리아미드/n-Si(100)구조에 대한 정전용량-전압특성을 도시한 그래프이다. 화살표 1은 순방향으로 전압을 인가하였을 때이고, 화살표 2는 역방향으로 전압을 인가하였을 때 관측한 용량-전압값이다. 상기 C-V 결과는 전하 트랩 지역을 갖는 나노결정체 Si를 이용한 플로팅게이트를 갖는 금속-절연체-반도체(MIS) 기억소자의 C-V 결과와 유사하다. C-V 특성에 나타나는 시계방향 히스테리시스는 나노 결정체가 전하를 포획했음을 나타낸다.
실시예 6: Al/PI/Ni
1-x
Fe
x
/PI/n-Si 에서 컨덕턴스-전압특성
도 5는 실시예 4에서 제조된 Ni1-xFex 나노 결정체를 이용한 나노 플로팅 게이트를 가지는 Al/폴리이미드/Ni1-xFex나노 결정체/폴리이미드/n-Si(100)구조에 대한 컨덕턴스-전압특성을 도시한 그래프이다. 순방향 및 역방향 G-V 측정에서 G-V 평활전압(flatband voltage) 주위에 넓은 피크가 존재하며 이것은 Ni1-xFex 나노 결정체의 에너지 손실과 관련한 것이다. 이 같은 결과는 Al/폴리이미드/Ni1-xFex나노 결정체/폴리이미드/n-Si(100)구조가 비휘발성 단일 전자 메모리 소자에서 플로팅 게이트로서 사용될 수 있음을 말한다. 약 40nm의 하위 폴리이미드 층이 터널막으로 사용된다고 할때 종래의 산화물 터널막이 2nm의 두께를 갖는 것과 비교할 때 매우 놀라운 것이다.
본 발명은 종래의 플래쉬 메모리 소자의 나노 결정체의 형성과정보다 매우 간단하게 Ni1-xFex(0<x<0.5)나노 결정체를 형성할 수 있으며 전체적으로 균일한 분포를 가지는 결정체들이 고분자층으로 둘러쌓여있어 결정체의 응집현상 없이 나노 결정체의 크기나 밀도를 제어할 수 있으며 터널산화막을 별도로 필요로 하지 아니하 고 작동전압을 낮출 수 있다. 또한, 종래의 나노 플로팅 게이트보다 전기적으로나 화학적으로 안정성을 갖는 나노 플로팅 게이트를 이용함으로써 고효율 저비용의 나노 플로팅 게이트의 메모리 소자 및 그 제조방법을 제조하는 우수한 효과가 있으며 정보 전자 통신분야에서 매우 유용한 발명이다.
Claims (10)
- 활성 영역을 갖는 반도체 기판; 상기 활성영역에 형성되되, 서로 이격된 드레인 영역 및 소오스 영역; 상기 드레인 영역 및 상기 소오스 영역 사이의 채널 영역 상에 형성되되, 상기 소오스 영역에 인접하도록 형성되고 고분자 박막 내의 Ni1-xFex (0<x<0.5)나노결정체로 구성된 플로팅 게이트와, 상기 플로팅 게이트 상부에 상기 고분자 박막에 의해 전기적으로 분리되어 형성된 컨트롤 게이트를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서, 상기 고분자 박막은 폴리이미드 박막임을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항 또는 제 2항에 있어서, 상기 x는 0.2임을 특징으로 하는 플래쉬 메모리 소자.
- 플래쉬 메모리 소자 제조방법에 있어서,반도체 기판의 전면상에 절연체 고분자 박막 내의 Ni1-xFex (0<x<0.5)나노결정체로 구성된 플로팅 게이트를 형성하는 단계; 및상기 플로팅 게이트 양측부에 소오스 및 드레인을 형성한 후 전체 상부면에 컨트롤 게이트를 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자 제조방법.
- 제 4항에 있어서,상기 플로팅 게이트를 형성하는 단계는 절연체 고분자 단량체를 포함하는 산성 전구체를 용매에 녹여 액상으로 만든 후, 상기 반도체 기판상에 스핀 코팅하고 잔여 용매를 제거하는 단계;상기 고분자층위에 Ni1-xFex (0<x<0.5) 스퍼터링하는 단계;상기 스퍼터링된 Ni1-xFex 층 상에 다시 절연체 고분자 단량체를 포함하는 산성 전구체를 용매에 녹여 스핀 코팅하고 잔여 용매를 제거하는 단계; 및상기 코팅된 고분자 물질 내부에서 Ni1-xFex 나노결정체가 형성되도록 상기 고분자 물질에 열을 가하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 5항에 있어서, 상기 절연체 고분자는 폴리이미드임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4항 내지 제 6항의 어느 한 항에 있어서, 상기 산성 전구체는 카르복실기를 포함하는 산성 전구체임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 플래쉬 메모리 소자 제조방법에 있어서,반도체 기판의 전면상에 용매 N-메틸-2-피롤리돈(N-Metyl-2-Pyrrolidone, NMP)과 전구체 비페닐테트라카르복실릭 디언하이드라이드-p-페닐렌디아민( Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine, BPDA-PDA)형의 폴리아믹산을 혼합하여 스핀 코팅하고 잔여 용매를 제거하는 단계;상기 생성된 폴리이미드층 위에 Ni1-xFex (0<x<0.5) 스퍼터링하는 단계;상기 스퍼터링된 Ni1-xFex 층 상에 다시 용매 N-메틸-2-피롤리돈(N-Metyl-2-Pyrrolidone, NMP)과 전구체 비페닐테트라카르복실릭 디언하이드라이드-p-페닐렌디아민(Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine, BPDA-PDA) 형의 폴리아믹산을 혼합하여 스핀 코팅하고 잔여 용매를 제거하는 단계; 및 상기 폴리이미드 층에 열을 가하여 폴리이미드 층 내에 Ni1-xFex 나노결정체를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서, 상기 N-메틸-2-피롤리돈(N-Metyl-2-Pyrrolidone, NMP)과 전구체 비페닐테트라카르복실릭 디언하이드라이드-p-페닐렌디아민(Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine, BPDA-PDA)의 혼합비는 1:3의 부피비임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4 내지 제 6항, 제 8항 및 제 9항 중 어느 한 항에 있어서, 상기 x는 0.2임을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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| JPH11111867A (ja) | 1997-09-30 | 1999-04-23 | Sharp Corp | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 |
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