KR100783188B1 - 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자및 그 제조방법 - Google Patents
저분자로 형성한 터널링 층과 고분자 박막 내에 형성된나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 소재 공정 분야 또는 기억 소자 제작 분야에 관한 것으로, 특히 나노 결정체를 이용한 플로팅 게이트를 갖는 플래쉬 기억소자 및 그 제조방법에 관한 것이다. 본 발명의 일 측면에 따르면, 드레인 영역 및 소스 영역을 가지는 반도체 기판; 상기 드레인 영역 및 소스 영역의 중간 영역에 위치한 채널 영역 상에 형성되는 저분자 박막; 상기 저분자 박막상에 형성되는 고분자 박막; 상기 고분자 박막 내에 분산되어 형성된 나노 입자; 상기 드레인 영역 상에 형성된 드레인 전극; 상기 소스 영역 상에 형성된 소스 전극; 및 상기 고분자 박막 상에 형성된 게이트 전극을 포함하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자를 제시할 수 있다. 본 발명에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법은 절연성 저분자와 절연성 고분자를 사용할 경우 간단한 방법으로 저전압에서 구동이 가능하게 터널링 층을 유전 상수가 낮은 절연성 저분자를 통해 만들 수 있으며, 그 위에 절연성 고분자 안에 자발 형성된 나노 입자들을 형성하여 나노 플로팅 게이트로 사용하는 효과가 있다.
저분자, 고분자, 나노, 플래시 기억소자.
Description
도 1은 본 발명의 바람직한 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 사시도.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 고분자 박막 내에 형성된 나노 결정체의 평면 명시야상을 도시한 도면.
도 5는 본 발명의 바람직한 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 제조방법을 도시한 흐름도.
도 6은 본 발명의 바람직한 제1 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소 자의 에너지 밴드 구조를 도시한 도면.
도 7은 본 발명의 바람직한 제2 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 에너지 밴드 구조를 도시한 도면.
도 8은 본 발명의 바람직한 제3 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 에너지 밴드 구조를 도시한 도면.
도 9는 본 발명의 바람직한 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 쓰기, 읽기 및 소거에 따른 전류의 흐름을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 115 : 채널
120 : ZnO 나노 입자 125 : 저분자 터널링 층
130 : 고분자 박막 140 : 게이트 전극
150 : 소스 전극 155 : 소스 영역
160 : 드레인 전극 165 : 드레인 영역
170 : 제1 전원 180 : 제2 전원
본 발명은 소재 공정 분야 또는 기억 소자 제작 분야에 관한 것으로, 특히 나노 결정체를 이용한 플로팅 게이트를 갖는 플래쉬 기억소자 및 그 제조방법에 관한 것이다.
최근 절연체로 주로 사용되고 있는 SiO2를 대체할 새로운 물질들의 개발이 요구되어지고 있다. 그 중에서도 기존의 무기절연재료를 대체할 물질로 유기 절연재료인 폴리이미드가 등장하게 되었다. 폴리이미드는 독특한 열적, 기계적, 유전적 특성 때문에 집적회로의 절연 중간층, 고밀도 연결소자 패키지를 포함한 여러 분야의 초정밀 전자 공업에서 광범위하게 사용되고 있다. 특히, 폴리이미드의 유전율은 기존 무기재료에 비해 낮은 것으로 알려져 있다.
한편, 플래쉬 기억소자는 EPROM(Erasable Programmable ROM)의 작은 셀면적과 EEPROM(Electrically Erasable Programmable ROM)의 전기적 소거가 가능하다는 장점을 조합하여 개발된 것으로 EEPROM과 달리 블록단위로 내용을 지울 수도 있고, 다시 프로그램이 가능하여 수정이 쉽고 속도가 빠른 장점을 가지고 있다.
이러한 플래쉬 기억소자는 현재의 메인보드 상의 바이오스용으로 많이 사용되고 있으며, 이동전화기, 위성박스, 디지털카메라, DVD, MP3 플레이어, 게임기 등과 같은 전자 기기에 널리 쓰이고 있다.
플래쉬 기억소자는 일반적으로 실리콘 기판 상부에 박막의 터널 산화막과, 그 상부에 폴리실리콘으로 이루어진 플로팅 게이트와 플로팅 게이트 전극 상부에 형성되는 게이트 전극간 절연막과, 소정의 전압을 인가받는 콘트롤(control) 게이트 전극이 구비된다.
종래의 터널 산화막은 7nm이상의 두꺼운 터널링 SiO2박막을 사용하므로 그 제조방법이 복잡하고 높은 프로그래밍 전압이 요구되는 단점이 있었다. 또한, 터널링 절연체 안에 Si 나노 입자를 사용하여 나노 플로팅 게이트를 제작하였지만 터널링 절연체 안에 Si 나노 입자를 제작하는 방법은 공정이 복잡하게 되며 오직 적은 양의 소자를 고순도의 청정 조건하에만 제작이 가능하게 된다. 따라서 이러한 물질을 플래시 기억소자에 사용할 경우 생산 효율이 떨어지고 제조비용이 높아진다.
따라서, 차세대 메모리 소자인 플래쉬 메모리 소자의 나노 플로팅 게이트 형성에 있어서, 상온에서 낮은 전압에서도 기판에서 전자의 투과를 하여 나노 결정체에 구속되는 효과가 가능한 물질과 간단하게 입자의 크기나 밀도의 제어가 가능한 기술이 요구되어 왔다. 또한, 절연성 고분자인 폴리이미드를 사용할 경우 간단한 방법으로 폴리이미드 안에 자발 형성된 나노입자들을 형성하여, 저비용으로 새로운 장시간 및 대용량 기억소자의 성질을 가진 고효율 플래시 기억소자를 제작할 수 있는 방법에 필요성이 증대되고 있다.
본 발명은 폴리이미드 안에 자발 형성된 나노입자들을 형성하여, 저비용으로 새로운 장시간 및 대용량 기억소자의 성질을 가진 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법을 제공한다.
또한, 본 발명은 공정이 단순하고 고순도의 청정 환경을 요구하지 않으므로, 공정 과정이 대량 생산에 적합하여 높은 생산성을 기대할 수 있는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법을 제공한다.
또한, 본 발명은 절연성 저분자와 절연성 고분자를 사용할 경우 간단한 방법으로 저전압에서 구동이 가능하게 터널링 층을 유전 상수가 낮은 절연성 저분자를 통해 만들 수 있으며, 그 위에 절연성 고분자 안에 자발 형성된 나노 입자들을 형성하여 나노 플로팅 게이트로 사용하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법을 제공한다.
본 발명이 제시하는 이외의 기술적 과제들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 드레인 영역 및 소스 영역을 가지는 반도체 기판; 상기 드레인 영역 및 소스 영역의 중간 영역에 위치한 채널 영역 상에 형성되는 저분자 박막; 상기 저분자 박막상에 형성되는 고분자 박막; 상기 고분자 박막 내에 분산되어 형성된 나노 입자; 상기 드레인 영역 상에 형성된 드레인 전극; 상기 소스 영역 상에 형성된 소스 전극; 및 상기 고분자 박막 상에 형성된 게이트 전 극을 포함하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자를 제시할 수 있다.
또한, 본 발명의 다른 측면에 따르면, (a) 반도체 기판에 저분자 터널링 층을 형성하는 단계; (b) 상기 저분자 터널링 층 상에 금속 입자를 증착하는 단계; (c) 상기 증착된 금속 입자 상에 스핀 코팅 방식에 의해 고분자 박막을 형성하는 단계; (d) 상기 금속 입자과 상기 고분자 박막을 서로 반응시켜서 상기 고분자 박막 내에 분산된 나노 결정체를 형성하는 단계; (e) 상기 반도체 기판에서 상기 고분자 박막의 양측부에 드레인 영역 및 소스 영역을 형성하는 단계; 및 (f) 상기 드레인 영역, 상기 소스 영역 및 상기 고분자 박막 상에 각각 드레인 전극, 소스 전극 및 게이트 전극을 형성하는 단계를 포함하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법를 제시할 수 있다.
상기 단계 (b)에서, 상기 금속 입자는 상기 저분자 터널링 층 상에 스퍼터 공정을 통해 증착할 수 있다.
상기 단계 (b)에서, 상기 금속 입자의 두께는 5nm일 수 있다.
여기서, 상기 단계 (c)는 상기 증착된 아연 상에 N-Methyl-2-Pyrrolidone을 용매로 사용한 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine (BPDA-PDA) 형의 폴리아믹산을 스핀 코팅할 수 있다.
여기서, 상기 단계 (c)는 상기 용매를 제거하기 위해 135℃에서 30분 동안 열을 가하는 단계를 더 포함할 수 있다.
여기서, 상기 단계 (d)는, N2 환경 하에 350℃에서 두 시간 동안 열을 가함으로써 상기 아연과 상기 고분자 박막을 서로 반응시킬 수 있다.
여기서, 상기 단계 (e)는 상기 드레인 영역 및 상기 소스 영역을 형성하기 위해 이온 주입법을 이용하여 인을 주입하는 단계를 더 포함할 수 있다.
여기서, 상기 단계 (f)는 상기 드레인 영역, 상기 소스 영역 및 상기 고분자 박막 상에 각각 소정의 패턴이 형성된 마스크를 이용하여 드레인 전극, 소스 전극 및 게이트 전극을 형성할 수 있다.
여기서, 상기 저분자 박막의 유전상수는 2~2.5일 수 있다.
여기서, 상기 저분자 박막은 (18-phenoxyoctadecyl) trichlorosilane (PhO-OTS) 또는 methylsilsesquioxane(MSQ)일 수 있다.
여기서, 상기 고분자 박막은 폴리이미드 박막일 수 있다.
여기서, 상기 드레인 영역 및 소스 영역은 인이 주입되어 n형으로 형성될 수 있다.
이하, 본 발명에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호 를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 바람직한 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 사시도이다. 도 1을 참조하면, 반도체 기판(110), 소스 영역(155)과 드레인 영역(165)을 잇는 채널(미도시), 나노 입자(120), 저분자 박막(125), 고분자 박막(130), 게이트 전극(140), 소스 전극(150), 드레인 전극(160), 제1 전원(170) 및 제2 전원(180)이 도시된다.
본 발명의 일실시예에 따르면, 스핀 코팅과 경화작용 등을 통하여 절연성 고분자안에 나노 입자(예를 들면, ZnO)를 형성하여 전자가 나노 입자에 포획 및 방출되는 역할을 하는 나노 플로팅 게이트 구조를 가지는 플래시 기억 소자가 제시된다. 고분자 박막(130)(예를 들면, 폴리이미드, 이하에서는 고분자 박막으로 폴리이미드를 사용하는 경우를 중심으로 설명한다) 안에 균일한 분포를 가지는 나노입자들이 삽입되어 있고 고분자 박막(130) 안에 있는 나노 입자간의 상호 응집 작용이 없기 때문에 나노 입자의 크기와 밀도를 쉽게 조절하여 나노 입자에 포획 및 방출되는 전자의 개수를 조절할 수 있기 때문에 원하는 인가전압 영역에서 플래시 기억 소자로서의 제작이 가능하다. 기존의 플래시 기억 소자보다 전기적 및 화학적 안정성을 가진 고분자 박막(130) 및 나노 입자들을 이용하여 저비용으로 간단한 고효율 플래시 기억 소자를 제작할 수 있는 방법이 제시되고 있다.
여기서, 터널링 층으로 절연성 저분자를 사용한다. 절연성 저분자의 유전 상수를 조절하면 구동 전압을 제어할 수 있으므로, 필요에 상응하는 유전 상수를 가지는 절연성 저분자가 본 발명의 실시예에 적용될 수 있다. 즉, 유전 상수가 SiO2에 비해 낮은 절연성 저분자를 터널링 층으로 사용하는 경우 그렇지 않은 경우보다 낮은 전압에서 쓰기, 소거 등의 구동이 가능하다. 또한, 구동 전압을 낮추지 않는 경우에는 터널링 층의 두께를 증가시킬 수 있기 때문에, 절연층 사이의 누설 전류를 감소시켜 보다 장시간의 기억이 가능하게 된다. 그리고 그 위에 절연성 고분자 박막 안에 자발 형성된 금속 및 반도체 나노 입자들은 입자간의 상호 응집 작용이 없고 나노 입자의 크기, 밀도 및 분포를 조절할 수 있다. 따라서 나노 입자안에 포획되는 전자의 개수 및 포획율의 조정이 용이하기 때문에 원하는 구동 전압에서 작동하는 플래시 기억 소자의 제작이 가능하다. 이하에서 이를 제조하는 방법에 대해서 설명한다.
먼저, 반전층내에 전자를 포획 및 방출하고 전자의 이동도가 비교적 큰 반도체 기판(110)(예를 들면, p-Si) 위에 OH- 기를 형성하고, 상온에서 anhydrous toluene을 용매로 사용해 비정질 (18-phenoxyoctadecyl) trichlorosilane (PhO-OTS) 절연층을 증착한다. 그 위에 5 nm 두께로 금속(예를 들면, Zn) 또는 반도체 입자층을 스퍼터링 공정을 사용하여 증착한다. 그 위에 N-Methyl-2-Pyrrolidone을 용매로 사용한 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine (BPDA-PDA) 형의 폴리아믹산을 스핀 코팅한다. 용매를 제거하기 위해 135℃에서 30분 동 안 열을 가한 후, 나노 입자(예를 들면, ZnO 나노 입자)의 형성을 촉진시키기 위해 상온에서 24시간 보관한다. 그 후 N2 환경하에 350℃에서 두 시간 동안 열을 가하는 경화작용을 통하여 폴리이미드 박막(130) 내에 균일하게 분산된 고밀도 나노 입자를 형성할 수 있다. 여기서, 경화작용중에 다른 기체, 특히 산소가 유입되면 소자 형성에 치명적일 수 있으므로, 폴리이미드와 반응을 하지 않는 N2를 흘려보냄으로서 다른 가스가 유입되는 것을 막을 수 있다. 또한, 350℃는 비교적 나노 입자의 형성이 잘되는 온도로서 이러한 온도보다 더 높은 온도를 조건으로 할 수도 있다. 여기서, 나노 입자를 형성하기 위한 Zn, Cu는 폴리아믹산에 녹아 산화되기 때문에 경화 작용 후 산화물 반도체 나노 입자가 되어 폴리이미드 박막 전체에 고르게 분포되며, Ni1-xFex, Ag, Au의 경우는 폴리아믹산에 녹지 않기 때문에 금속 나노 입자 형태로 폴리이미드 박막에 단층으로 존재한다. 소스 영역(155)과 드레인 영역(165)을 형성하기 위해 마스킹 과정 후에 이온 주입법을 사용하여 인을 주입하여 n형의 소스 영역(155)과 드레인 영역(165)을 형성한다. 그리고 소스 전극(150), 드레인 전극(160) 및 게이트 전극(140)을 형성하기 위해 마스킹 과정을 거쳐 금속을 증착한다.
여기서, 형성된 절연성 저분자는 터널링 층의 역할을 하게 된다. 유전 상수가 낮은 절연성 저분자를 사용하면 구동 전압을 줄이거나 터널링 층의 두께를 증가시켜서 누설 전류를 줄여 장시간의 기억이 가능하게 할 수 있는 장점이 있다. 여기서, 절연성 저분자의 종류는 (18-phenoxyoctadecyl) trichlorosilane (PhO-OTS) 및 methylsilsesquioxane(MSQ)가 될 수 있으며, 절연성 저분자의 유전 상수(이하 상대 유전 상수임)의 범위는 2.0 ~ 2.5가 될 수 있다. 즉, 유전 상수가 각각 k1, k2인 절연체 1, 절연체 2가 붙어있는 경우에 두 절연체의 경계면에서 걸리는 전계 E1과 E2의 관계는 다음과 같다.
k1E1 = k2E2, (1)
E1 = (k2/k1)E2 (2)
즉, 상술한 식에서 절연체 1의 유전상수 k1이 작아질수록 전계 E1은 커지게 된다.
또한, 스핀 코팅으로 형성된 폴리이미드의 두께, 용매와 BPDA-PDA 전구체의 혼합 비율 및 경화작용의 조건들에 따라 폴리이미드 안에 형성되는 나노 입자의 크기 및 밀도를 조절할 수 있다. 여기서, 나노 입자(120)의 크기는 열처리 시간에 의해 결정된다. 열처리 시간이 짧으면 생성되는 나노 입자(120)의 크기도 작아지고, 열처리 시간이 길어지면 나노 입자의 크기도 커진다. 또한, 나노 입자(120)의 밀도는 열처리 시간이 길어지면 대체로 높아지며, 처음에 증착한 Zn의 양이 많아져도 밀도는 증가한다. 형성된 나노 입자(120)의 크기와 밀도를 조절하면 나노 입자(120)가 전자를 포획 및 방출하기 위해 외부에서 인가하는 전압의 크기의 조절이 가능하다. 폴리이미드 박막(130) 안에 자발 형성된 ZnO 나노 입자(120)를 사용하여 제작된 나노 플로팅 게이트 구조의 플래시 기억 소자는 제조 공정이 간단하고 가격 이 저렴한 고분자를 사용하기 때문에 기존의 터널링 절연체 안에 Si 나노 입자를 형성하는 복잡하고 정밀한 공정이 필요 없기 때문에 보다 낮은 제조비용에 높은 생산성을 가지게 된다. 외부에서 인가하는 전압의 크기에 따라 소자의 쓰기, 읽기 및 소거 과정을 본 발명이 제시한 새로운 플래시 기억 소자를 사용하여 효과적으로 조절할 수 있다.
이를 자세히 설명하면, 반도체 기판(110), 예를 들어, P형의 불순물이 도핑된 실리콘 기판상에 절연성 저분자를 형성한 후 그 위체 금속을 코팅하고, 폴리이미드의 산성전구체를 NMP에 녹여 액상으로 만든 후, 이를 상기 코팅된 금속 상에 스핀 코팅한 후 열을 가하여 폴리이미드 박막(130)을 적층한다. 이 때 상기 폴리이미드 박막(130)의 내부에 금속 산화물 나노 결정체(120)가 전체적으로 균일한 분포로 단층 또는 다층으로 존재하며 10~100nm의 두께로 형성된다. 상기 폴리이미드 박막(130)의 하부와 폴리이미드 박막(130) 내부의 나노 입체(120)와의 거리는 1~10nm이며 기판상에 코팅된 금속은 산화반응에 모두 참여하여 폴리이미드 박막(130) 내로 유입되었으므로 폴리이미드 박막(130)의 하부와 기판(110) 사이에는 잔여 금속이 존재하지 않는다. 상기 폴리이미드 박막(130)을 식각한 양측에 소오스 및 드레인 영역(155, 165)을 형성하고 상기 폴리이미드 박막(130) 상부에 게이트 전극(140)이 형성된다.
상기 메모리 소자에 쓰기를 하고자 하는 경우, 예를 들면, 제1 전원(170)에 양의 전압을 인가하면 기판의 전자들은 투과를 통해 나노 결정체에 갇히게 되고 이때 셀의 문턱 전압은 양의 값을 갖는다. 소거시에는 제1 전원(170)에 음의 전압을 인가하고 전자들은 역 투과를 통해 나노 결정체에서 기판으로 유입된다. 이 경우 셀의 문턱 전압은 음의 값을 갖는다. 읽기는 제2 전원(180)에 음의 전압을 인가하고, 제1 전원(170)에 0V를 인가하여 셀의 문턱전압의 크기가 양이냐 음이냐에 따라 드레인 전류의 유무를 결정하고, 그것을 통해 드레인 전압 값으로 데이터 "1" 또는 "0"을 읽어낸다.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 고분자 박막 내에 형성된 나노 결정체의 평면 명시야상을 도시한 도면이다.
도 2 내지 도 4를 참조하면, 폴리이미드 박막(130) 안에 자발 형성된 ZnO, Cu2O 및 Ni1-xFex 나노 입자들이 형성되어 있는 것을 투과 전자현미경으로 관찰한 것으로 상술한 형성 조건에 따라 나노 입자의 크기, 밀도 및 분포를 조정할 수 있다. 도 2에서는 ZnO 입자의 형성 상태, 도 3에서는 Cu2O의 입자의 형성 상태, 도 4에서는 Ni1-xFex 입자의 형성 상태를 도시한다. 나노 입자(예를 들면, ZnO 입자)의 크기는 10nm 이하이며 제조된 고분자 막의 두께는 80nm이고, 고분자 박막의 두께는 surface profiler(α-step, 표면단차측정기)와 TEM을 통하여 확인할 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 의 제조방법을 도시한 흐름도이다. 이하에서는 나노 입자가 ZnO인 경우를 중심으로 설명한다.
단계 S510에서, 반도체 기판에 저분자 터널링 층을 형성한다. 보다 상세하게는, p-Si 기판에 산소 플라즈마 공정을 사용하여 기판위에 OH- 기를 형성하고, 상온에서 anhydrous toluene을 용매로 사용해 비정질 (18-phenoxyoctadecyl) trichlorosilane (PhO-OTS) 절연층을 증착한다.
단계 S520에서는, 저분자 터널링 층 상에 아연을 증착한다. 여기서, 아연의 두께는 5 nm 정도 되며, 스퍼터링 공정을 사용하여 증착한다. 여기서 스퍼터링 공정은 박막 증착 기술 중 하나로 PVD(Physical Vapor Deposition)의 여러 방법 중 하나이다. 스퍼터링 공정은 물리적인 방법을 통하여 기판에 증착하고자 하는 물질을 증착하는 방법이다. 즉, 진공상태의 챔버(Chamber)에 Ar 가스를 주입시켜서 아연에 전원을 공급해주면 플라즈마가 형성 되며, 이 때 Ar+ 이온이 강하게 아연 원자에 부딪쳐 아연의 원자들이 물리적으로 기판 상에 증착된다.
단계 S530에서는, 증착된 아연 상에 스핀 코팅 방식에 의해 고분자 박막을 형성한다. 여기서, 증착된 아연 상에 N-Methyl-2-Pyrrolidone을 용매로 사용한 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine (BPDA-PDA) 형의 폴리아믹산을 스핀 코팅할 수 있다. 이후, 용매를 제거하기 위해 135℃에서 30분 동안 열을 가할 수 있다.
단계 S540에서는, 아연과 고분자 박막을 서로 반응시켜서 고분자 박막 내에 분산된 아연 산화물 나노 결정체를 형성한다. 여기서, N2 환경 하에 350℃에서 두 시간 동안 열을 가함으로써 상기 아연과 상기 고분자 박막을 서로 반응시킬 수 있다.
단계 S550에서는, 이후, 반도체 기판에서 고분자 박막의 양측부에 드레인 영역 및 소스 영역을 형성한다. 여기서, 상기 드레인 영역 및 상기 소스 영역을 형성하기 위해 이온 주입법을 이용하여 인을 주입할 수 있다.
단계 S560에서는, 드레인 영역, 소스 영역 및 고분자 박막 상에 각각 드레인 전극, 소스 전극 및 게이트 전극을 형성한다. 여기서, 소정의 패턴이 형성된 마스크를 이용하여 드레인 전극, 소스 전극 및 게이트 전극을 형성할 수 있다.
이상에서 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법을 일반적으로 도시한 사시도 및 흐름도를 설명하였으며, 이하에서는 첨부 도면을 참조하여, 본 발명에 따른 플래시 기억소자를 구체적인 실시예를 에너지 밴드 구조를 기준으로 설명하기로 한다.
도 6은 본 발명의 바람직한 제1 실시예에 따른 유전 상수가 큰 절연성 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 에너지 밴드 구조를 도시한 도면이다. 도 6을 참조 하면, ZnO 나노 입자(620), 터널링 층(625), 폴리이미드(630(1), 630(2))의 에너지 밴드 구조가 도시된다.
여기서, LUMOpoly는 고분자 궤도에서 전자가 비어 있는 가장 낮은 에너지 준위이고, HOMOpoly는 고분자 궤도에서 전자가 채워져 있는 가장 높은 에너지 준위이다. 또한, LUMOsmall는 저분자 궤도에서 전자가 비어 있는 가장 낮은 에너지 준위이고, HOMOsmall는 저분자 궤도에서 전자가 채워져 있는 가장 높은 에너지 준위이다. 또한, Ec(si)는 Si의 전도대에서 가장 낮은 에너지 준위이고, Ev(si)는 Si의 가전자대에서 가장 높은 에너지 준위이다. 또한, Ec(NC)는 반도체 나노 입자의 전도대에서 가장 낮은 에너지 준위이고, Ev(NC)는 반도체 나노 입자의 가전자대에서 가장 높은 에너지 준위이다.
비교적 큰 유전 상수를 가지는 절연성 저분자로 터널링 층을 형성하는 경우 터널링하는 전자의 개수가 비교적 작게 된다. 따라서, 구동 전압을 크게 하거나 또는 터널링 층(625)의 두께를 작게 함으로써 쓰기 또는 소거 동작을 할 수 있다.
도 7은 본 발명의 바람직한 제2 실시예에 따른 유전 상수가 작은 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 에너지 밴드 구조를 도시한 도면이다. 도 7을 참조하면, ZnO 나노 입자(720), 터널링 층(725), 폴리이미드(730(1), 730(2))의 에너지 밴드 구조가 도시된다. 상술한 제1 실시예와의 차이점을 위주로 도시 및 설명한다.
유전 상수가 낮은 절연성 저분자를 터널링 층(725)으로 사용했을 때 터널링 층에 가해지는 전계가 높아지기 때문에 동일 구동 전압에서 보다 쉽게 터널링이 일어난다. 따라서 구동 전압을 낮추어도 종래 기술 및 상술한 제1 실시예와 동일한 성능을 얻을 수 있다.
도 8은 본 발명의 바람직한 제3 실시예에 따른 상대적으로 두꺼우며 유전 상수가 작은 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 에너지 밴드 구조를 도시한 도면이다. 도 8을 참조하면, ZnO 나노 입자(820), 터널링 층(825), 폴리이미드(830(1), 830(2))의 에너지 밴드 구조가 도시된다. 상술한 제2 실시예와의 차이점을 위주로 도시 및 설명한다.
터널링 층(825)에 사용된 저분자의 유전 상수가 작은 경우 구동 전압을 높이지 않는 대신에 그 만큼의 터널링 층을 두껍게 하여 누설 전류를 줄일 수 있다. 이는 소자가 장시간 기억 능력을 갖게 하는데 중요한 역할을 한다. 따라서 안정된 기억소자를 보장할 수 있는 장점이 있다.
도 9는 본 발명의 바람직한 실시예에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자의 쓰기, 읽기 및 소거에 따른 전류의 흐름을 도시한 도면이다. 도 9를 참조하면, 반도체 기판(910), 소스 영역(955)과 드레인 영역(965)을 잇는 채널(915), 나노 입 자(920), 저분자 박막(925), 고분자 박막(930), 게이트 전극(940), 소스 전극(950), 드레인 전극(960), 제1 전원(970) 및 제2 전원(980)이 도시된다. 이하에서는 쓰기, 소거 및 읽기 동작을 나누어서 설명한다.
쓰기
제1 전원(970)에 + 쓰기 전압을 인가한다. 기판의 형성된 채널의 반전층에서 발생한 전자들은 절연성 저분자층을 터널링하여, 나노 입자에 포획된다. 포획된 전자는 내부 전계를 발생시켜, 소자의 문턱 전압은 + 값을 가진다. 이때 소자의 상태를 '0'이라 정의한다(또는 1이라고 정의할 수도 있다). 만약 유전 상수가 낮은 절연성 저분자를 사용하면, 터널링 층에 가해지는 전계가 상대적으로 커져, 낮은 제1 전원(970)의 전압에서도 전자가 터널링하여 나노 입자에 포획될 수 있다. 또한 전압을 낮추지 않고, 터널링 층에 이전과 같은 전계를 걸리게 하면 상대적으로 터널링 층에 두께를 두껍게 하는 것이 가능하다. 두꺼워진 절연층으로 인해 전자의 누설이 적어지므로 보다 장시간의 기억이 가능하게 된다.
소거
제1 전원(970)에 - 소거 전압을 인가한다. 절연성 고분자 박막안에 나노 입자에 포획되어 있는 전자는 기판을 향해 터널링하여 방출된다. 나노 입자에 포획되어 있는 전자에 의한 내부 전계가 없어지기 때문에, 소자의 문턱 전압은 다시 원상태인 - 상태로 된다. 이때 소자의 상태를 '1'이라 정의한다(또는 0이라고 정의할 수도 있다).
읽기
제1 전원(970)에 0 V를 인가하고, 제2 전원(980)에 + 전압을 인가한다. 소자의 상태 '1'일 경우, 소자의 문턱 전압이 제1 전원(970)보다 작기 때문에 기판에 채널(915)이 형성되어 드레인 전류 ID가 흐른다. 드레인 전류 ID가 흐르는 경우 소자는 상태 '1'로 되어 있음을 알 수 있다. 또한, 소자의 상태 '0'일 경우, 소자의 문턱 전압은 제1 전원(970)보다 크다. 따라서 기판에 채널이 형성되지 않아 드레인 전류 ID는 흐르지 않는다. 드레인 전류 ID가 흐르지 않으면 소자의 상태가 '0'으로 되어 있음을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법은 폴리이미드 안에 자발 형성된 나노입자들을 형성하여, 저비용으로 새로운 장시간 및 대용량 기억소자의 성질을 가진 효과가 있다.
또한, 본 발명에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법은 공정이 단순하고 고순도의 청정 환경을 요구하지 않으므로, 공정 과정이 대량 생산에 적합하여 높은 생산성을 기대할 수 있는 효과가 있다.
또한, 본 발명에 따른 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 및 그 제조방법은 절연성 저분자와 절연성 고분자를 사용할 경우 간단한 방법으로 저전압에서 구동이 가능하게 터널링 층을 유전 상수가 낮은 절연성 저분자를 통해 만들 수 있으며, 그 위에 절연성 고분자 안에 자발 형성된 나노 입자들을 형성하여 나노 플로팅 게이트로 사용하는 효과가 있다.
즉, 유전 상수가 낮은 다양한 종류의 절연성 저분자를 터널링 층으로 사용하여 터널링 층에 가해지는 전계의 세기를 강해지게 해 저전압의 소자 동작과 보다 장시간의 기억이 가능하며 그 위에 절연성 고분자 내에 자발 형성된 금속 및 반도체 나노 입자의 크기, 밀도 및 분포를 조절하여 나노 입자에 포획되는 전자의 개수 및 포획율을 외부 구동 전압 조건에 따라 최적화함으로서 기억 소자의 성능을 극대화할 수 있다. 본 발명을 통해 기존의 Si 나노 입자를 이용한 플래시 기억 소자의 제작에 비하여 제작 과정이 간단하며 저전압, 장시간 기억이 가능한 새로운 플래시 기억 소자의 제작이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명 및 그 균등물의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (16)
- 드레인 영역 및 소스 영역을 가지는 반도체 기판;상기 드레인 영역 및 소스 영역의 중간 영역에 위치한 채널 영역 상에 형성되는 저분자 박막;상기 저분자 박막상에 형성되는 고분자 박막;상기 고분자 박막 내에 분산되어 형성된 나노 입자;상기 드레인 영역 상에 형성된 드레인 전극;상기 소스 영역 상에 형성된 소스 전극; 및상기 고분자 박막 상에 형성된 게이트 전극을 포함하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자.
- 제1항에 있어서,상기 저분자 박막의 유전상수는 2 ~ 2.5인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자.
- 제1항에 있어서,상기 저분자 박막은 (18-phenoxyoctadecyl) trichlorosilane (PhO-OTS) 또는 methylsilsesquioxane(MSQ)인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자.
- 제1항에 있어서,상기 고분자 박막은 폴리이미드 박막인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자.
- 제1항에 있어서,상기 드레인 영역 및 소스 영역은 인이 주입되어 n형으로 형성되는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자.
- (a) 반도체 기판에 저분자 터널링 층을 형성하는 단계;(b) 상기 저분자 터널링 층 상에 금속 입자를 증착하는 단계;(c) 상기 증착된 금속 입자 상에 스핀 코팅 방식에 의해 고분자 박막을 형성하는 단계;(d) 상기 금속 입자와 상기 고분자 박막을 서로 반응시켜서 상기 고분자 박막 내에 분산된 나노 결정체를 형성하는 단계;(e) 상기 반도체 기판에서 상기 고분자 박막의 양측부에 드레인 영역 및 소스 영역을 형성하는 단계; 및(f) 상기 드레인 영역, 상기 소스 영역 및 상기 고분자 박막 상에 각각 드레인 전극, 소스 전극 및 게이트 전극을 형성하는 단계를 포함하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서, 상기 단계 (b)에서,상기 금속 입자는 상기 저분자 터널링 층 상에 스퍼터 공정을 통해 증착하는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 고분자 박막은 폴리이미드 박막인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 단계 (b)에서,상기 금속 입자의 두께는 5nm인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 단계 (c)는상기 증착된 금속 입자 상에 N-Methyl-2-Pyrrolidone을 용매로 사용한 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine (BPDA-PDA) 형의 폴리아믹산을 스핀 코팅하는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제10항에 있어서,상기 단계 (c)는상기 용매를 제거하기 위해 135℃에서 30분 동안 열을 가하는 단계를 더 포함하는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 단계 (d)는,N2 환경 하에 350℃에서 두 시간 동안 열을 가함으로써 상기 금속 입자와 상기 고분자 박막을 서로 반응시키는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 단계 (e)는상기 드레인 영역 및 상기 소스 영역을 형성하기 위해 이온 주입법을 이용하 여 인을 주입하는 단계를 더 포함하는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 단계 (f)는상기 드레인 영역, 상기 소스 영역 및 상기 고분자 박막 상에 각각 소정의 패턴이 형성된 마스크를 이용하여 드레인 전극, 소스 전극 및 게이트 전극을 형성하는 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 저분자 박막의 유전상수는 2 ~ 2.5인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
- 제6항에 있어서,상기 저분자 박막은 (18-phenoxyoctadecyl) trichlorosilane (PhO-OTS) 또는 methylsilsesquioxane(MSQ)인 것을 특징으로 하는 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된 나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자 제조 방법.
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|---|---|---|---|
| KR1020060051667A KR100783188B1 (ko) | 2006-06-09 | 2006-06-09 | 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자및 그 제조방법 |
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| KR1020060051667A KR100783188B1 (ko) | 2006-06-09 | 2006-06-09 | 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자및 그 제조방법 |
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| KR100783188B1 true KR100783188B1 (ko) | 2007-12-11 |
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ID=39140010
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| KR1020060051667A KR100783188B1 (ko) | 2006-06-09 | 2006-06-09 | 저분자로 형성한 터널링 층과 고분자 박막 내에 형성된나노 입자를 사용한 플로팅 게이트를 갖는 플래시 기억소자및 그 제조방법 |
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| KR (1) | KR100783188B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8283654B2 (en) | 2009-06-16 | 2012-10-09 | Electronics And Telecommunications Research Institute | Nanowire memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044445A (ko) * | 2001-11-30 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR20050096224A (ko) * | 2004-03-29 | 2005-10-05 | 학교법인 한양학원 | 고분자 박막 내에 형성된 나노결정체를 이용한 플로팅게이트를 갖는 플래쉬 기억소자 및 그 제조방법 |
-
2006
- 2006-06-09 KR KR1020060051667A patent/KR100783188B1/ko not_active IP Right Cessation
Patent Citations (2)
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