JP2011204720A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011204720A
JP2011204720A JP2010067774A JP2010067774A JP2011204720A JP 2011204720 A JP2011204720 A JP 2011204720A JP 2010067774 A JP2010067774 A JP 2010067774A JP 2010067774 A JP2010067774 A JP 2010067774A JP 2011204720 A JP2011204720 A JP 2011204720A
Authority
JP
Japan
Prior art keywords
semiconductor device
manufacturing
film
aggregates
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2010067774A
Other languages
English (en)
Inventor
Ichiro Mizushima
一郎 水島
Shinji Mori
伸二 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010067774A priority Critical patent/JP2011204720A/ja
Priority to US13/047,136 priority patent/US20110237052A1/en
Publication of JP2011204720A publication Critical patent/JP2011204720A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02535—Group 14 semiconducting materials including tin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02601—Nanoparticles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Recrystallisation Techniques (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】解像度限界より小さい寸法のパターンを規則的に形成する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、構造体としての第１及び第２のパターン１３ａ、１３ｂ間に露出する種結晶としての半導体基板１０からエピタキシャル結晶としての単結晶膜１４を形成し、単結晶膜１４を単結晶膜１４の融点以下の温度で加熱することにより単結晶膜１４を流動させ、流動した単結晶膜１４が凝集することにより複数の凝集体１５を第１及び第２のパターン１３ａ、１３ｂ間に形成することを含む。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。
従来の技術として、表面に凹凸が形成された基板上に機能層を形成し、この機能層に加熱処理を行うことによってデバイスを製造するデバイスの製造方法が知られている（例えば、特許文献１参照）。
この機能層は、第１の機能材料と、第１の機能材料よりも表面エネルギーの大きい第２の機能材料とが層内に混在した、又は積層した構造となっている。このデバイスの製造方法は、レーザ光を機能層に照射することにより機能層を融解し、表面エネルギーの大小によって第１及び第２の機能材料が凹部と凸部に分かれて移動することで基板上にピットパターン又はラインパターンを形成する。
しかし、従来のデバイスの製造方法は、レーザ又は電子ビームによって基板に直接パターンを描画する方法、又はフォトリソグラフィ法等を用いて、予め基板にパターンを形成しなければならず、それぞれの方法の解像度限界より小さい寸法のパターンを基板に形成することは困難であった。
特開２００７−１８５６９号公報
本発明の目的は、解像度限界より小さい寸法のパターンを規則的に形成する半導体装置の製造方法を提供することにある。
本発明の一態様は、第１及び第２の構造体間に露出する種結晶からエピタキシャル結晶を形成し、前記エピタキシャル結晶を前記エピタキシャル結晶の融点以下の温度で加熱することにより前記エピタキシャル結晶を流動させ、流動した前記エピタキシャル結晶を凝集させることにより複数の凝集体を前記第１及び第２の構造体間に形成することを含む半導体装置の製造方法を提供する。
本発明の他の一態様は、構造体下に露出する種結晶から前記構造体上にかけてエピタキシャル結晶を形成し、前記エピタキシャル結晶を前記エピタキシャル結晶の融点以下の温度で加熱することにより前記エピタキシャル結晶を流動させ、流動した前記エピタキシャル結晶を凝集させることにより複数の凝集体を前記構造体上に形成することを含む半導体装置の製造方法を提供する。
本発明によれば、解像度限界より小さい寸法のパターンを規則的に形成することができる。
図１（ａ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。 図２（ａ）〜（ｆ）は、第２の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。 図３（ａ）〜（ｈ）は、第３の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。 図４（ａ）〜（ｅ）は、第４の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。 図５は、第４の実施の形態に係る半導体装置の製造方法における加熱処理後の半導体基板の上面図である。 図６（ａ）は、第５の実施の形態に係る半導体装置の製造方法における加熱処理前の半導体基板の上面図であり、（ｂ）は、加熱処理後の半導体基板の上面図である。
[第１の実施の形態]
（半導体装置の製造方法）
図１（ａ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。以下に、本実施の形態に係る半導体装置の製造方法について説明する。
まず、図１（ａ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法又は熱酸化法等により、半導体基板１０の主面１１上に絶縁膜１２を形成する。
半導体基板１０は、例えば、後述する単結晶膜１４がエピタキシャル成長することができる程度に格子定数が近く、かつ、単結晶膜１４よりも融点が高い材料から形成される。本実施の形態における半導体基板１０は、例えば、シリコンを主成分とするシリコン系基板である。
絶縁膜１２は、例えば、単結晶膜１４よりも融点が高い材料から形成される。本実施の形態における絶縁膜１２は、例えば、シリコン酸化膜である。
次に、図１（ｂ）に示すように、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法等により、絶縁膜１２をパターニングして第１の構造体としての第１のパターン１３ａと、第２の構造体としての第２のパターン１３ｂとを形成する。
この第１及び第２のパターン１３ａ、１３ｂの間隔ａは、例えば、５０ｎｍである。また、第１及び第２のパターン１３ａ、１３ｂのそれぞれの幅は、例えば、間隔ａと同じ寸法である。なお、図１（ｂ）〜（ｆ）では、第１及び第２のパターン１３ａ、１３ｂの一部を図示している。
また、第１及び第２のパターン１３ａ、１３ｂは、例えば、間隔ａ及び幅ａのラインアンドスペースパターンを形成する。なお、第１及び第２のパターン１３ａ、１３ｂは、例えば、フォトリソグラフィ法等の解像度限界の寸法を有するパターンであっても良いし、又は解像度限界よりも大きい寸法を有するパターンであっても良い。また、第１及び第２の構造体は、例えば、絶縁膜に限定されず、単結晶膜１４よりも高い温度で流動する材料から形成されても良い。
次に、図１（ｃ）に示すように、第１及び第２のパターン１３ａ、１３ｂ間に露出した半導体基板１０の主面１１から単結晶薄膜をエピタキシャル成長させ、単結晶膜１４を形成する。
このエピタキシャル結晶としての単結晶膜１４は、例えば、露出した半導体基板１０を種結晶としてエピタキシャル成長できる程度に、半導体基板１０と格子定数が近い材料から形成される。ここで、単結晶膜１４は、例えば、半導体基板１０及び絶縁膜１２よりも低い温度で流動する材料から形成される。また、単結晶膜１４は、例えば、スズをドープしたシリコン膜、ゲルマニウムをドープしたシリコン膜等の半導体基板１０及び絶縁膜１２よりも低い温度で流動する材料から形成される。本実施の形態における単結晶膜１４は、例えば、ゲルマニウム膜であり、膜厚が５ｎｍである。
また、単結晶膜１４は、例えば、少なくともゲルマニウムを２０％以上含有するように形成される。単結晶膜１４は、例えば、ゲルマニウム濃度が高くなるにつれて流動する温度が低くなり、後述する加熱処理の温度が低くなる。単結晶膜１４が流動を開始する温度は、例えば、ゲルマニウム濃度が２０％のとき、およそ９００℃であり、ゲルマニウム濃度が３０％のとき、およそ８５０℃であり、ゲルマニウム濃度が４０％のとき、およそ８００℃である。また、ゲルマニウム濃度が２０％のときのシリコンゲルマニウムの融点は、およそ１３００℃であり、ゲルマニウム濃度１００％のゲルマニウムの融点は、およそ９３８．２５℃である。よって、加熱処理は、例えば、半導体基板１０上に形成されるエピタキシャル結晶の融点以下の温度で行われる。
次に、水素等の還元性雰囲気中で、単結晶膜１４に加熱処理を行う。この加熱処理は、例えば、６００℃で数分間（例えば、２〜３分間）行われる。加熱処理により流動した単結晶膜１４は、例えば、室温に降温した状態では、複数の凝集体１５となる。この凝集体１５は、例えば、図１（ｄ）に示すように、第１及び第２のパターン１３ａ、１３ｂの側面側に凝集した凝集体１５を基準として等間隔で凝集する。また、凝集体１５は、第１及び第２のパターン１３ａ、１３ｂの方向に沿って形成される。
なお、加熱処理の温度は、例えば、４００〜７００℃の範囲内であることが好ましく、５００〜６００℃の範囲内であることがより好ましい。ただし、加熱処理の時間は、加熱処理の温度が低くなるほど長くなる。
この凝集体１５は、例えば、最大の膜厚が約１０ｎｍである。凝集体１５の幅は、例えば、エピタキシャル成長させた単結晶膜１４の膜厚によって異なる。なお、加熱処理は、例えば、単結晶膜１４にエネルギー線を照射する方法、又は、ヒーター等によって加熱する方法により行われる。
次に、図１（ｅ）に示すように、ＣＶＤ法等により、半導体基板１０上に絶縁膜１６を形成する。この絶縁膜１６は、例えば、絶縁膜１２と同じ材料から形成される。
次に、図１（ｆ）に示すように、凝集体１５を除去することで絶縁膜１６からなる複数のパターン１７を得る。この複数のパターン１７は、例えば、第１及び第２のパターン１３ａ、１３ｂ間に幅ｂ及び間隔ｃで並ぶラインアンドスペースパターンとなる。また、パターン１７の幅ｂ及び間隔ｃは、例えば、同じ寸法である。続いて、この複数のパターン１７をマスクとして半導体基板１０を加工し、周知の工程を経て所望の半導体装置を得る。
（第１の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法によれば、単結晶膜１４を加熱処理することによる自己組織化によって、規則的に並ぶ複数の凝集体１５を形成しているので、フォトリソグラフィ法等の解像度限界より小さい寸法のラインアンドスペースパターンを形成することができる。
本実施の形態に係る半導体装置の製造方法によれば、単結晶膜１４を加熱処理することによる自己組織化によって、複数の凝集体１５が規則的に並ぶので、フォトリソグラフィ法等によって同様の構造を形成する場合と比べて、工程数が削減でき、また、半導体装置の製造に要する時間を短縮することができる。また、上記の半導体装置の製造方法によれば、半導体装置の製造コストを削減することができる。
［第２の実施の形態］
第２の実施の形態は、単結晶膜１４の膜厚が第１の実施の形態における膜厚と比べて厚い点で第１の実施の形態と異なっている。
図２（ａ）〜（ｆ）は、第２の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。なお、以下に示す各実施の形態において、第１の実施の形態と同じ構成を有する部分については、第１の実施の形態と同じ符号を付し、その説明は省略するものとする。以下に、本実施の形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、ＣＶＤ法又は熱酸化法等により、半導体基板１０の主面１１上に絶縁膜１２を形成する。
次に、図２（ｂ）に示すように、フォトリソグラフィ法及びＲＩＥ法等により、絶縁膜１２をパターニングして第１及び第２のパターン１３ａ、１３ｂを形成する。
この第１及び第２のパターン１３ａ、１３ｂは、例えば、第１の実施の形態と同様に間隔及び幅が等しいラインアンドスペースパターンを形成する。なお、図２（ｂ）〜（ｆ）では、第１及び第２のパターン１３ａ、１３ｂの一部を図示している。
次に、図２（ｃ）に示すように、第１及び第２のパターン１３ａ、１３ｂ間に露出した半導体基板１０から単結晶薄膜をエピタキシャル成長させ、単結晶膜１４を形成する。
この単結晶膜１４は、例えば、膜厚が１０ｎｍである。
次に、水素等の還元性雰囲気中で、単結晶膜１４に加熱処理を行う。この加熱処理は、例えば、６００℃で数分間（例えば、２〜３分間）行われる。加熱処理により流動した単結晶膜１４は、例えば、室温に降温した状態では、複数の凝集体１５となる。この凝集体１５は、例えば、図２（ｄ）に示すように、第１及び第２のパターン１３ａ、１３ｂの側面側に凝集した凝集体１５を基準として等間隔に凝集する。第１及び第２のパターン１３ａ、１３ｂの間には、複数の凝集体１５が形成される。しかし、第１の実施の形態と比べて、凝集体１５の個数は減少した。また、この凝集体１５は、例えば、最大の膜厚が、第１の実施の形態よりも厚い約２０ｎｍである。
次に、図２（ｅ）に示すように、ＣＶＤ法等により、半導体基板１０上に絶縁膜１６を形成する。
次に、図２（ｆ）に示すように、凝集体１５を除去することで絶縁膜１６からなる複数のパターン１８を得る。この複数のパターン１８は、例えば、第１及び第２のパターン１３ａ、１３ｂ間に幅ｄ及び間隔ｅで並ぶラインアンドスペースパターンとなる。このパターン１８の幅ｄ及び間隔ｅは、例えば、同じ寸法である。続いて、この複数のパターン１８をマスクとして半導体基板１０を加工し、周知の工程を経て所望の半導体装置を得る。
（第２の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法によれば、半導体基板１０上にエピタキシャル成長させる単結晶膜１４の膜厚、又は第１及び第２のパターン１３ａ、１３ｂの間隔を変えることで、自己組織化によって形成される凝集体１５の数、膜厚、幅及び間隔を制御することができる。
［第３の実施の形態］
第３の実施の形態は、半導体基板１０の主面１１側に複数の溝２２を形成した点で上記の実施の形態と異なっている。
（半導体装置の製造方法）
図３（ａ）〜（ｈ）は、第３の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。以下に、本実施の形態に係る半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、半導体基板１０上にレジストパターン２０を形成する。具体的には、例えば、半導体基板１０上にレジスト膜を形成し、フォトリソグラフィ法により、フォトマスクのパターンの潜像をレジスト膜に形成した後、レジスト膜を現像し、レジストパターン２０を形成する。
次に、図３（ｂ）に示すように、ＲＩＥ法等により、レジストパターン２０をマスクとして主面１１をエッチングした後、レジストパターン２０を除去し、複数の溝２２を形成する。
次に、図３（ｃ）に示すように、ＣＶＤ法等により、半導体基板１０上に絶縁膜１２を形成する。
次に、図３（ｄ）に示すように、フォトリソグラフィ法及びＲＩＥ法等により、絶縁膜１２をパターニングして第１及び第２のパターン２４ａ、２４ｂを形成する。この第１及び第２のパターン２４ａ、２４ｂは、例えば、少なくとも溝２２の底部が露出するように形成される。
次に、図３（ｅ）に示すように、第１及び第２のパターン２４ａ、２４ｂ間に露出する半導体基板１０の主面１１及び溝２２に単結晶膜１４をエピタキシャル成長させる。
次に、図３（ｆ）に示すように、水素等の還元性雰囲気中で加熱処理を行い、複数の凝集体２６を形成する。この加熱処理は、例えば、６００℃で数分間（例えば、２〜３分間）行われる。凝集体１５は、例えば、溝２２があることにより、この領域の単結晶膜１４の体積が他の領域よりも多いため、この溝２２に凝集し易くなる。
次に、図３（ｇ）に示すように、ＣＶＤ法等により、半導体基板１０上に絶縁膜１６を形成する。
次に、図３（ｈ）に示すように、単結晶膜１４を除去することで絶縁膜１６からなるパターン２８を得る。このパターン２８は、例えば、第１及び第２のパターン２４ａ、２４ｂの中央に形成されるラインパターンとなる。このパターン２８の幅ｆは、例えば、パターン２８と第１又は第２のパターン２４ａ、２４ｂの間隔ｇと同じ寸法である。続いて、このパターン２８をマスクとして半導体基板１０を加工し、周知の工程を経て所望の半導体装置を得る。
（第３の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法によれば、半導体基板１０に溝２２を形成することにより、凝集体１５を溝２２の近傍に凝集させることができる。また、本実施の形態に係る半導体装置の製造方法によれば、所望の位置に溝２２を形成することにより、凝集体１５の凝集する位置を制御することができる。
［第４の実施の形態］
第４の実施の形態は、半導体基板１０の主面１１側に段差を形成した点で上記の実施の形態と異なっている。
図４（ａ）〜（ｅ）は、第４の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。以下に、本実施の形態に係る半導体装置の製造方法について説明する。
まず、図４（ａ）に示すように、半導体基板１０の主面１１上にレジストパターン３０を形成する。具体的には、例えば、主面１１上にレジスト膜を形成し、フォトリソグラフィ法により、フォトマスクのパターンの潜像をレジスト膜に形成した後、レジスト膜を現像してレジストパターン３０を形成する。
次に、ＲＩＥ法等により、レジストパターン３０をマスクにして主面１１をエッチングして段差部１１０を形成し、レジストパターン３０を除去する。この段差部１１０は、主面１１よりも半導体基板１０の厚さが薄くなっている。
次に、図４（ｂ）に示すように、ＣＶＤ法等により、半導体基板１０上に絶縁膜１２を形成する。
次に、図４（ｃ）に示すように、フォトリソグラフィ法及びＲＩＥ法等により、絶縁膜１２をパターニングして第１のパターン１２０と第２のパターン１２１を形成する。
第１のパターン１２０は、例えば、主面１１上に形成されたラインパターンである。第２のパターン１２１は、例えば、段差部１１０上に形成された断面略Ｌ字形状のパターンである。第２のパターン１２１は、第１のパターン１２０側の端部が第１のパターン１２０と接触しないように形成されている。よって、第１のパターン１２０と第２のパターン１２１の境界には、凹部３２が形成される。この凹部３２の底部には、半導体基板１０が露出している。
次に、図４（ｄ）に示すように、凹部３２の底部に露出した半導体基板１０を種結晶として単結晶薄膜をエピタキシャル成長させ、単結晶膜１４を形成する。
次に、水素等の還元性雰囲気中で、単結晶膜１４の加熱処理を行い、複数の凝集体１５を形成する。この加熱処理は、例えば、６００℃で数分間（例えば、２〜３分間）行われる。この凝集体１５は、例えば、図４（ｅ）に示すように、第２のパターン１２１の側面側に凝集した凝集体１５を基準として等間隔で第２のパターン１２１上に凝集する。この凝集体１５の幅ｈは、例えば、凝集体１５の間隔ｉと同じである。
この複数の凝集体１５の下には、絶縁膜１２が露出している。また、凹部３２は、単結晶膜１４が露出している。
次に、図４（ｅ）に示すように、複数の凝集体１５をマスクとして第２のパターン１２１を加工し、周知の工程を経て所望の半導体装置を得る。
（第４の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法によれば、絶縁膜１２上に形成された単結晶膜１４に加熱処理を行うことで、流動した単結晶膜１４を凝集して複数の凝集体１５を形成することができる。
また、本実施の形態に係る半導体装置の製造方法によれば、単結晶膜１４を加熱処理することによる自己組織化によって規則的に並ぶ複数の凝集体１５を形成し、フォトリソグラフィ法等の解像度限界より小さいパターンを形成することができる。
［第５の実施の形態］
第５の実施の形態は、凝集体１５を半導体基板１０の主面１１に島形状に形成する点で上記の実施の形態と異なっている。
図５は、第５の実施の形態に係る半導体装置の製造方法における加熱処理後の半導体基板の上面図である。以下に、本実施の形態に係る半導体装置の製造方法について説明する。
まず、ＣＶＤ法又は熱酸化法等により、半導体基板１０の主面１１上に絶縁膜を形成する。
次に、フォトリソグラフィ法及びＲＩＥ法等により、絶縁膜をパターニングして第１及び第２のパターン１３ａ、１３ｂを形成する。
次に、第１及び第２のパターン１３ａ、１３ｂ間に露出した半導体基板１０を種結晶としたエピタキシャル成長により、単結晶膜を形成する。
単結晶膜は、例えば、ゲルマニウム濃度が高くなるにつれて、流動した後に凝集する凝集体１５が高密度に形成される。なお、高密度とは、単位面積当たりの凝集体１５の個数が多いことを示している。本実施の形態の単結晶膜は、例えば、ゲルマニウム濃度が３０％のシリコンゲルマニウム膜である。また、単結晶膜は、例えば、膜厚が２５ｎｍである。
次に、水素等の還元性雰囲気中で、単結晶膜に加熱処理を行い、複数の凝集体１５を形成する。この加熱処理は、例えば、８５０℃で１分間行われる。
凝集体１５は、例えば、図５に示すように、第１及び第２のパターン１３ａ、１３ｂの側面側に凝集した凝集体１５を基準として等間隔に凝集する。第１及び第２のパターン１３ａ、１３ｂの間には、例えば、図５に示すように、島形状を有する複数の凝集体１５が形成される。
次に、ＣＶＤ法等により、絶縁膜を形成した後、凝集体１５を除去することで絶縁膜からなるパターンを形成し、このパターンをマスクとして半導体基板１０を加工し、周知の工程を経て所望の半導体装置を得る。
なお、本実施の形態における凝集体１５は、例えば、直径が約２００ｎｍである。条件を変えて凝集体１５を形成したところ、第１及び第２のパターン１３ａ、１３ｂの間隔が２５０ｎｍのとき、凝集体１５は、第１のパターン１３ａの側面と第２のパターン１３ｂの側面に接し、また、第１及び第２のパターン１３ａ、１３ｂに沿って形成される。また、間隔が５００ｎｍのとき、凝集体１５は、交互に第１及び第２のパターン１３ａ、１３ｂの側面に接し、また、第１及び第２のパターン１３ａ、１３ｂに沿って形成される。さらに、間隔が１０００ｎｍのとき、凝集体１５は、第１及び第２のパターン１３ａ、１３ｂの側面に沿って形成され、また、第１及び第２のパターン１３ａ、１３ｂの中央にも並んで形成される。
（第５の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法によれば、島形状を有する複数の凝集体１５を規則的に並べて形成することができる。このような凝集体１５の規則的な形成は、例えば、規則的に開口部を形成するような半導体装置の製造工程に用いることができる。
［第６の実施の形態］
第６の実施の形態は、単結晶膜１４の組成を変えて絶縁膜１２上に凝集体１５を形成した点で上記の実施の形態と異なっている。
図６（ａ）は、第６の実施の形態に係る半導体装置の製造方法における加熱処理前の半導体基板の上面図であり、（ｂ）は、加熱処理後の半導体基板の上面図である。以下に、本実施の形態に係る半導体装置の製造方法について説明する。
第１〜第５の実施の形態では、構造体間に単結晶膜１４を形成し、この単結晶膜１４に加熱処理を行って流動させた後、単結晶膜１４の温度が下がることにより凝集して複数の凝集体１５を形成した。しかし、本実施の形態では、構造体下に露出する種結晶から構造体上にかけてエピタキシャル結晶を形成し、構造体上のエピタキシャル結晶に加熱処理を行うことによりエピタキシャル結晶を流動させ、流動したエピタキシャル結晶の温度が下がり凝集することにより複数の凝集体が構造体上に形成される。
まず、図６（ａ）に示すように、例えば、半導体基板１０上に絶縁膜１２を形成し、その絶縁膜１２上に半導体基板１０を種結晶としたエピタキシャル成長により、単結晶膜１４を絶縁膜１２上に形成する。この単結晶膜１４は、例えば、島形状の凝集体１５を形成し易くするため、ゲルマニウム濃度が４０％のシリコンゲルマニウム膜とする。
次に、図６（ｂ）に示すように、絶縁膜１２上の単結晶膜１４に対する加熱処理により、単結晶膜１４を流動させ、流動した単結晶膜１４の温度が下がることにより複数の凝集体１５が形成される。この加熱処理は、例えば、８００℃で１分間行われる。
この凝集体１５は、例えば、図６（ｂ）に示すように、絶縁膜１２上に、島形状を有して並ぶので、この凝集体１５をマスクとして半導体装置を製造することができる。
（第６の実施の形態の効果）
本実施の形態に係る半導体装置の製造方法によれば、ガイドとなる構造体がない状態であっても、規則的に並ぶ複数の凝集体１５を形成することができる。
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形及び組み合わせが可能である。
上記の実施の形態において、例えば、構造体をガイドにしたり、溝２２をガイドにしたりすることで凝集体１５が凝集する位置を制御したが、凝集体１５が形成される表面の表面エネルギーの差によって凝集体１５が凝集する位置等を制御しても良い。
また、第４の実施の形態に係る半導体装置の製造方法において、単結晶膜１４の上にシリコン膜を成膜しても良い。凝集体１５は、例えば、このシリコン膜と単結晶膜１４との格子定数の違いに起因する歪によって、島形状になり易くなる。また、凝集体１５は、単結晶膜１４上にシリコン膜が形成されるとき、シリコンとゲルマニウムが混在して凝集したものとなる。
また、半導体基板１０の面方位を選択して単結晶膜１４を形成することにより、例えば、凝集体１５の数、膜厚、幅及び間隔を制御することも可能である。
１０…半導体基板、１２…絶縁膜、１３ａ、２４ａ、１２０…第１のパターン、１３ｂ、２４ｂ、１２１…第２のパターン、１４…単結晶膜、１５…凝集体

Claims (5)

  1. 第１及び第２の構造体間に露出する種結晶からエピタキシャル結晶を形成し、
    前記エピタキシャル結晶を前記エピタキシャル結晶の融点以下の温度で加熱することにより前記エピタキシャル結晶を流動させ、流動した前記エピタキシャル結晶を凝集させることにより複数の凝集体を前記第１及び第２の構造体間に形成することを含む半導体装置の製造方法。
  2. 構造体下に露出する種結晶から前記構造体上にかけてエピタキシャル結晶を形成し、
    前記エピタキシャル結晶を前記エピタキシャル結晶の融点以下の温度で加熱することにより前記エピタキシャル結晶を流動させ、流動した前記エピタキシャル結晶を凝集させることにより複数の凝集体を前記構造体上に形成することを含む半導体装置の製造方法。
  3. 前記第１及び第２の構造体は、ラインアンドスペースパターンを形成し、
    前記複数の凝集体は、前記第１及び第２の構造体間に、ラインアンドスペースパターンを形成する請求項１に記載の半導体装置の製造方法。
  4. 前記複数の凝集体は、それぞれが島形状を有し、前記第１及び第２の構造体の間、又は前記構造体上に規則的に並ぶ請求項１又は２に記載の半導体装置の製造方法。
  5. 前記エピタキシャル結晶は、ゲルマニウム結晶である請求項１乃至４に記載の半導体装置の製造方法。
JP2010067774A 2010-03-24 2010-03-24 半導体装置の製造方法 Abandoned JP2011204720A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010067774A JP2011204720A (ja) 2010-03-24 2010-03-24 半導体装置の製造方法
US13/047,136 US20110237052A1 (en) 2010-03-24 2011-03-14 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010067774A JP2011204720A (ja) 2010-03-24 2010-03-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011204720A true JP2011204720A (ja) 2011-10-13

Family

ID=44656956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010067774A Abandoned JP2011204720A (ja) 2010-03-24 2010-03-24 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20110237052A1 (ja)
JP (1) JP2011204720A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092051A (ja) * 2014-10-30 2016-05-23 東京エレクトロン株式会社 凹部を充填する方法及び処理装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060287945A1 (en) * 2005-06-20 2006-12-21 Andrea Spaccatrosi Trading system
JP2013075984A (ja) 2011-09-30 2013-04-25 Toshiba Corp 微細構造体の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02302027A (ja) * 1989-04-24 1990-12-14 Motorola Inc アモルフアス或いは多結晶シリコンの選択成長法
JPH05136415A (ja) * 1991-11-11 1993-06-01 Canon Inc 電界効果トランジスター及びその製造方法
JPH11111867A (ja) * 1997-09-30 1999-04-23 Sharp Corp 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子
JP2004087888A (ja) * 2002-08-28 2004-03-18 Nippon Telegr & Teleph Corp <Ntt> 半球状シリコン微結晶の形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269462A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置およびその製造方法
JP4727135B2 (ja) * 2003-05-26 2011-07-20 富士フイルム株式会社 レーザアニール装置
KR20100092932A (ko) * 2007-12-28 2010-08-23 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 반도체 기판의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02302027A (ja) * 1989-04-24 1990-12-14 Motorola Inc アモルフアス或いは多結晶シリコンの選択成長法
JPH05136415A (ja) * 1991-11-11 1993-06-01 Canon Inc 電界効果トランジスター及びその製造方法
JPH11111867A (ja) * 1997-09-30 1999-04-23 Sharp Corp 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子
JP2004087888A (ja) * 2002-08-28 2004-03-18 Nippon Telegr & Teleph Corp <Ntt> 半球状シリコン微結晶の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092051A (ja) * 2014-10-30 2016-05-23 東京エレクトロン株式会社 凹部を充填する方法及び処理装置

Also Published As

Publication number Publication date
US20110237052A1 (en) 2011-09-29

Similar Documents

Publication Publication Date Title
JP5175189B2 (ja) シリコンゲルマニウムバッファ層における転位位置を制御するための方法
JP5393772B2 (ja) 炭化珪素半導体装置の製造方法
KR102374118B1 (ko) 그래핀층 및 그 형성방법과 그래핀층을 포함하는 소자 및 그 제조방법
KR101209151B1 (ko) 양자점 제조방법 및 양자점을 포함하는 반도체 구조물
TWI511854B (zh) A thermal reaction type resist material for dry etching, a manufacturing method of a mold, and a mold
JP2008533732A (ja) ナノ構造ｐｎ接合を含む発光ダイオードの製造方法及び当該方法によって得られるダイオード
KR20070069584A (ko) 나노 와이어 제조 방법
WO2014139291A1 (zh) 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法
JP6787851B2 (ja) ペリクルおよびペリクルの製造方法
US20070224784A1 (en) Semiconductor material having an epitaxial layer formed thereon and methods of making same
JP2014529877A (ja) 量子ドット半導体材料の製造装置及び製造方法
JP2011204720A (ja) 半導体装置の製造方法
US20110014781A1 (en) Method of fabricating semiconductor device
JP5545310B2 (ja) 炭化珪素エピタキシャルウエハの製造方法、および、炭化珪素エピタキシャルウエハ、ならびに、炭化珪素半導体装置
Prucnal et al. III-V/Si on silicon-on-insulator platform for hybrid nanoelectronics
WO2008023821A1 (fr) Semi-conducteur et son procédé de production
JP6085764B2 (ja) 酸化ガリウム単結晶、及び、酸化ガリウム単結晶基板
Barbagini et al. Critical aspects of substrate nanopatterning for the ordered growth of GaN nanocolumns
JP2006120841A (ja) 半導体の製造方法
TW202143294A (zh) 形成應變通道層的方法
JP6706414B2 (ja) Ｇｅ単結晶薄膜の製造方法及び光デバイス
JP2008198677A (ja) 半導体装置の製造方法
CN111916338A (zh) 一种硅基纳米线、其制备方法及薄膜晶体管
JP5363370B2 (ja) 高配向ダイヤモンド膜の製造方法
JP2005085777A (ja) 半導体微細構造の製造方法および半導体デバイス

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120725

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120727

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20120808

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120814