JP2001222892A - メモリ装置およびその製造方法 - Google Patents
メモリ装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】小型且つ低コストで大容量のメモリ装置および
その製造方法を提供する。 【解決手段】記憶層２は、絶縁膜３に被覆されキャリア
の閉じ込めが可能なナノメータオーダのシリコン微結晶
４が近接して並設されている。シリコン微結晶４の結晶
粒径（サイズ）は３〜１０ｎｍの範囲で分布しており、
絶縁膜３の膜厚は、シリコン微結晶４の結晶粒径よりも
小さくしてある。したがって、記憶層２は、シリコン微
結晶４が絶縁膜３により挟まれたバンド構造となってい
る。ここにおいて、絶縁膜３のバンドギャップは５〜１
０ｅＶ程度であり、シリコン微結晶４のバンドギャップ
は２〜３ｅＶ程度である。シリコン微結晶４にキャリア
を蓄積させることで、情報を記憶するメモリ機能を実現
することができる。
その製造方法を提供する。 【解決手段】記憶層２は、絶縁膜３に被覆されキャリア
の閉じ込めが可能なナノメータオーダのシリコン微結晶
４が近接して並設されている。シリコン微結晶４の結晶
粒径（サイズ）は３〜１０ｎｍの範囲で分布しており、
絶縁膜３の膜厚は、シリコン微結晶４の結晶粒径よりも
小さくしてある。したがって、記憶層２は、シリコン微
結晶４が絶縁膜３により挟まれたバンド構造となってい
る。ここにおいて、絶縁膜３のバンドギャップは５〜１
０ｅＶ程度であり、シリコン微結晶４のバンドギャップ
は２〜３ｅＶ程度である。シリコン微結晶４にキャリア
を蓄積させることで、情報を記憶するメモリ機能を実現
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報を記憶するメ
モリ装置およびその製造方法に関するものである。
モリ装置およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路技術の進展によって、半
導体メモリの集積度は３年に４倍のスピードで向上して
きた。
導体メモリの集積度は３年に４倍のスピードで向上して
きた。
【０００３】
【発明が解決しようとする課題】しかし、従来技術の延
長では高集積化の限界が見えており、今後のマルチメデ
ィア時代に対応するため、新しい原理に基づいた技術が
望まれている。
長では高集積化の限界が見えており、今後のマルチメデ
ィア時代に対応するため、新しい原理に基づいた技術が
望まれている。
【０００４】このような要求に対応するため、ナノ領域
で起こる新しい動作原理を利用したデバイスの研究が各
所で行われている。しかしながら、ナノメータサイズの
構造を制御性良く実現することは、技術的に非常に困難
であった。
で起こる新しい動作原理を利用したデバイスの研究が各
所で行われている。しかしながら、ナノメータサイズの
構造を制御性良く実現することは、技術的に非常に困難
であった。
【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、小型且つ低コストで大容量のメモリ
装置およびその製造方法を提供することにある。
あり、その目的は、小型且つ低コストで大容量のメモリ
装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁膜により被覆されキャリア
の閉じ込めが可能なナノメータオーダの微結晶に電荷を
蓄積することで情報を記憶する記憶層を備えることを特
徴とするものであり、電荷を蓄積しておく場所がナノメ
ータオーダの微結晶なので、従来の半導体集積回路技術
を利用した半導体メモリに比べて、小型且つ低コストで
記憶容量の大容量化を図ることができる。
目的を達成するために、絶縁膜により被覆されキャリア
の閉じ込めが可能なナノメータオーダの微結晶に電荷を
蓄積することで情報を記憶する記憶層を備えることを特
徴とするものであり、電荷を蓄積しておく場所がナノメ
ータオーダの微結晶なので、従来の半導体集積回路技術
を利用した半導体メモリに比べて、小型且つ低コストで
記憶容量の大容量化を図ることができる。
【０００７】請求項２の発明は、請求項１の発明におい
て、前記記憶層は、前記絶縁膜により被覆されキャリア
の閉じ込めが可能なナノメータサイズの微結晶が近接し
て並設されてなるので、記憶容量をより高めることが可
能になる。
て、前記記憶層は、前記絶縁膜により被覆されキャリア
の閉じ込めが可能なナノメータサイズの微結晶が近接し
て並設されてなるので、記憶容量をより高めることが可
能になる。
【０００８】請求項３の発明は、請求項２の発明におい
て、前記記憶層への書き込みを行う書き込み手段を備
え、書き込み手段は、前記記憶層の単位領域内で複数の
微結晶にキャリアを閉じ込めるので、書き込み手段によ
って複数の微結晶を帯電させることができる。
て、前記記憶層への書き込みを行う書き込み手段を備
え、書き込み手段は、前記記憶層の単位領域内で複数の
微結晶にキャリアを閉じ込めるので、書き込み手段によ
って複数の微結晶を帯電させることができる。
【０００９】請求項４の発明は、請求項３の発明におい
て、前記記憶層は、帯電した微結晶の数に応じた多値の
情報を記憶するので、多値の情報を記憶させることが可
能になる。
て、前記記憶層は、帯電した微結晶の数に応じた多値の
情報を記憶するので、多値の情報を記憶させることが可
能になる。
【００１０】請求項５の発明は、請求項４の発明におい
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の波長を変
化させることで前記記憶層への光の侵入深さなどを調節
でき、光の波長が長くなるほど前記記憶層におけるより
深い領域の微結晶を帯電させることができるとともに大
きな結晶粒径の微結晶を帯電させることができ、光の波
長が短くなるほど前記記憶層におけるより浅い領域の微
結晶を帯電させることができるとともにより小さな結晶
粒径の微結晶を帯電させることができるから、帯電する
微結晶の数を制御できて、前記記憶層に蓄積される電荷
量が制御される。
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の波長を変
化させることで前記記憶層への光の侵入深さなどを調節
でき、光の波長が長くなるほど前記記憶層におけるより
深い領域の微結晶を帯電させることができるとともに大
きな結晶粒径の微結晶を帯電させることができ、光の波
長が短くなるほど前記記憶層におけるより浅い領域の微
結晶を帯電させることができるとともにより小さな結晶
粒径の微結晶を帯電させることができるから、帯電する
微結晶の数を制御できて、前記記憶層に蓄積される電荷
量が制御される。
【００１１】請求項６の発明は、請求項４の発明におい
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の強度を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の強度を変
化させることで帯電する微結晶の数を制御できて、前記
記憶層に蓄積される電荷量が制御される。
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の強度を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の強度を変
化させることで帯電する微結晶の数を制御できて、前記
記憶層に蓄積される電荷量が制御される。
【００１２】請求項７の発明は、請求項４の発明におい
て、前記記憶層へ電気的に書き込みを行う書き込み手段
を備え、書き込み手段は、前記記憶層への印加電圧を変
化させることで前記記憶層に蓄積させる電荷量を制御す
るので、前記記憶層へ電気的に多値の情報を書き込むこ
とが可能になる。
て、前記記憶層へ電気的に書き込みを行う書き込み手段
を備え、書き込み手段は、前記記憶層への印加電圧を変
化させることで前記記憶層に蓄積させる電荷量を制御す
るので、前記記憶層へ電気的に多値の情報を書き込むこ
とが可能になる。
【００１３】請求項８の発明は、請求項３の発明におい
て、前記記憶層は、帯電した微結晶の位置に基づいた情
報を記憶するので、記憶容量をさらに大きくすることが
できる。
て、前記記憶層は、帯電した微結晶の位置に基づいた情
報を記憶するので、記憶容量をさらに大きくすることが
できる。
【００１４】請求項９の発明は、請求項８の発明におい
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層内における電荷を蓄積させる位置を
制御するので、書き込み手段が前記記憶層へ照射する光
の波長を変化させることで前記記憶層への光の侵入深さ
などを調節でき、光の波長が長くなるほど前記記憶層に
おけるより深い領域の微結晶を帯電させることができる
とともに大きな結晶粒径の微結晶を帯電させることがで
き、光の波長が短くなるほど前記記憶層におけるより浅
い領域の微結晶を帯電させることができるとともにより
小さな結晶粒径の微結晶を帯電させることができるか
ら、帯電する微結晶の位置を制御できる。
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層内における電荷を蓄積させる位置を
制御するので、書き込み手段が前記記憶層へ照射する光
の波長を変化させることで前記記憶層への光の侵入深さ
などを調節でき、光の波長が長くなるほど前記記憶層に
おけるより深い領域の微結晶を帯電させることができる
とともに大きな結晶粒径の微結晶を帯電させることがで
き、光の波長が短くなるほど前記記憶層におけるより浅
い領域の微結晶を帯電させることができるとともにより
小さな結晶粒径の微結晶を帯電させることができるか
ら、帯電する微結晶の位置を制御できる。
【００１５】請求項１０の発明は、請求項９の発明にお
いて、前記記憶層は、基板の一表面上に形成され、厚み
方向において前記基板の一表面から離れるほど微結晶の
粒径が小さいので、前記記憶層の深さ方向において微結
晶の光学ギャップが変化するから、前記記憶層の深さ方
向における書き込み精度を向上させることができる。
いて、前記記憶層は、基板の一表面上に形成され、厚み
方向において前記基板の一表面から離れるほど微結晶の
粒径が小さいので、前記記憶層の深さ方向において微結
晶の光学ギャップが変化するから、前記記憶層の深さ方
向における書き込み精度を向上させることができる。
【００１６】請求項１１の発明は、請求項１の発明にお
いて、前記絶縁膜により被覆されキャリアの閉じ込めが
可能なナノメータオーダの微結晶は、柱状の半導体結晶
間に設けられてなるので、一対の柱状の半導体結晶をそ
れぞれドレイン、ソース、この一対の柱状の半導体結晶
間に介在し前記絶縁膜により被覆された微結晶半導体よ
りなる部分をゲート酸化膜としたＭＯＳトランジスタ構
造を得ることが可能となり、多値の記憶を行うことがで
きる。
いて、前記絶縁膜により被覆されキャリアの閉じ込めが
可能なナノメータオーダの微結晶は、柱状の半導体結晶
間に設けられてなるので、一対の柱状の半導体結晶をそ
れぞれドレイン、ソース、この一対の柱状の半導体結晶
間に介在し前記絶縁膜により被覆された微結晶半導体よ
りなる部分をゲート酸化膜としたＭＯＳトランジスタ構
造を得ることが可能となり、多値の記憶を行うことがで
きる。
【００１７】請求項１２の発明は、請求項１ないし請求
項１１の発明において、前記記憶層は、導電性層上の絶
縁層上に形成されてなるので、前記記憶層へ電界を印加
することで微結晶中で発生した電子・ホール対を分離す
ることができ、微結晶に閉じ込められたキャリアの寿命
を長くすることができて記憶時間を長くすることが可能
となる。
項１１の発明において、前記記憶層は、導電性層上の絶
縁層上に形成されてなるので、前記記憶層へ電界を印加
することで微結晶中で発生した電子・ホール対を分離す
ることができ、微結晶に閉じ込められたキャリアの寿命
を長くすることができて記憶時間を長くすることが可能
となる。
【００１８】請求項１３の発明は、請求項１２の発明に
おいて、前記絶縁層は、ＳＩＭＯＸ基板のＳｉＯ2膜に
より構成され、前記導電性層は、前記ＳＩＭＯＸ基板に
おける前記ＳｉＯ2膜下のシリコン基板により構成さ
れ、前記記憶層は、前記ＳＩＭＯＸ基板における前記Ｓ
ｉＯ2膜上のシリコン層に形成されてなることを特徴と
する。
おいて、前記絶縁層は、ＳＩＭＯＸ基板のＳｉＯ2膜に
より構成され、前記導電性層は、前記ＳＩＭＯＸ基板に
おける前記ＳｉＯ2膜下のシリコン基板により構成さ
れ、前記記憶層は、前記ＳＩＭＯＸ基板における前記Ｓ
ｉＯ2膜上のシリコン層に形成されてなることを特徴と
する。
【００１９】請求項１４の発明は、請求項１２の発明に
おいて、前記導電性層は、ガラス基板上に形成されてな
るので、基板としてガラス基板を用いた一般的な液晶デ
ィスプレイ駆動用のＴＦＴの製造プロセスを流用するこ
とが可能となる。
おいて、前記導電性層は、ガラス基板上に形成されてな
るので、基板としてガラス基板を用いた一般的な液晶デ
ィスプレイ駆動用のＴＦＴの製造プロセスを流用するこ
とが可能となる。
【００２０】請求項１５の発明は、請求項１ないし請求
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、半導体層を陽極酸化処理により多孔質化することに
より前記ナノメータオーダの微結晶を形成する工程と、
酸化処理によって微結晶の表面に前記絶縁膜を形成する
工程とを備えることを特徴とし、絶縁膜により被覆され
キャリアの閉じ込めが可能なナノメータオーダの微結晶
を３次元的に多数個近接して設けることができ、小型且
つ低コストで大容量のメモリ装置を実現することが可能
になる。
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、半導体層を陽極酸化処理により多孔質化することに
より前記ナノメータオーダの微結晶を形成する工程と、
酸化処理によって微結晶の表面に前記絶縁膜を形成する
工程とを備えることを特徴とし、絶縁膜により被覆され
キャリアの閉じ込めが可能なナノメータオーダの微結晶
を３次元的に多数個近接して設けることができ、小型且
つ低コストで大容量のメモリ装置を実現することが可能
になる。
【００２１】請求項１６の発明は、請求項１ないし請求
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、基板の一表面側にマトリックス状にトレンチを形成
する工程と、絶縁膜により被覆されたナノメータオーダ
の微結晶を前記トレンチに埋め込む工程とを備えること
を特徴とし、絶縁膜により被覆されたナノメータオーダ
の微結晶を３次元的に多数個近接して設けることがで
き、小型且つ低コストで大容量のメモリ装置を実現する
ことが可能になる。
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、基板の一表面側にマトリックス状にトレンチを形成
する工程と、絶縁膜により被覆されたナノメータオーダ
の微結晶を前記トレンチに埋め込む工程とを備えること
を特徴とし、絶縁膜により被覆されたナノメータオーダ
の微結晶を３次元的に多数個近接して設けることがで
き、小型且つ低コストで大容量のメモリ装置を実現する
ことが可能になる。
【００２２】
【発明の実施の形態】（実施形態１）本実施形態のメモ
リ装置は、図１に示すような基本構成を有し、導電性層
１ａ上に絶縁層１ｂが形成された基板１上に記憶層２が
形成されている。ここにおいて、記憶層２は、絶縁膜３
に被覆されキャリアの閉じ込めが可能なナノメータオー
ダの微結晶たるシリコン微結晶４が近接して並設されて
いる。シリコン微結晶４の結晶粒径（サイズ）は３〜１
０ｎｍの範囲で分布しており、絶縁膜３の膜厚は、シリ
コン微結晶４の結晶粒径よりも小さくしてある。
リ装置は、図１に示すような基本構成を有し、導電性層
１ａ上に絶縁層１ｂが形成された基板１上に記憶層２が
形成されている。ここにおいて、記憶層２は、絶縁膜３
に被覆されキャリアの閉じ込めが可能なナノメータオー
ダの微結晶たるシリコン微結晶４が近接して並設されて
いる。シリコン微結晶４の結晶粒径（サイズ）は３〜１
０ｎｍの範囲で分布しており、絶縁膜３の膜厚は、シリ
コン微結晶４の結晶粒径よりも小さくしてある。
【００２３】記憶層２は、図２に示すようなバンド構造
をを有している。すなわち、記憶層２は、Ｓｉ（シリコ
ン微結晶４）がＳｉＯX（絶縁膜３）により挟まれた多
重量子井戸構造となっている。ここにおいて、絶縁膜３
のバンドギャップは５〜１０ｅＶ程度であり、シリコン
微結晶４のバンドギャップは２〜３ｅＶ程度である。な
お、シリコンのバンドギャップは、バルクでは約１．１
ｅＶであるが、微結晶では２〜３ｅＶ程度まで広がるこ
とが知られている。
をを有している。すなわち、記憶層２は、Ｓｉ（シリコ
ン微結晶４）がＳｉＯX（絶縁膜３）により挟まれた多
重量子井戸構造となっている。ここにおいて、絶縁膜３
のバンドギャップは５〜１０ｅＶ程度であり、シリコン
微結晶４のバンドギャップは２〜３ｅＶ程度である。な
お、シリコンのバンドギャップは、バルクでは約１．１
ｅＶであるが、微結晶では２〜３ｅＶ程度まで広がるこ
とが知られている。
【００２４】本実施形態では、記憶層２のシリコン微結
晶４が絶縁膜３のバリアに挟まれているので、シリコン
微結晶４にキャリアを蓄積させることで、情報を記憶す
るメモリ機能を実現することができる。なお、シリコン
微結晶４のバンドギャップは上述のようにバルクと比較
して大きいので、例えば薄膜成長時に形成された微結晶
シリコンの場合、バルク中に微結晶シリコンが孤立して
存在することになり、微結晶シリコン中にキャリアを閉
じ込めることは難しい。これに対して、本実施形態で
は、絶縁膜３により被覆されたシリコン微結晶４が近接
して並設されてなるので、シリコン微結晶４へキャリア
を閉じ込めることができる。
晶４が絶縁膜３のバリアに挟まれているので、シリコン
微結晶４にキャリアを蓄積させることで、情報を記憶す
るメモリ機能を実現することができる。なお、シリコン
微結晶４のバンドギャップは上述のようにバルクと比較
して大きいので、例えば薄膜成長時に形成された微結晶
シリコンの場合、バルク中に微結晶シリコンが孤立して
存在することになり、微結晶シリコン中にキャリアを閉
じ込めることは難しい。これに対して、本実施形態で
は、絶縁膜３により被覆されたシリコン微結晶４が近接
して並設されてなるので、シリコン微結晶４へキャリア
を閉じ込めることができる。
【００２５】しかして、本実施形態のメモリ装置は、絶
縁膜３により被覆されキャリアの閉じ込めが可能なナノ
メータオーダのシリコン微結晶４に電荷を蓄積すること
で情報を記憶する記憶層２を備えるものであり、電荷を
蓄積しておく場所がナノメータオーダのシリコン微結晶
４なので、従来の半導体集積回路技術を利用した半導体
メモリに比べて、小型且つ低コストで記憶容量の大容量
化を図ることができる。
縁膜３により被覆されキャリアの閉じ込めが可能なナノ
メータオーダのシリコン微結晶４に電荷を蓄積すること
で情報を記憶する記憶層２を備えるものであり、電荷を
蓄積しておく場所がナノメータオーダのシリコン微結晶
４なので、従来の半導体集積回路技術を利用した半導体
メモリに比べて、小型且つ低コストで記憶容量の大容量
化を図ることができる。
【００２６】ところで、記憶層２は、図示しない書き込
み手段により書き込みが行われる。この書き込み手段
は、記憶層２の単位領域内で複数のシリコン微結晶４に
キャリアを閉じ込めることができるように構成すること
で、書き込み手段によって複数のシリコン微結晶４を帯
電させることができる。一方、記憶層２が、帯電したシ
リコン微結晶４の数に応じた多値の情報を記憶するよう
にすれば、記憶層２へ多値の情報を記憶させることが可
能になる。
み手段により書き込みが行われる。この書き込み手段
は、記憶層２の単位領域内で複数のシリコン微結晶４に
キャリアを閉じ込めることができるように構成すること
で、書き込み手段によって複数のシリコン微結晶４を帯
電させることができる。一方、記憶層２が、帯電したシ
リコン微結晶４の数に応じた多値の情報を記憶するよう
にすれば、記憶層２へ多値の情報を記憶させることが可
能になる。
【００２７】書き込み手段としては、例えば光照射によ
って記憶層２への書き込みを行う書き込み手段を用いれ
ばよく、書き込み手段が、光の波長を変化させることで
記憶層２に蓄積させる電荷量を制御するようにすれば、
記憶層２へ照射する光の波長を変化させることで記憶層
２への光の侵入深さなどを調節できて、光の波長が長く
なるほど記憶層２におけるより深い領域のシリコン微結
晶４を帯電させることができるとともに大きな結晶粒径
のシリコン微結晶４を帯電させることができ、光の波長
が短くなるほど記憶層２におけるより浅い領域のシリコ
ン微結晶４を帯電させることができるとともにより小さ
な結晶粒径のシリコン微結晶４を帯電させることができ
るから、帯電するシリコン微結晶４の数を制御できて、
記憶層２に蓄積される電荷量が制御される。また、書き
込み手段が、光の強度を変化させることで記憶層２に蓄
積させる電荷量を制御するようにすれば、記憶層２へ照
射する光の強度を変化させることで帯電するシリコン微
結晶４の数を制御できて、記憶層２に蓄積される電荷量
が制御される。
って記憶層２への書き込みを行う書き込み手段を用いれ
ばよく、書き込み手段が、光の波長を変化させることで
記憶層２に蓄積させる電荷量を制御するようにすれば、
記憶層２へ照射する光の波長を変化させることで記憶層
２への光の侵入深さなどを調節できて、光の波長が長く
なるほど記憶層２におけるより深い領域のシリコン微結
晶４を帯電させることができるとともに大きな結晶粒径
のシリコン微結晶４を帯電させることができ、光の波長
が短くなるほど記憶層２におけるより浅い領域のシリコ
ン微結晶４を帯電させることができるとともにより小さ
な結晶粒径のシリコン微結晶４を帯電させることができ
るから、帯電するシリコン微結晶４の数を制御できて、
記憶層２に蓄積される電荷量が制御される。また、書き
込み手段が、光の強度を変化させることで記憶層２に蓄
積させる電荷量を制御するようにすれば、記憶層２へ照
射する光の強度を変化させることで帯電するシリコン微
結晶４の数を制御できて、記憶層２に蓄積される電荷量
が制御される。
【００２８】また、書き込み手段としては、記憶層２へ
電気的に書き込みを行う書き込み手段を用いてもよく、
書き込み手段が、記憶層２への印加電圧を変化させるこ
とで記憶層２に蓄積させる電荷量を制御するようにすれ
ば、記憶層２へ電気的に多値の情報を書き込むことが可
能になる。
電気的に書き込みを行う書き込み手段を用いてもよく、
書き込み手段が、記憶層２への印加電圧を変化させるこ
とで記憶層２に蓄積させる電荷量を制御するようにすれ
ば、記憶層２へ電気的に多値の情報を書き込むことが可
能になる。
【００２９】また、記憶層２が、帯電したシリコン微結
晶４の位置に基づいた情報を記憶するようにすれば、記
憶容量をさらに大きくすることができる。したがって、
書き込み手段が、上述のように光の波長を変化させるこ
とで記憶層２内における電荷を蓄積させる位置を制御す
るようにすれば、記憶層２へ照射する光の波長を変化さ
せることで記憶層２への光の侵入深さなどを調節でき
て、光の波長が長くなるほど記憶層２におけるより深い
領域のシリコン微結晶４を帯電させることができるとと
もに大きな結晶粒径のシリコン微結晶４を帯電させるこ
とができ、光の波長が短くなるほど記憶層２におけるよ
り浅い領域のシリコン微結晶４を帯電させることができ
るとともにより小さな結晶粒径のシリコン微結晶４を帯
電させることができるから、帯電するシリコン微結晶４
の位置を制御できる。ここに、記憶層２を例えば厚み方
向において基板１から離れるほどシリコン微結晶４の結
晶粒径が小さくなるように構成しておくことで、記憶層
２の深さ方向においてシリコン微結晶４の光学ギャップ
が変化するから、記憶層２の深さ方向における書き込み
精度を向上させることができる。
晶４の位置に基づいた情報を記憶するようにすれば、記
憶容量をさらに大きくすることができる。したがって、
書き込み手段が、上述のように光の波長を変化させるこ
とで記憶層２内における電荷を蓄積させる位置を制御す
るようにすれば、記憶層２へ照射する光の波長を変化さ
せることで記憶層２への光の侵入深さなどを調節でき
て、光の波長が長くなるほど記憶層２におけるより深い
領域のシリコン微結晶４を帯電させることができるとと
もに大きな結晶粒径のシリコン微結晶４を帯電させるこ
とができ、光の波長が短くなるほど記憶層２におけるよ
り浅い領域のシリコン微結晶４を帯電させることができ
るとともにより小さな結晶粒径のシリコン微結晶４を帯
電させることができるから、帯電するシリコン微結晶４
の位置を制御できる。ここに、記憶層２を例えば厚み方
向において基板１から離れるほどシリコン微結晶４の結
晶粒径が小さくなるように構成しておくことで、記憶層
２の深さ方向においてシリコン微結晶４の光学ギャップ
が変化するから、記憶層２の深さ方向における書き込み
精度を向上させることができる。
【００３０】本実施形態のメモリ装置では、例えば、絶
縁膜３により被覆された粒径が５ｎｍのシリコン微結晶
４が２．５４ｃｍ×２．５４ｃｍ（つまり、１インチ
□）の基板１に並んでいるとすると、 （２．５４×１０-2／５×１０-9）2≒２．５８×１０
13＞１×１０12 となるから、１個のシリコン微結晶４に１ｂｉｔの情報
を記憶させることにより、０．１５５Ｔｂｉｔ／ｃｍ2
（１Ｔｂｉｔ／ｉｎ2）もの大容量メモリを実現するこ
とができる。
縁膜３により被覆された粒径が５ｎｍのシリコン微結晶
４が２．５４ｃｍ×２．５４ｃｍ（つまり、１インチ
□）の基板１に並んでいるとすると、 （２．５４×１０-2／５×１０-9）2≒２．５８×１０
13＞１×１０12 となるから、１個のシリコン微結晶４に１ｂｉｔの情報
を記憶させることにより、０．１５５Ｔｂｉｔ／ｃｍ2
（１Ｔｂｉｔ／ｉｎ2）もの大容量メモリを実現するこ
とができる。
【００３１】ところで、図３に示すように、記憶層２へ
電界を印加するためのプローブ１５を設けて、導電性層
１ａを直流電源Ｅの負極に接続しプローブ１５を直流電
源Ｅの正極に接続し、プローブ１５の先端部を記憶層２
へ近づけてプローブ１５により記憶層２へ電界を印加す
るようにすれば、シリコン微結晶４中で発生した電子・
ホール対を分離することができ、シリコン微結晶４に閉
じ込められたキャリアの寿命を長くすることができて記
憶時間を長くすることが可能となる。ここに、図３にお
ける導電性層１ａ、絶縁層１ｂ、シリコン層１ｃそれぞ
れは、例えばＳＩＭＯＸ（Separation by Implanted
Oxygen）基板におけるシリコン基板、シリコン基板上
のＳｉＯ2膜、ＳｉＯ2膜上のシリコン層により構成する
ことができる。ただし、ＳＩＭＯＸ基板を利用せずに、
導電性層１ａをメタル層や、その他の導電性を有する材
料により構成してもよいことは勿論である。
電界を印加するためのプローブ１５を設けて、導電性層
１ａを直流電源Ｅの負極に接続しプローブ１５を直流電
源Ｅの正極に接続し、プローブ１５の先端部を記憶層２
へ近づけてプローブ１５により記憶層２へ電界を印加す
るようにすれば、シリコン微結晶４中で発生した電子・
ホール対を分離することができ、シリコン微結晶４に閉
じ込められたキャリアの寿命を長くすることができて記
憶時間を長くすることが可能となる。ここに、図３にお
ける導電性層１ａ、絶縁層１ｂ、シリコン層１ｃそれぞ
れは、例えばＳＩＭＯＸ（Separation by Implanted
Oxygen）基板におけるシリコン基板、シリコン基板上
のＳｉＯ2膜、ＳｉＯ2膜上のシリコン層により構成する
ことができる。ただし、ＳＩＭＯＸ基板を利用せずに、
導電性層１ａをメタル層や、その他の導電性を有する材
料により構成してもよいことは勿論である。
【００３２】なお、記憶層２に記憶された情報の消去や
読み出しは、例えば記憶層２への光照射による書き込み
時とは異なる適宜波長若しくは適宜強度の光を照射する
ことにより行うことができる。
読み出しは、例えば記憶層２への光照射による書き込み
時とは異なる適宜波長若しくは適宜強度の光を照射する
ことにより行うことができる。
【００３３】ところで、上述のメモリ装置における記憶
層２は、基板１の一表面側に例えば多結晶シリコン層を
ＣＶＤ法などによって形成し、この多結晶シリコン層を
陽極酸化処理により多孔質化することにより量子閉じ込
め効果が現れるナノメータオーダのシリコン微結晶４を
形成し、その後、例えばＲＴＯ（Rapid Thermal Oxid
ation）法などの酸化処理によってシリコン微結晶４の
表面にシリコン酸化膜よりなる絶縁膜３を形成すること
により、絶縁膜３により被覆されたナノメータオーダの
シリコン微結晶４を３次元的に多数個近接して設けるこ
とができ、図２に示すような多重量子井戸構造を有する
記憶層２を形成することができるから、小型且つ低コス
トで大容量のメモリ装置を実現することが可能になる。
層２は、基板１の一表面側に例えば多結晶シリコン層を
ＣＶＤ法などによって形成し、この多結晶シリコン層を
陽極酸化処理により多孔質化することにより量子閉じ込
め効果が現れるナノメータオーダのシリコン微結晶４を
形成し、その後、例えばＲＴＯ（Rapid Thermal Oxid
ation）法などの酸化処理によってシリコン微結晶４の
表面にシリコン酸化膜よりなる絶縁膜３を形成すること
により、絶縁膜３により被覆されたナノメータオーダの
シリコン微結晶４を３次元的に多数個近接して設けるこ
とができ、図２に示すような多重量子井戸構造を有する
記憶層２を形成することができるから、小型且つ低コス
トで大容量のメモリ装置を実現することが可能になる。
【００３４】なお、導電性層１ａを導電性薄膜としてガ
ラス基板上に形成する場合には、基板としてガラス基板
を用いた一般的な液晶ディスプレイ駆動用のＴＦＴの製
造プロセスを流用することが可能となり、ＴＦＴの製造
装置も流用することができる。
ラス基板上に形成する場合には、基板としてガラス基板
を用いた一般的な液晶ディスプレイ駆動用のＴＦＴの製
造プロセスを流用することが可能となり、ＴＦＴの製造
装置も流用することができる。
【００３５】また、上述の記憶層２は、フラッシュメモ
リなどの既存の半導体メモリに代わる新規なメモリとし
て用いることができ、例えば、図４に示すように、絶縁
膜３により被覆されたナノメータオーダのシリコン微結
晶４を柱状の半導体結晶５間に設け、一対の柱状の半導
体結晶５，５をそれぞれドレインＤ、ソースＳ、この一
対の柱状の半導体結晶５，５間に介在し絶縁膜３により
被覆されたナノメータオーダのシリコン微結晶４よりな
る部分をゲート酸化膜６（記憶層２）、ゲート酸化膜６
上に形成された導電性膜をゲート電極７としたＭＯＳト
ランジスタ構造を得ることができ、多値の記憶を行うこ
とができる。このようなＭＯＳトランジスタ構造は、上
述のように基板１の一表面側に例えば多結晶シリコン層
をＣＶＤ法などによって形成し、この多結晶シリコン層
を陽極酸化処理により多孔質化することにより多結晶シ
リコンのグレインよりなる柱状の半導体結晶５および量
子閉じ込め効果が現れるナノメータオーダのシリコン微
結晶４を形成し、その後、例えばＲＴＯ（Rapid Therm
al Oxidation）法などの酸化処理によってシリコン微
結晶４の表面にシリコン酸化膜よりなる絶縁膜３を形成
するようにすれば、自己整合的に製造することができ
る。
リなどの既存の半導体メモリに代わる新規なメモリとし
て用いることができ、例えば、図４に示すように、絶縁
膜３により被覆されたナノメータオーダのシリコン微結
晶４を柱状の半導体結晶５間に設け、一対の柱状の半導
体結晶５，５をそれぞれドレインＤ、ソースＳ、この一
対の柱状の半導体結晶５，５間に介在し絶縁膜３により
被覆されたナノメータオーダのシリコン微結晶４よりな
る部分をゲート酸化膜６（記憶層２）、ゲート酸化膜６
上に形成された導電性膜をゲート電極７としたＭＯＳト
ランジスタ構造を得ることができ、多値の記憶を行うこ
とができる。このようなＭＯＳトランジスタ構造は、上
述のように基板１の一表面側に例えば多結晶シリコン層
をＣＶＤ法などによって形成し、この多結晶シリコン層
を陽極酸化処理により多孔質化することにより多結晶シ
リコンのグレインよりなる柱状の半導体結晶５および量
子閉じ込め効果が現れるナノメータオーダのシリコン微
結晶４を形成し、その後、例えばＲＴＯ（Rapid Therm
al Oxidation）法などの酸化処理によってシリコン微
結晶４の表面にシリコン酸化膜よりなる絶縁膜３を形成
するようにすれば、自己整合的に製造することができ
る。
【００３６】（実施形態２）ところで、図５に示すよう
なフォトマスクＭを利用してシリコン基板１（図６参
照）にマトリックス状にトレンチ１ｄ（図６参照）を形
成し、その後、微結晶を高分子樹脂からなる絶縁膜にて
カプセル化した微粒子が分散されたアセトンなどの有機
溶剤（あるいは水）よりなる溶液を回転塗布（スピンコ
ート）することによって、該溶液を上記トレンチ１ｄに
充填し、ベーキング（乾燥）して不要な上記有機溶剤
（あるいは水分）を取り除く（飛ばす）ことによって記
憶層２を形成するようにしてもよい。ここにおいて、本
実施形態では、上記微結晶として、粒径が３ｎｍ〜１０
ｎｍのシリコンを採用しているが、カーボン（Ｃ）や金
属（例えば、チタン、クロム、ニッケル、鉄、コバル
ト、銅、銀、亜鉛、モリブデン、タングステン、イリジ
ウム、白金、金、錫、アンチモンなど）を採用してもよ
い。また、上記絶縁膜としては、高分子樹脂のような有
機物を採用している。
なフォトマスクＭを利用してシリコン基板１（図６参
照）にマトリックス状にトレンチ１ｄ（図６参照）を形
成し、その後、微結晶を高分子樹脂からなる絶縁膜にて
カプセル化した微粒子が分散されたアセトンなどの有機
溶剤（あるいは水）よりなる溶液を回転塗布（スピンコ
ート）することによって、該溶液を上記トレンチ１ｄに
充填し、ベーキング（乾燥）して不要な上記有機溶剤
（あるいは水分）を取り除く（飛ばす）ことによって記
憶層２を形成するようにしてもよい。ここにおいて、本
実施形態では、上記微結晶として、粒径が３ｎｍ〜１０
ｎｍのシリコンを採用しているが、カーボン（Ｃ）や金
属（例えば、チタン、クロム、ニッケル、鉄、コバル
ト、銅、銀、亜鉛、モリブデン、タングステン、イリジ
ウム、白金、金、錫、アンチモンなど）を採用してもよ
い。また、上記絶縁膜としては、高分子樹脂のような有
機物を採用している。
【００３７】
【発明の効果】請求項１の発明は、絶縁膜により被覆さ
れキャリアの閉じ込めが可能なナノメータオーダの微結
晶に電荷を蓄積することで情報を記憶する記憶層を備え
るものであり、電荷を蓄積しておく場所がナノメータオ
ーダの微結晶なので、従来の半導体集積回路技術を利用
した半導体メモリに比べて、小型且つ低コストで記憶容
量の大容量化を図ることができるという効果がある。
れキャリアの閉じ込めが可能なナノメータオーダの微結
晶に電荷を蓄積することで情報を記憶する記憶層を備え
るものであり、電荷を蓄積しておく場所がナノメータオ
ーダの微結晶なので、従来の半導体集積回路技術を利用
した半導体メモリに比べて、小型且つ低コストで記憶容
量の大容量化を図ることができるという効果がある。
【００３８】請求項２の発明は、請求項１の発明におい
て、前記記憶層は、前記絶縁膜により被覆されキャリア
の閉じ込めが可能なナノメータサイズの微結晶が近接し
て並設されてなるので、記憶容量をより高めることが可
能になるという効果がある。
て、前記記憶層は、前記絶縁膜により被覆されキャリア
の閉じ込めが可能なナノメータサイズの微結晶が近接し
て並設されてなるので、記憶容量をより高めることが可
能になるという効果がある。
【００３９】請求項３の発明は、請求項２の発明におい
て、前記記憶層への書き込みを行う書き込み手段を備
え、書き込み手段は、前記記憶層の単位領域内で複数の
微結晶にキャリアを閉じ込めるので、書き込み手段によ
って複数の微結晶を帯電させることができるという効果
がある。
て、前記記憶層への書き込みを行う書き込み手段を備
え、書き込み手段は、前記記憶層の単位領域内で複数の
微結晶にキャリアを閉じ込めるので、書き込み手段によ
って複数の微結晶を帯電させることができるという効果
がある。
【００４０】請求項４の発明は、請求項３の発明におい
て、前記記憶層は、帯電した微結晶の数に応じた多値の
情報を記憶するので、多値の情報を記憶させることが可
能になるという効果がある。
て、前記記憶層は、帯電した微結晶の数に応じた多値の
情報を記憶するので、多値の情報を記憶させることが可
能になるという効果がある。
【００４１】請求項５の発明は、請求項４の発明におい
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の波長を変
化させることで前記記憶層への光の侵入深さなどを調節
でき、光の波長が長くなるほど前記記憶層におけるより
深い領域の微結晶を帯電させることができるとともに大
きな結晶粒径の微結晶を帯電させることができ、光の波
長が短くなるほど前記記憶層におけるより浅い領域の微
結晶を帯電させることができるとともにより小さな結晶
粒径の微結晶を帯電させることができるから、帯電する
微結晶の数を制御できて、前記記憶層に蓄積される電荷
量が制御されるという効果がある。
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の波長を変
化させることで前記記憶層への光の侵入深さなどを調節
でき、光の波長が長くなるほど前記記憶層におけるより
深い領域の微結晶を帯電させることができるとともに大
きな結晶粒径の微結晶を帯電させることができ、光の波
長が短くなるほど前記記憶層におけるより浅い領域の微
結晶を帯電させることができるとともにより小さな結晶
粒径の微結晶を帯電させることができるから、帯電する
微結晶の数を制御できて、前記記憶層に蓄積される電荷
量が制御されるという効果がある。
【００４２】請求項６の発明は、請求項４の発明におい
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の強度を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の強度を変
化させることで帯電する微結晶の数を制御できて、前記
記憶層に蓄積される電荷量が制御されるという効果があ
る。
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の強度を変化させ
ることで前記記憶層に蓄積させる電荷量を制御するの
で、書き込み手段が前記記憶層へ照射する光の強度を変
化させることで帯電する微結晶の数を制御できて、前記
記憶層に蓄積される電荷量が制御されるという効果があ
る。
【００４３】請求項７の発明は、請求項４の発明におい
て、前記記憶層へ電気的に書き込みを行う書き込み手段
を備え、書き込み手段は、前記記憶層への印加電圧を変
化させることで前記記憶層に蓄積させる電荷量を制御す
るので、前記記憶層へ電気的に多値の情報を書き込むこ
とが可能になるという効果がある。
て、前記記憶層へ電気的に書き込みを行う書き込み手段
を備え、書き込み手段は、前記記憶層への印加電圧を変
化させることで前記記憶層に蓄積させる電荷量を制御す
るので、前記記憶層へ電気的に多値の情報を書き込むこ
とが可能になるという効果がある。
【００４４】請求項８の発明は、請求項３の発明におい
て、前記記憶層は、帯電した微結晶の位置に基づいた情
報を記憶するので、記憶容量をさらに大きくすることが
できるという効果がある。
て、前記記憶層は、帯電した微結晶の位置に基づいた情
報を記憶するので、記憶容量をさらに大きくすることが
できるという効果がある。
【００４５】請求項９の発明は、請求項８の発明におい
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層内における電荷を蓄積させる位置を
制御するので、書き込み手段が前記記憶層へ照射する光
の波長を変化させることで前記記憶層への光の侵入深さ
などを調節でき、光の波長が長くなるほど前記記憶層に
おけるより深い領域の微結晶を帯電させることができる
とともに大きな結晶粒径の微結晶を帯電させることがで
き、光の波長が短くなるほど前記記憶層におけるより浅
い領域の微結晶を帯電させることができるとともにより
小さな結晶粒径の微結晶を帯電させることができるか
ら、帯電する微結晶の位置を制御できるという効果があ
る。
て、光照射によって前記記憶層への書き込みを行う書き
込み手段を備え、書き込み手段は、光の波長を変化させ
ることで前記記憶層内における電荷を蓄積させる位置を
制御するので、書き込み手段が前記記憶層へ照射する光
の波長を変化させることで前記記憶層への光の侵入深さ
などを調節でき、光の波長が長くなるほど前記記憶層に
おけるより深い領域の微結晶を帯電させることができる
とともに大きな結晶粒径の微結晶を帯電させることがで
き、光の波長が短くなるほど前記記憶層におけるより浅
い領域の微結晶を帯電させることができるとともにより
小さな結晶粒径の微結晶を帯電させることができるか
ら、帯電する微結晶の位置を制御できるという効果があ
る。
【００４６】請求項１０の発明は、請求項９の発明にお
いて、前記記憶層は、基板の一表面上に形成され、厚み
方向において前記基板の一表面から離れるほど微結晶の
粒径が小さいので、前記記憶層の深さ方向において微結
晶の光学ギャップが変化するから、前記記憶層の深さ方
向における書き込み精度を向上させることができるとい
う効果がある。
いて、前記記憶層は、基板の一表面上に形成され、厚み
方向において前記基板の一表面から離れるほど微結晶の
粒径が小さいので、前記記憶層の深さ方向において微結
晶の光学ギャップが変化するから、前記記憶層の深さ方
向における書き込み精度を向上させることができるとい
う効果がある。
【００４７】請求項１１の発明は、請求項１の発明にお
いて、前記絶縁膜により被覆されキャリアの閉じ込めが
可能なナノメータオーダの微結晶は、柱状の半導体結晶
間に設けられてなるので、一対の柱状の半導体結晶をそ
れぞれドレイン、ソース、この一対の柱状の半導体結晶
間に介在し前記絶縁膜により被覆された微結晶半導体よ
りなる部分をゲート酸化膜としたＭＯＳトランジスタ構
造を得ることが可能となり、多値の記憶を行うことがで
きるという効果がある。
いて、前記絶縁膜により被覆されキャリアの閉じ込めが
可能なナノメータオーダの微結晶は、柱状の半導体結晶
間に設けられてなるので、一対の柱状の半導体結晶をそ
れぞれドレイン、ソース、この一対の柱状の半導体結晶
間に介在し前記絶縁膜により被覆された微結晶半導体よ
りなる部分をゲート酸化膜としたＭＯＳトランジスタ構
造を得ることが可能となり、多値の記憶を行うことがで
きるという効果がある。
【００４８】請求項１２の発明は、請求項１ないし請求
項１１の発明において、前記記憶層は、導電性層上の絶
縁層上に形成されてなるので、前記記憶層へ電界を印加
することで微結晶中で発生した電子・ホール対を分離す
ることができ、微結晶に閉じ込められたキャリアの寿命
を長くすることができて記憶時間を長くすることが可能
となるという効果がある。
項１１の発明において、前記記憶層は、導電性層上の絶
縁層上に形成されてなるので、前記記憶層へ電界を印加
することで微結晶中で発生した電子・ホール対を分離す
ることができ、微結晶に閉じ込められたキャリアの寿命
を長くすることができて記憶時間を長くすることが可能
となるという効果がある。
【００４９】請求項１４の発明は、請求項１２の発明に
おいて、前記導電性層は、ガラス基板上に形成されてな
るので、基板としてガラス基板を用いた一般的な液晶デ
ィスプレイ駆動用のＴＦＴの製造プロセスを流用するこ
とが可能となるという効果がある。
おいて、前記導電性層は、ガラス基板上に形成されてな
るので、基板としてガラス基板を用いた一般的な液晶デ
ィスプレイ駆動用のＴＦＴの製造プロセスを流用するこ
とが可能となるという効果がある。
【００５０】請求項１５の発明は、請求項１ないし請求
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、半導体層を陽極酸化処理により多孔質化することに
より前記ナノメータオーダの微結晶を形成する工程と、
酸化処理によって微結晶の表面に前記絶縁膜を形成する
工程とを備えるので、絶縁膜により被覆されキャリアの
閉じ込めが可能なナノメータオーダの微結晶を３次元的
に多数個近接して設けることができ、小型且つ低コスト
で大容量のメモリ装置を実現することが可能になるとい
う効果がある。
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、半導体層を陽極酸化処理により多孔質化することに
より前記ナノメータオーダの微結晶を形成する工程と、
酸化処理によって微結晶の表面に前記絶縁膜を形成する
工程とを備えるので、絶縁膜により被覆されキャリアの
閉じ込めが可能なナノメータオーダの微結晶を３次元的
に多数個近接して設けることができ、小型且つ低コスト
で大容量のメモリ装置を実現することが可能になるとい
う効果がある。
【００５１】請求項１６の発明は、請求項１ないし請求
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、基板の一表面側にマトリックス状にトレンチを形成
する工程と、絶縁膜により被覆されたナノメータオーダ
の微結晶を前記トレンチに埋め込む工程とを備えるの
で、絶縁膜により被覆されたナノメータオーダの微結晶
を３次元的に多数個近接して設けることができ、小型且
つ低コストで大容量のメモリ装置を実現することが可能
になるという効果がある。
項１４のいずれかに記載のメモリ装置の製造方法であっ
て、基板の一表面側にマトリックス状にトレンチを形成
する工程と、絶縁膜により被覆されたナノメータオーダ
の微結晶を前記トレンチに埋め込む工程とを備えるの
で、絶縁膜により被覆されたナノメータオーダの微結晶
を３次元的に多数個近接して設けることができ、小型且
つ低コストで大容量のメモリ装置を実現することが可能
になるという効果がある。
【図１】実施形態１を示す概略構成図である。
【図２】同上のバンド図である。
【図３】同上の他の構成例の説明図である。
【図４】同上の応用例の概略構成図である。
【図５】実施形態２の製造方法を説明するためのマスク
図である。
図である。
【図６】同上の概略断面図である。
１ 基板 ２ 記憶層 ３ 絶縁膜 ４ シリコン微結晶
フロントページの続き (72)発明者 相澤 浩一 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 本多 由明 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F083 FZ10 HA02 JA32 JA37 JA38 JA39 PR13 ZA21
Claims (16)
- 【請求項１】 絶縁膜により被覆されキャリアの閉じ込
めが可能なナノメータオーダの微結晶に電荷を蓄積する
ことで情報を記憶する記憶層を備えることを特徴とする
メモリ装置。 - 【請求項２】 前記記憶層は、前記絶縁膜により被覆さ
れキャリアの閉じ込めが可能なナノメータサイズの微結
晶が近接して並設されてなることを特徴とする請求項１
記載のメモリ装置。 - 【請求項３】 前記記憶層への書き込みを行う書き込み
手段を備え、書き込み手段は、前記記憶層の単位領域内
で複数の微結晶にキャリアを閉じ込めることを特徴とす
る請求項２記載のメモリ装置。 - 【請求項４】 前記記憶層は、帯電した微結晶の数に応
じた多値の情報を記憶することを特徴とする請求項３記
載のメモリ装置。 - 【請求項５】 光照射によって前記記憶層への書き込み
を行う書き込み手段を備え、書き込み手段は、光の波長
を変化させることで前記記憶層に蓄積させる電荷量を制
御することを特徴とする請求項４記載のメモリ装置。 - 【請求項６】 光照射によって前記記憶層への書き込み
を行う書き込み手段を備え、書き込み手段は、光の強度
を変化させることで前記記憶層に蓄積させる電荷量を制
御することを特徴とする請求項４記載のメモリ装置。 - 【請求項７】 前記記憶層へ電気的に書き込みを行う書
き込み手段を備え、書き込み手段は、前記記憶層への印
加電圧を変化させることで前記記憶層に蓄積させる電荷
量を制御することを特徴とする請求項４記載のメモリ装
置。 - 【請求項８】 前記記憶層は、帯電した微結晶の位置に
基づいた情報を記憶することを特徴とする請求項３記載
のメモリ装置。 - 【請求項９】 光照射によって前記記憶層への書き込み
を行う書き込み手段を備え、書き込み手段は、光の波長
を変化させることで前記記憶層内における電荷を蓄積さ
せる位置を制御することを特徴とする請求項８記載のメ
モリ装置。 - 【請求項１０】 前記記憶層は、基板の一表面上に形成
され、厚み方向において前記基板の一表面から離れるほ
ど微結晶の粒径が小さいことを特徴とする請求項９記載
のメモリ装置。 - 【請求項１１】 前記絶縁膜により被覆されキャリアの
閉じ込めが可能なナノメータオーダの微結晶は、柱状の
半導体結晶間に設けられてなることを特徴とする請求項
１記載のメモリ装置。 - 【請求項１２】 前記記憶層は、導電性層上の絶縁層上
に形成されてなることを特徴とする請求項１ないし請求
項１１のいずれかに記載のメモリ装置。 - 【請求項１３】 前記絶縁層は、ＳＩＭＯＸ基板のＳｉ
Ｏ2膜により構成され、前記導電性層は、前記ＳＩＭＯ
Ｘ基板における前記ＳｉＯ2膜下のシリコン基板により
構成され、前記記憶層は、前記ＳＩＭＯＸ基板における
前記ＳｉＯ2膜上のシリコン層に形成されてなることを
特徴とする請求項１２記載のメモリ装置。 - 【請求項１４】 前記導電性層は、ガラス基板上に形成
されてなることを特徴とする請求項１２記載のメモリ装
置。 - 【請求項１５】 請求項１ないし請求項１４のいずれか
に記載のメモリ装置の製造方法であって、半導体層を陽
極酸化処理により多孔質化することにより前記ナノメー
タオーダの微結晶を形成する工程と、酸化処理によって
微結晶の表面に前記絶縁膜を形成する工程とを備えるこ
とを特徴とするメモリ装置の製造方法。 - 【請求項１６】 請求項１ないし請求項１４のいずれか
に記載のメモリ装置の製造方法であって、基板の一表面
側にマトリックス状にトレンチを形成する工程と、絶縁
膜により被覆されたナノメータオーダの微結晶を前記ト
レンチに埋め込む工程とを備えることを特徴とするメモ
リ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029834A JP4438156B2 (ja) | 2000-02-07 | 2000-02-07 | メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029834A JP4438156B2 (ja) | 2000-02-07 | 2000-02-07 | メモリ装置およびその製造方法 |
Publications (2)
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| JP2001222892A true JP2001222892A (ja) | 2001-08-17 |
| JP4438156B2 JP4438156B2 (ja) | 2010-03-24 |
Family
ID=18554931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029834A Expired - Fee Related JP4438156B2 (ja) | 2000-02-07 | 2000-02-07 | メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4438156B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003077320A1 (fr) * | 2002-03-08 | 2003-09-18 | Matsushita Electric Works, Ltd. | Dispositif quantique |
| US6753196B2 (en) | 2001-06-26 | 2004-06-22 | Matsushita Electric Works, Ltd. | Method of and apparatus for manufacturing field emission-type electron source |
-
2000
- 2000-02-07 JP JP2000029834A patent/JP4438156B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753196B2 (en) | 2001-06-26 | 2004-06-22 | Matsushita Electric Works, Ltd. | Method of and apparatus for manufacturing field emission-type electron source |
| WO2003077320A1 (fr) * | 2002-03-08 | 2003-09-18 | Matsushita Electric Works, Ltd. | Dispositif quantique |
| US6940087B2 (en) | 2002-03-08 | 2005-09-06 | Matsushita Electric Works, Ltd. | Quantum device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4438156B2 (ja) | 2010-03-24 |
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