TW202006941A - 相變化記憶體結構 - Google Patents

相變化記憶體結構 Download PDF

Info

Publication number
TW202006941A
TW202006941A TW108123855A TW108123855A TW202006941A TW 202006941 A TW202006941 A TW 202006941A TW 108123855 A TW108123855 A TW 108123855A TW 108123855 A TW108123855 A TW 108123855A TW 202006941 A TW202006941 A TW 202006941A
Authority
TW
Taiwan
Prior art keywords
layer
phase change
change material
heater
selector
Prior art date
Application number
TW108123855A
Other languages
English (en)
Inventor
吳昭誼
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006941A publication Critical patent/TW202006941A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H10N70/8613—Heating or cooling means other than resistive heating electrodes, e.g. heater in parallel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種記憶體元件包括以下各項。基板。在基板上設置的底部電極。在底部電極上設置的絕緣層，絕緣層具有在絕緣層中定義的通孔。在通孔中設置的加熱器。在加熱器上設置的相變材料層。在相變材料層上設置的選擇器層。在通孔上設置的中間層。此外，金屬層設置在選擇器層上。金屬層寬於相變材料層。

Description

相變化記憶體結構
本揭示係關於相變化隨機存取記憶體(PCRAM)的元件及其製造方法。特定而言，在本揭示的一些實施例中，本申請案揭示了一種具有全TaN底部電極(BE)結構的相變化隨機存取記憶體(PCRAM)及其製造方法。
相變化隨機存取記憶體(PCRAM)係利用不同的電阻相以及在包括硫族化物(chalcogenide)及電阻材料的相變材料的相之間的熱誘導相轉變的非揮發性記憶體元件。相變化隨機存取記憶體由眾多單元(cell)構成，各個單元獨立地起作用。相變化隨機存取記憶體單元主要包括加熱器及電阻器，此電阻器係主要由可逆相變材料製成的資料儲存元件以針對邏輯「0」狀態及「1」狀態提供至少兩個顯著不同的電阻率。
根據本揭露之一實施方式，提供一種相變化記憶體結構包含：基板、在基板上設置的底部電極、在底部電 極上設置的絕緣層，其中絕緣層具有在絕緣層中定義的通孔、在通孔中設置的加熱器、在加熱器上設置的相變材料層、在相變材料層上設置的選擇器層、在通孔上設置的中間層、以及在選擇器層上設置的金屬層。
100‧‧‧基板
110‧‧‧金屬層
120‧‧‧底部電極
120'‧‧‧頂部電極
130‧‧‧第一相變材料層
130'‧‧‧第二相變材料層
140‧‧‧第一加熱器
140'‧‧‧第二加熱器
150‧‧‧絕緣層
150'‧‧‧絕緣層
150"‧‧‧絕緣層
160‧‧‧第一選擇器層
160'‧‧‧第二選擇器層
170‧‧‧中間層
170'‧‧‧中間層
190‧‧‧二維層
h、h’‧‧‧通孔
S111‧‧‧操作
S112‧‧‧操作
S113‧‧‧操作
S114‧‧‧操作
S115‧‧‧操作
S116‧‧‧操作
S117‧‧‧操作
S118‧‧‧操作
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示。應強調，根據工業中的標準實務，各個特徵並非按比例繪製，並且僅出於說明目的而使用。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1(a)圖圖示了根據本揭示的一實施例的相變化隨機存取記憶體的俯視圖，並且第1(b)圖圖示了沿著第1(a)圖的切線I-I’的相變化隨機存取記憶體的橫截面圖。
第2(a)圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的俯視圖，並且第2(b)圖圖示了沿著第2(a)圖的切線I-I’的相變化隨機存取記憶體的橫截面圖。
第3(a)圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的俯視圖，並且第3(b)圖圖示了沿著第3(a)圖的切線I-I’的相變化隨機存取記憶體的橫截面圖。
第4圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的橫截面圖。
第5(a)圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的橫截面圖，並且第5(b)圖圖示了第5(a)圖的相變化隨機存取記憶體的替代實施例的橫截面圖。
第6(a)圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的橫截面圖，並且第6(b)圖及第6(c)圖圖示了第6(a)圖的相變化隨機存取記憶體的替代實施例的橫截面圖。
第7(a)圖、第7(b)圖、第7(c)圖、第7(d)圖、第7(e)圖、第7(f)圖、及第7(g)圖圖示了根據本揭示的實施例的用於形成相變化隨機存取記憶體的連續製造操作。
第8(a)圖、第8(b)圖、第8(c)圖、第8(d)圖、第8(e)圖、第8(f)圖、第8(g)圖、第(h)圖、及第8(i)圖圖示了根據本揭示的實施例的用於形成相變化隨機存取記憶體的連續製造操作。
第9(a)圖、第9(b)圖、第9(c)圖、第9(d)圖、第9(e)圖、第9(f)圖、第9(g)圖、及第9(h)圖圖示了根據本揭示的實施例的用於形成相變化隨機存取記憶體的連續製造操作。
第10(a)圖、第10(b)圖、第10(c)圖、第10(d)圖、第10(e)圖、第10(f)圖、及第10(g)圖圖示了根據本揭示的實施例的用於形成相變化隨機存取記憶體的連續製造操作。
第11圖圖示了根據本揭示的實施例的形成相變化隨機存取記憶體的方法。
第12(a)圖、第12(b)圖、第12(c)圖、第12(d)圖、第12(e)圖、及第12(f)圖圖示了根據本揭示的實施例的在通孔中形成加熱器的連續製造操作。
第13(a)圖、第13(b)圖、第13(c)圖、及第13(d)圖圖示了根據本揭示的實施例的在形成相變化隨機存取記憶體時，在加熱器頂部上沉積二維層的連續製造操作。
第14(a)圖及第14(c)圖圖示了耦合到加熱器的頂部及底部電極的結構。第14(b)圖圖示了元素分析結果。
應理解，以下揭示提供了眾多不同的實施例或實例，以用於實現本揭露的不同特徵。下文描述部件及排列之特定實施例或實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，元件之尺寸不限於所揭示之範圍或值，但可取決於製程條件及/或元件的期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括插入第一特徵與第二特徵之間而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。各種特徵可出於簡便性及清晰目的而以不同比例任意繪製。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了附圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。此外，術語「由…製成(made of)」可意謂「包含(comprising)」或「由…組成(consisting of)」。在本揭示中，片語「A、B及C之一者」意謂「A、B及/或C」(A、 B、C，A及B，A及C，B及C，或A、B及C)，並且不意謂來自A的一個元素、來自B的一個元素及來自C的一個元素，除非另外描述。
大體上，為了從相變化隨機存取記憶體單元讀取狀態(資料)，將足夠小的電流施加到相變材料，而不觸發加熱器產生熱。以此方式，可以量測相變材料的電阻率，並且可以讀取表示電阻率的狀態，亦即，「0」狀態為高電阻率，或「1」狀態為低電阻率。為了將狀態(資料)寫入相變化隨機存取記憶體單元，例如，為了寫入表示相變材料的低電阻率相的「1」狀態，將中等的電流施加到加熱器，此加熱器產生熱以使相變材料在高於結晶溫度但低於熔化溫度的溫度下退火一時間段，以達到結晶相。為了寫入表示相變材料的高電阻率相的「0」狀態，將非常大的電流施加到加熱器以產生熱，以在高於相變材料的熔化溫度的溫度下熔化相變材料；以及將電流突然切斷以將溫度降低至低於相變材料的結晶溫度，以驟冷並穩定相變材料的非晶結構，以便達到高電阻邏輯「0」狀態。非常大的電流可以因此呈脈衝形式。在本揭示中，說明了具有改進的單元結構的相變化隨機存取記憶體。
第1(a)圖圖示了具有基板100、在基板100上形成的底部電極120(其中底部電極可為位元線)、在底部電極120上形成的相變材料層130、以及在相變材料層130上形成的金屬層110的相變化隨機存取記憶體的俯視圖。在此 實施例中，相變材料層130的尺寸與在底部電極120及用作頂部電極的金屬層110之間的重疊區域相同。
在一些實施例中，基板100包含單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板100由結晶Si製成。在一些實施例中，金屬層110及底部電極120由相同材料或不同材料形成，其包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、碳、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金(諸如鋁銅合金)、其他適宜材料、及/或其組合。在一些實施例中，金屬層110及底部電極120中的每一個具有約20至約2,000nm範圍中的厚度。在一些實施例中，基板100係使用氧佈植分離(SIMOX)、晶圓接合、及/或其他適宜方法製造的絕緣體上半導體基板，諸如絕緣體上矽(SOI)基板、絕緣體上鍺矽(SGOI)基板、或絕緣體上鍺(GOI)基板。在一些實施例中，基板100包括電晶體(諸如MOSFET平面電晶體、鰭式場效電晶體(FinFET)、及閘極全包圍(GAA)電晶體)、金屬線(諸如多晶矽線及互連金屬線)、以及控制相變化隨機存取記憶體操作的電晶體。在一些實施例中，底部電極120係與基板100所包括的電晶體連接的金屬線。
第1(b)圖圖示了具有絕緣層150的相變化隨機存取記憶體的橫截面圖，絕緣層包括通孔h。在通孔h中，形成加熱器140。在一些實施例中，加熱器140由TiN、 TaN、或TiAlN的薄膜材料形成，此薄膜材料具有在約5至約15nm範圍中的厚度以向相變材料層130提供焦耳加熱。此外，在驟冷(quenching)期間(在突然切斷施加到加熱器140的電流以「凍結(freeze)」非晶相期間)，加熱器140可用作散熱器。加熱器140填充在絕緣層150中的通孔h，這防止在相變化隨機存取記憶體單元之間的熱傳遞，以避免熱擾動，此熱擾動可使狀態保持失能(disable)或使讀取/寫入過程中斷。
在一些實施例中，絕緣層150由下列構成但不限於：氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、SiOCN、SiCN、Al2O3、氟摻雜的矽酸鹽玻璃(FSG)、低介電常數介電材料、或在製造半導體元件中使用的各種其他適宜的介電材料。在圖案化的底部電極120上設置的絕緣層150係電及熱絕緣體，並且在一些實施例中，具有在約5nm至約350nm的範圍中的厚度。
相變材料層130接收由加熱器140產生的熱，並且接近相變材料層130及加熱器140之間的介面的區域(稱為「主動區域」)經歷從結晶相到非晶相的相轉變或與其相反，這取決於當電流施加到加熱器140時產生的熱的量及持續時間。在第1(b)圖的實施例中，主動區域具有蘑菇形狀(mushroom-shape)(第1(b)圖)，而在主動區域外部的區域不經歷相轉變，並且可作為熱絕緣層以在蘑菇形狀的主動區域內部保存熱。主動區域越小，熱量越少，因此寫入相變化隨機存取記憶體單元需要的電流越少。在一些實施例中， 相變材料層130的材料為：Ga-Sb、In-Sb、In-Se、Sb-Te、Ge-Te、及Ge-Sb的二元系統；Ge-Sb-Te、In-Sb-Te、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、及Ga-Sb-Te的三元系統；或Ag-In-Sb-Te、Ge-Sn-Sb-Te、Ge-Sb-Se-Te、Te-Ge-Sb-S、Ge-Sb-Te-O、及Ge-Sb-Te-N的四元系統。在一些實施例中，相變材料層130的材料係含有來自元素週期表的第Ⅳ族的一或多種元素的硫族化物合金，諸如具有5nm至100nm的厚度的GST，Ge-Sb-Te合金(例如，Ge2Sb2Te5)。相變材料層130可包括其他相變電阻材料，諸如金屬氧化物，包括氧化鎢、氧化鎳、氧化銅等。在相變材料的結晶相與非晶相之間的相轉變和相變材料的結構的長程有序(long range order)及近程有序(short range order)之間的相互作用相關。例如，長程有序的塌陷產生非晶相。在結晶相中的長程有序促進導電，而非晶相妨礙導電並且導致高電阻。為了針對不同需求來調諧相變材料層130的性質，相變材料層130的材料可由各種元素(例如，B、Al、As、Ga、或P)以不同量摻雜以調節在材料的鍵接結構內部的短程有序及長程有序的比例。摻雜元素可以是經由使用半導體摻雜(例如離子佈植)的任何元素。
選擇器層160在相變材料層130上形成，並且金屬層110及中間層170在選擇器層160上形成。在相變記憶體陣列(例如，具有數百或更多記憶體單元的交叉點陣列)中，可能發生眾多干擾記憶體單元的適當操作的問題。這些問題本質上可為電氣問題，諸如漏電流、寄生電容等。這些 問題本質上亦可為熱問題，諸如在記憶體單元之間的熱擾動。為了解決以上問題，使用切換元件以減少或避免來自操作記憶體單元或來自沿著電阻網路傳遞的其他記憶體單元的漏電流。藉由使用切換元件，其他記憶體單元的加熱器不會被漏電流意外地導通，從而擦除記憶體單元中記錄的狀態。使用功能類似於二極體元件或電晶體元件的切換元件，使得僅選擇預期的相變化隨機存取記憶體單元用於讀取/寫入，而其他相變化隨機存取記憶體單元不導通，並且減少或防止源自所選相變化隨機存取記憶體單元的漏電流。為了提供準確的讀取/寫入操作，期望在相變材料層130上形成具有高導通狀態導電性及無限關閉狀態電阻的選擇器層，以減少相變化隨機存取記憶體的電阻網路中的功率耗散、漏電流及串擾擾動，而確保僅所選的相變化隨機存取記憶體單元經歷讀取/寫入操作。以此方式，可以形成可靠的相變化隨機存取記憶體。考慮到切換元件的大小，與電晶體類型(諸如MOSFET、金屬氧化物半導體場效電晶體)元件相比，二極體類型(諸如p-n接面二極體、肖特基二極體、金屬-絕緣體轉變(metal-insulator transition,MIT)、及雙向閾值開關(ovonic threshold switch,OTS))元件可具有較小大小。選擇器層160可作為在選擇器層160內形成有二極體接面的二極體類型元件。在第1(b)圖中，選擇器層160形成在由上述材料形成的相變材料層130上並圖案化以具有相同尺寸，從而大幅減少在相變化隨機存取記憶體內用於選擇器元件的空間，這被認為是記憶體元件的縮小趨勢的限制因 素。在一些實施例中，選擇器層160向相變化隨機存取記憶體提供電流-電壓非線性(current-voltage non-linearity)，並且減少了漏電流。在一些實施例中，選擇器層160具有單層或多層結構。在一些實施例中，選擇器層160是由包括下列的材料製成：SiO x 、TiO x 、AlO x 、WO x 、Ti x N y O z 、HfO x 、TaO x 、NbO x 、或類似者、或其適宜組合，其中x、y及z係非化學計量值。在一些實施例中，選擇器層160係含有下列中的一或多個的固體電解質材料：Ge、Sb、S、Te或硫族化物，諸如N、P、S、Si及/或Te摻雜的硫族化物，諸如N、P、S、Si及/或Te摻雜的AsGeSe，亦即，AsGeSe(N、P、S、Si、Te)，以及N、P、S、Si及/或Te摻雜的AsGeSeSi，亦即，AsGeSeSi(N、P、S、Si、Te)。選擇器層160的厚度在約0.5nm至約50nm的範圍中。在一些實施例中，選擇器層160藉由化學氣相沉積(CVD)、脈衝雷射沉積(PLD)、濺鍍、原子層沉積(ALD)或任何其他薄膜沉積方法來形成。
在本揭示的一些實施例中，中間層170形成在通孔h上並且在選擇器層160與金屬層110之間。中間層170可由厚度約1至50nm的碳、鈦、氮化鈦、鎢、及鈦鎢形成，用以防止材料擴散及污染相變材料層130。在一些實施例中，中間層170藉由任何氣相沉積方法來形成，諸如化學氣相沉積、脈衝雷射沉積、濺鍍、原子層沉積、或任何其他薄膜沉積方法。在一些實施例中，中間層170減少物質從金屬層110到選擇器層160及相變材料層130的結合。在本揭示 的一些實施例中，中間層170的平面內尺寸(in-plane size)大於通孔h的水平橫截面尺寸。
第2(a)圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的俯視圖。第1(a)圖及第1(b)圖說明的材料、構造、尺寸、及/或製程可在以下實施例中採用，且可省略其詳細說明。
相變化隨機存取記憶體具有基板100、在基板100上形成的底部電極120(其中底部電極可為位元線)、在底部電極120上形成的相變材料層130、以及在相變材料層130上形成的金屬層110。在此實施例中，相變材料層130的尺寸小於在底部電極120及用作頂部電極的金屬層110之間的重疊區域。亦即，在第2(a)圖的實施例中的相變材料層130的尺寸小於在第1(a)圖的實施例中的相變材料層130的尺寸。較小的相變材料層130提供減少的操作電流，此操作電流供應到加熱器以加熱相變材料層130以進行寫入，因此顯著減少具有超過一千個相變材料層130的記憶體的總功耗。
第2(b)圖圖示了根據第2(a)圖所示的實施例的相變化隨機存取記憶體的橫截面圖。相變化隨機存取記憶體具有絕緣層150，此絕緣層包括通孔h。在通孔h中，形成加熱器140。在一些實施例中，加熱器140由TiN、TaN、或TiAlN的薄膜材料形成，此薄膜材料具有在從約5至約15nm的範圍中的厚度以向相變材料層130提供焦耳加熱。此外，在驟冷期間(在突然切斷施加到加熱器140的電流以「凍 結」非晶相期間)，加熱器140可用作散熱器。加熱器140填充在絕緣層150中的通孔h，這防止在相變化隨機存取記憶體單元之間的熱傳遞，以避免熱擾動，此熱擾動可使狀態保持失能或使讀取/寫入過程中斷。相變材料層130在通孔h中形成並且可接觸加熱器140。以此方式，在寫入記憶體單元期間在相變材料層130中經歷相轉變的主動區域不同於在第1(b)圖中具有蘑菇形狀的主動區域。選擇器層160在相變材料層130上形成，並且選擇器層160的尺寸(約25nm至約100nm的寬度)大於通孔中的相變材料層130的尺寸(寬度為約10nm)。金屬層110在選擇器層160上形成，並且用作相變化隨機存取記憶體單元的讀取/寫入操作的頂部電極。
相變材料層130接收由加熱器140產生的熱，並且接近相變材料層130及加熱器140之間的介面的區域(稱為「主動區域」)經歷從結晶相到非晶相的相轉變或與其相反，這取決於當電流施加到加熱器140時產生的熱的量及持續時間。在第2(b)圖的實施例中，主動區域具有橢圓形狀(第2(b)圖)，而在主動區域外部的區域不經歷相轉變，並且可作為熱絕緣層以在主動區域內部保存熱。主動區域越小，熱量越少，因此寫入相變化隨機存取記憶體單元需要的電流越少。
選擇器層160在相變材料層130上形成，並且金屬層110在選擇器層160上形成。在第2(b)圖中，選擇器層160形成在由上述材料形成的相變材料層130上以具有與相 變材料層130相比較大的尺寸，從而大幅增強相變材料層130的可控制性及可選擇性。在一些實施例中，選擇器層160向相變化隨機存取記憶體提供電流電壓非線性，並且此舉減少了漏電流。選擇器層160具有以上結構。在一些實施例中，選擇器層160由上述第1(b)圖的描述中提及的材料製成。選擇器層160的厚度在從約0.5nm至約50nm的範圍中。在一些實施例中，選擇器層160藉由化學氣相沉積、脈衝雷射沉積、濺鍍、原子層沉積、或任何其他薄膜沉積方法形成。
在一些實施例中，類似於第1(a)圖及第1(b)圖，中間層170形成在通孔h上，及選擇器層160與金屬層110之間。
第3(a)圖圖示了根據本揭示的另一實施例的相變化隨機存取記憶體的俯視圖。第1(a)圖及第2(b)圖說明的材料、構造、尺寸、及/或製程可在以下實施例中採用，且可省略其詳細解釋。
相變化隨機存取記憶體具有基板100、在基板100上形成的底部電極120(其中底部電極可為位元線)、在底部電極120上形成的相變材料層130、以及在相變材料層130上形成的金屬層110。在此實施例中，相變材料層130的尺寸小於在底部電極120及用作頂部電極的金屬層110之間的重疊區域。亦即，在第3(a)圖的實施例中的相變材料層130的尺寸小於在第1(a)圖的實施例中的相變材料層130的尺寸。較小的相變材料層130提供減少的操作電流，此操作 電流供應到加熱器以加熱相變材料層130以進行寫入，因此顯著減少具有超過一千個相變材料層130的記憶體的總功耗。
儘管俯視圖與第2(a)圖所示相同，元件結構不同於第2(b)圖。相變化隨機存取記憶體具有絕緣層150，此絕緣層包括通孔h。在通孔h中，形成加熱器140。在一些實施例中，加熱器140由TiN、TaN、或TiAlN的薄膜材料形成，此薄膜材料具有約5至約15nm的範圍中的厚度以向相變材料層130提供焦耳加熱。此外，在驟冷期間(在突然切斷施加到加熱器140的電流以「凍結」非晶相期間)，加熱器140可用作散熱器。加熱器140填充在絕緣層150中提供的通孔h，這防止在相變化隨機存取記憶體單元之間的熱傳遞，以避免熱擾動，此熱擾動可使狀態保持失能或使讀取/寫入過程中斷。
此外，如第3(b)圖的橫截面圖所示，選擇器層160在通孔h中形成，從而大幅減少由相變化隨機存取記憶體單元中的選擇器元件佔用的空間。金屬層110在選擇器層160上形成，並且用作相變化隨機存取記憶體單元的讀取/寫入操作的頂部電極。
選擇器層160在相變材料層130上形成，並且金屬層110在選擇器層160上形成。在第3(b)圖中，選擇器層160在由上述材料形成的相變材料層130上並圖案化以具有相同尺寸，從而大幅度減少在相變化隨機存取記憶體內用於選擇器元件的空間，這被認為是記憶體元件的縮小趨勢的限 制因素。在一些實施例中，選擇器層160向相變化隨機存取記憶體提供電流電壓非線性，並且減少了漏電流。選擇器層160具有以上結構。在一些實施例中，選擇器層160由上述第1(b)圖的描述中提及的材料製成。選擇器層160的厚度在從約0.5nm至約50nm的範圍中。在一些實施例中，選擇器層160藉由化學氣相沉積、脈衝雷射沉積、濺鍍、原子層沉積、或任何其他薄膜沉積方法形成。
在一些實施例中，類似於第1(b)圖及第2(b)圖，中間層170在選擇器層160與金屬層110之間形成。
在一些實施例中，堆疊的相變化隨機存取記憶體結構大幅增加了記憶體單元密度及容量。第4圖、第5(a)圖、第5(b)圖、及第6(a)圖至第6(c)圖圖示了具有堆疊的三維(3D)結構的各個實施例。第1(a)圖至第3(b)圖說明的材料、構造、尺寸、及/或製程可在以下實施例中採用，且可省略其詳細說明。
第4圖圖示了包括底部電極120及頂部電極120’的相變化隨機存取記憶體的堆疊結構的橫截面圖。在底部電極120與頂部電極120’之間設置絕緣層150、150’及150”。在一些實施例中，絕緣層150、150’及150”係由上述第1(b)圖、第2(b)圖、及第3(b)圖描述的相同材料形成。在圖案化的底部電極120上設置的絕緣層150、150’及150”為電及熱絕緣體，並且在一些實施例中，各者具有在約5至約350nm的範圍中的厚度。此外，在一些實施例中，絕緣層150’及150”藉由單個操作形成為一層。絕緣 層150、150’及150”與頂部電極120’及底部電極120一起封閉第一加熱器140及第二加熱器140’、第一相變材料層130及第二相變材料層130’、第一選擇器層160及第二選擇器層160’、以及金屬層110。第一加熱器140及第二加熱器140’分別在第一通孔h及第二通孔h’中形成，而其他部件佔據絕緣層150’中提供的較大空間。通孔h及h’中的每一個在第一相變材料層130與頂部電極120’之間形成或在第二相變材料層130’與底部電極120之間形成。
在本揭示的一些實施例中，中間層170在通孔h上並且在選擇器層160與金屬層110之間形成。
第4圖所示的實施例具有對稱結構，其中元件部件相對於金屬層110及中間層170佈置。第一相變材料層130及第二相變材料層130’中的每一個可以獨立地操作，並且在此元件結構中，僅需要三個電極(例如，底部電極120、頂部電極120’及金屬層110)而非四個電極，來操作兩個相變材料層130及130’。以此方式，消除電極並且減小元件厚度，並且藉由降低製造成本及簡化製造操作來簡化元件結構及處理。此外，由於整個元件由絕緣層150、150’及150”封閉，有利地減少熱擾動及電擾動(諸如漏電流)。此外，由於較高熱絕緣性質，在一些實施例中用於寫入記憶體單元的電流減少，這是由於在此高度絕緣系統內的相轉變的溫度可以藉由較低電流達成。取決於加熱器140及140’的加熱器材料的選擇，在一些實施例中，整個堆疊元件的效率可以大幅度增加。
第4圖中的實施例沿著垂直方向堆疊第1(a)圖的實施例的兩個元件以形成堆疊元件；然而，如本領域中一般技術人員所了解的，其他可能性包括在本揭示中。例如，在一些實施例中，元件的下半部藉由第1(a)圖中的實施例的結構形成，並且元件的上半部藉由如第2(b)圖中的實施例的結構形成，從而形成相變化隨機存取記憶體的非對稱3D結構。
第5(a)圖圖示了具有相對於金屬層110對稱的堆疊結構的堆疊元件。在一些實施例中，堆疊元件包括相變材料層130及130’，相變材料層130及130’位於金屬層110的相對兩側、形成在通孔h及h’中並接觸加熱器140及140’。以此方式，在寫入記憶體單元期間經歷相轉變的主動區域不同於第1(a)圖及第4圖中具有蘑菇形狀的主動區域。較小的相變材料層130及130’顯著降低操作電流，並且在一些實施例中，減少具有超過一千個相變材料層的記憶體的總功耗。第一選擇器層160及第二選擇器層160’在相應的第一相變材料層130及第二相變材料層130’上形成。第一選擇器層160及第二選擇器層160’大於相應的第一相變材料層130及第二相變材料層130’。在一些實施例中，第二選擇器層160’由與選擇器層160相同的材料形成。在一些實施例中，第二選擇器層160’由製成選擇器層160的上述材料群組中的材料形成，此材料不同於選擇器層160。在一些實施例中，選擇器層160’具有與選擇器層160相同的層化結構。在一些實施例中，選擇器層160’具有與選擇 器層160不同的層化結構，例如，但不限於，選擇器層160’具有單層結構，而選擇器層160具有多層結構。在本揭示的一些實施例中，中間層170在通孔h上並且在選擇器層160與金屬層110之間形成。
第5(b)圖圖示了第5(a)圖所示的實施例的替代實施例。第5(b)圖圖示了關於金屬層110的非對稱結構，而第5(a)圖圖示了對稱結構。在第5(b)圖中，第二相變材料層130’在第二加熱器140’上形成，與第二選擇器層160’分隔。在此實施例中，第二相變材料層130’接收從第二加熱器140’的頂表面產生的熱。若熱傳遞有利於向上方向，則第二相變材料層130’在第二加熱器140’上的佈置可增強元件的整體效率。以此方式，取決於在記憶體元件內的熱傳遞方向，可以定製相變材料層相對於加熱器的佈置以符合最佳效率的不同需求。在本揭示的一些實施例中，中間層170在通孔h上並且在選擇器層160與金屬層110之間形成。
第6(a)圖、第6(b)圖、及第6(c)圖圖示了具有額外部件(亦即，中間層170’)的實施例。第6(a)圖圖示了在本揭示的一些實施例中，中間層170在通孔h上、在相變材料層130與金屬層110之間形成。在本揭示的一些實施例中，中間層170在選擇器層160與金屬層110之間形成。
第6(a)圖圖示了在本揭示的一些實施例中，第二相變材料層130’在第二加熱器140’與第二選擇器層160’之間形成。第6(b)圖圖示了在本揭示的一些實施例中，第二相變材料層130’在第二加熱器140’上以及在第 二加熱器140’與頂部電極120’之間形成。在一些實施例中，額外的中間層170’在第二相變材料層130’上形成。第6(c)圖圖示了在本揭示的一些實施例中，額外的中間層170’在第二選擇器層160’上形成，第二相變材料層130’在額外的中間層170’上形成，並且第二加熱器140’在第二相變材料層130’上形成。取決於熱傳遞方向，第6(a)圖至第6(c)圖可增強相變化隨機存取記憶體元件的總效率。
在第6(a)圖、第6(b)圖、及第6(c)圖中，中間層170及170’由厚度約1至50nm的碳、鈦、氮化鈦、鎢、及鈦鎢形成。
第7(a)圖至第7(f)圖、第8(a)圖至第8(i)圖、第9(a)圖至第9(h)圖、及第10(a)圖至第10(g)圖圖示了用於根據以上實施例製成相變化隨機存取記憶體的各個製造操作。應理解，額外操作可在由第7(a)圖至第7(f)圖、第8(a)圖至第8(i)圖、第9(a)圖至第9(h)圖、及第10(a)圖至第10(g)圖所示的製程之前、期間、及之後提供，且下文所描述的一些操作可針對本方法的額外實施例替代或消除。操作/製程的次序係可互換的。第1(a)圖至第6(c)圖說明的材料、構造、尺寸、及/或製程可在以下實施例中採用，且可省略其詳細說明。
第7(a)圖圖示了在基板100上形成底部電極120的操作。在一些實施例中，基板100為可以用於電子記憶體元件的任何基板，包括單晶半導體材料，諸如，但不限 於，Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板100由結晶Si製成。在一些實施例中，底部電極120藉由蒸鍍(evaporation)或任何氣相沉積方法形成，諸如化學氣相沉積、脈衝雷射沉積、濺鍍、原子層沉積、或任何其他薄膜沉積方法。底部電極120可以藉由圖案化使用遮罩及蝕刻製程(諸如UV光微影)形成的層來形成。為了增強在相變化隨機存取記憶體元件或單元之間的絕緣性質，在形成底部電極120於基板100上之前，藉由氧化或任何薄膜沉積方法形成絕緣層(未圖示，例如，氧化矽)在基板100上。
第7(b)圖圖示了在底部電極120上形成絕緣層150的操作。絕緣層150的材料係選自由氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、SiOCN、SiCN、Al2O3、氟摻雜的矽酸鹽玻璃(FSG)、低介電常數介電材料、以及在製造半導體元件中使用的其他適宜介電材料組成的群組。在一些實施例中，例如，絕緣層150藉由下列方法形成：化學氣相沉積，諸如低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積(plasma-CVD)或可流動化學氣相沉積(flowable CVD)；脈衝雷射沉積(PLD)；濺鍍；原子層沉積(ALD)；或任何其他薄膜沉積方法。
第7(c)圖圖示了在絕緣層150上形成圖案化的光阻層200的操作。第7(d)圖圖示了使用各向異性蝕刻、濕式蝕刻及/或乾式蝕刻來蝕刻絕緣層150的操作。蝕刻在絕 緣層150中形成具有約10nm的寬度的通孔h，從而暴露底部電極層120。
第7(e)圖圖示了在通孔h中形成加熱器140的操作。在一些實施例中，加熱器140藉由在絕緣層150上沉積金屬合金層，接著進行化學機械拋光(CMP)來形成，使得加熱器140的頂表面與絕緣層150的頂表面共面。進一步蝕刻在第7(e)圖中形成的加熱器140以減小在通孔h中的厚度，亦即，形成在第7(f)圖及第7(g)圖中的實施例。
在一些實施例中，第7(e)圖的實施例接續至第8(a)圖的處理，以形成第8(i)圖所示的堆疊的相變化隨機存取記憶體元件。第8(a)圖圖示了第7(e)圖中描繪的實施例。第8(b)圖圖示了藉由一或多個薄膜沉積及圖案化方法在加熱器140上形成圖案化的相變材料層130的操作。第8(c)圖圖示了藉由一或多個薄膜沉積及圖案化方法形成圖案化的選擇器層160的操作。第8(d)圖圖示了藉由薄膜沉積及圖案化方法在選擇器層160上形成中間層170以及在選擇器層160上形成金屬層110的操作。或者，在其他實施例中，藉由在單個步驟中形成多層並且隨後將其圖案化，一起形成層130、160、170、及110。在本揭示的一些實施例中，中間層170在通孔h上並且在選擇器層160與金屬層110之間形成。中間層170可由厚度為約1至50nm的的碳、鈦、氮化鈦、鎢、及鈦鎢形成，並且用以防止材料擴散及污染相變材料層130。在一些實施例中，中間層170藉由任何氣相沉積方法來形成，諸如化學氣相沉積、脈衝雷射沉積、濺鍍、原 子層沉積、或任何其他薄膜沉積方法。在一些實施例中，中間層170減少物質從金屬層110結合到選擇器層160及相變材料層130中。在本揭示的一些實施例中，中間層170的平面內尺寸大於通孔h的水平橫截面尺寸。
第8(e)圖圖示了在金屬層110上形成並圖案化第二選擇器層160及第二相變材料層130’的操作。在一些實施例中，層130、160、170、110、160’及130’藉由一種以上的蝕刻製程來圖案化。第8(f)圖圖示了形成絕緣層150’的操作。第8(g)圖圖示了藉由形成光阻層並且蝕刻絕緣層150”來形成第二通孔h’的操作。在一些實施例中，在一個操作中絕緣層150’及150”形成為一個層，而非在兩個單獨的操作中形成兩個層。通孔h’隨後藉由蝕刻一個絕緣層形成。在一些實施例中，絕緣層150、150’及150”由上文描述的相同材料形成。第8(h)圖圖示了形成第二加熱器140’的操作。第8(i)圖圖示了形成頂部電極120’的操作。以此方式，在第8(i)圖中形成的元件中，絕緣層150、150’及150”連同頂部電極120’及底部電極120一起封閉此元件中的其他部件，從而提供優異的電及熱絕緣性質，並且減少熱及串擾擾動。
在一些實施例中，第7(f)圖中的實施例在第9(a)圖中的處理中繼續以形成第9(h)圖中的實施例，並且在其他實施例中，在第7(g)圖中的實施例在第10(a)圖中的處理中繼續以形成第10(g)圖中的實施例。第9(a)圖圖示了第7(f)圖中描繪的實施例。第9(b)圖圖示了藉由一或多個薄膜 沉積方法在通孔h中並且在加熱器140上形成相變材料層130的操作。第9(c)圖圖示了藉由一或多個薄膜沉積及圖案化方法形成圖案化的選擇器層160、中間層170、及金屬層110的操作。在本揭示的一些實施例中，中間層170在通孔h上並且在選擇器層160與金屬層110之間形成。中間層170可由厚度為約1至50nm的碳、鈦、氮化鈦、鎢、及鈦鎢形成，並且用以防止材料擴散及污染相變材料層130。在一些實施例中，中間層170藉由任何氣相沉積方法來形成，諸如化學氣相沉積、脈衝雷射沉積、濺鍍、原子層沉積、或任何其他薄膜沉積方法。在一些實施例中，中間層170減少物質從金屬層110結合到選擇器層160及相變材料層130中。在本揭示的一些實施例中，中間層170的平面內尺寸大於通孔h的水平橫截面尺寸。
第9(d)圖圖示了藉由一或多個薄膜沉積及圖案化方法形成第二選擇器層160’的操作。或者，在其他實施例中，藉由薄膜沉積方法，並且隨後以圖案化方法一併圖案化來形成三個層160、110及160’。第9(e)圖圖示了形成絕緣層150’的操作。第9(f)圖圖示了形成第二通孔h’的操作。在一些實施例中，第二通孔h’藉由光微影及蝕刻操作形成。在一些實施例中，絕緣層150、150’及150”由上文描述的相同材料形成。此外，在一些實施例中，在一個操作中絕緣層150’及150”形成為一個層。第9(g)圖圖示了在第二通孔h’中形成第二加熱器140’的操作。第9(h)圖圖示了形成頂部電極120’的操作。以此方式，在第9(h) 圖中形成的元件中，絕緣層150、150’及150”連同頂部電極120’及底部電極120一起封閉此元件中的其他部件，由此提供優異的電及熱絕緣性質，並且減少熱及串擾擾動。
第10(a)圖圖示了第7(g)圖中描繪的實施例。第10(b)圖圖示了藉由一或多個薄膜沉積及圖案化方法在通孔h中並且在加熱器140上形成第一相變材料層130及第一選擇器層160的操作。第10(c)圖圖示了藉由一或多個薄膜沉積及圖案化方法形成圖案化的金屬層110、中間層170、及圖案化的第二選擇器層160’的操作。或者，在其他實施例中，形成層110、170、及160’並且隨後使用圖案化方法一併圖案化。在本揭示的一些實施例中，中間層170在通孔h上並且在選擇器層160與金屬層110之間形成。中間層170可由厚度為約1至50nm的碳、鈦、氮化鈦、鎢、及鈦鎢形成，並且用以防止材料擴散及污染相變材料層130。在一些實施例中，中間層170藉由任何氣相沉積方法來形成，諸如化學氣相沉積、脈衝雷射沉積、濺鍍、原子層沉積、或任何其他薄膜沉積方法。在一些實施例中，中間層170減少物質從金屬層110結合到選擇器層160及相變材料層130中。在本揭示的一些實施例中，中間層170的平面內尺寸大於通孔h的水平橫截面尺寸。
第10(d)圖圖示了形成絕緣層150’的操作。第10(e)圖圖示了在一些實施例中使用光微影及蝕刻操作在絕緣層150’中形成第二通孔h’的另一操作。在一些實施例中，在單個操作中絕緣層150’及150”形成為一層。第 10(f)圖圖示了在第二通孔h’中形成第二加熱器140’的操作。第10(g)圖圖示了形成頂部電極120’的操作。在一些實施例中，絕緣層150、150’及150”由上文描述的相同材料形成。以此方式，在第10(g)圖中的元件中，絕緣層150、150’及150”連同頂部電極120’及底部電極120一起封閉此元件中的其他部件，由此提供優異的電及熱絕緣性質，並且減少熱及串擾擾動。
第11圖圖示了形成本揭示的實施例的方法的流程圖。方法包括操作S111：形成底部電極在基板上、S112：形成絕緣層在底部電極上、S113：形成通孔在絕緣層中、S114：形成加熱器在通孔中、S115：形成相變材料層在加熱器上、S116：形成選擇器層在相變材料層上、S117：形成中間層在選擇器層上、以及S118：形成金屬層在中間層上。
特定而言，操作S115可包括形成相變材料層在絕緣層上及加熱器上，或者形成相變材料層在絕緣層的通孔中及加熱器上。此外，操作S116可包括形成選擇器層在絕緣層上及加熱器上，或者形成選擇器層在絕緣層的通孔中及加熱器上。蝕刻操作的處理條件包括本文揭示的實施例的細節。第1(a)圖至第11圖說明的材料、構造、尺寸、及/或製程可在以下實施例中採用，且可省略其詳細說明。
第12(a)圖、第12(b)圖、第12(c)圖、第12(d)圖、第12(e)圖、及第12(f)圖圖示了根據本揭示的實施例的用於在通孔中形成加熱器的連續製造操作。在一些實施例 中，第12(a)圖與第7(d)圖一致，並且第12(f)圖與第7(e)圖一致，並且第12(b)圖、第12(c)圖、第12(d)圖、及第12(e)圖圖示了用於在通孔h中形成加熱器140的連續製造操作。如第12(b)圖、第12(c)圖、第12(d)圖、及第12(e)圖所示，在通孔h中形成加熱器140的材料(例如，金屬合金)可在一個以上的步驟中(例如，在四個步驟中)沉積。在每個步驟中，一層材料可在通孔h中沉積，例如，在通孔h的底部及側面處沉積，並且亦可在絕緣層150的頂部上沉積。第12(b)圖、第12(c)圖、第12(d)圖、及第12(e)圖分別對應於沉積一、二、三、及四層。在一些實例中，在沉積四層之後，可填充通孔h並且可形成加熱器140。在一些實施例中，在每個步驟中，沉積方法(例如，原子層沉積)可用於沉積40埃的材料，並且可繼續依序沉積多層，直至填充通孔h。在一些實施例中，在填充通孔h之後，化學機械拋光可應用在第12(e)圖上，使得如第12(f)圖所示，加熱器140的頂表面變得與絕緣層150的頂表面共面。
第13(a)圖、第13(b)圖、第13(c)圖、及第13(d)圖圖示了根據本揭示的實施例的在形成相變化隨機存取記憶體時用於在加熱器頂部上沉積二維層的連續製造操作。第1(a)圖至第12(f)圖說明的材料、構造、尺寸、及/或製程可在以下實施例中採用，且可省略其詳細說明。
在一些實施例中，第13(a)圖與第8(d)圖一致，並且第13(b)圖及第13(c)圖圖示了用於在加熱器140的頂部上形成二維層190的連續製造操作。第13(b)圖的二維層 190可以由諸如石墨烯或二硫化鉬(MoS2)的材料製成，其具有約0nm至約2nm的厚度，在一些實施例中，二維層190可沉積在加熱器140的頂部上並且在絕緣層150的頂部上。在其他實施例中，二維層190的厚度在從約0.5nm至約1nm的範圍中。隨後，如第13(c)圖所示，二維層190可經圖案化以具有配合相變材料層130的頂表面尺寸，此相變材料層將在二維層190的頂部上沉積。如第13(d)圖所示，其他層(可包括選擇器層160、中間層170、及金屬層110)可沉積在相變材料層130的頂部上。在一些實施例中，在如第13(b)圖所示形成二維層190之後，接續形成用於相變材料層130、選擇器層160、中間層170及金屬層110的層，並且隨後藉由使用一或多個微影及蝕刻操作，圖案化堆疊層以形成第13(d)圖所示的結構。在一些實施例中，在第13(b)圖及第13(c)圖中執行的操作可在第8(a)圖與第8(b)圖之間添加。
第14(a)圖、第14(b)圖及第14(c)圖圖示了耦合到加熱器的頂部及底部電極的結構。第14(a)圖圖示了加熱器D2，其與第1(b)圖的加熱器140一致，耦接在頂部電極D1與底部電極D3之間。頂部電極D1及底部電極D3分別與第1(b)圖的金屬層11及底部電極120一致。第14(b)圖圖示了包括在第14(a)圖所示沿著方向D的頂部電極D1、加熱器D2、及底部電極D3中的元素的圖。如圖所示，頂部電極D1包括Ti及N，因此可以包括氮化鈦(TiN)。底部電極D3可包括銅(Cu)，且加熱器D2可包括Ta、Si、及N，因此在 矽基板中可包括氮化鈦(TiN)。第14(c)圖圖示了具有頂部電極D1、底部電極D3、及加熱器D2的記憶體單元的結構，此記憶體單元在頂部電極D1與加熱器D2之間亦包括相變材料層130，並且記憶體單元結構在基板100上沉積。在一些實施例中，第14(c)圖的記憶體單元結構在相變化隨機存取記憶體(PCRAM)、可變電阻式記憶體(ReRAM)、磁性隨機存取記憶體(MRAM)等中使用。在一些實施例中，二維層(諸如第13(d)圖的二維層190)包括在加熱器D2與相變材料層130之間。在一些實施例中，選擇器層160及/或中間層170可包括在相變材料層130與頂部電極D1之間。在一些實例中，具有電阻率高於TiN的材料(諸如非晶碳)可以做為加熱器140。非晶碳的電阻率3.5E-3(ohm-cm)大於TiN的電阻率3.0E-4(ohm-cm)，儘管非晶碳的電阻率小於TaN的電阻率(7.0E-2(ohm-cm))。非晶碳具有導熱率1.1(W/m-k)，其小於TiN的導熱率20(W/m-k)，並且亦小於TaN的導熱率3(W/m-k)。
根據本揭示的實施例包括記憶體元件，此記憶體元件具有基板、在基板上設置的底部電極、以及在底部電極上設置的絕緣層。絕緣層具有在絕緣層中定義的通孔。加熱器在通孔中設置。相變材料層在加熱器上設置。選擇器層在相變材料層上設置，中間層在通孔上設置，並且金屬層在選擇器層上設置。在一些實施例中，中間層寬於通孔的直徑。在一些實施例中，將金屬層形成為寬於相變材料層。在一些實施例中，相變材料層設置在通孔中。在一些實施例 中，選擇器層設置在通孔中。在一些實施例中，中間層接觸金屬層。在一些實施例中，中間層由碳及鎢中的一個形成。在一些實施例中，金屬層用作頂部電極。
根據本揭示的另一實施例包括記憶體元件，此記憶體元件具有基板、在基板上設置的底部電極、以及在底部電極上設置的第一加熱器。第一相變材料層設置在第一加熱器上。第一選擇器層設置在第一相變材料層上。中間層(170)設置在第一選擇器層(160)上。金屬層設置在第一選擇器層上。第二選擇器層設置在金屬層上。第二加熱器及第二相變材料層設置在第二選擇器層上。頂部電極設置在第二加熱器及第二相變材料層上，並且在底部電極與頂部電極之間的絕緣層與底部電極及頂部電極一起封閉第一及第二加熱器、第一及第二選擇器層、第一及第二相變材料層、及金屬層。在一些實施例中，將金屬層形成為寬於第一相變材料層。在一些實施例中，第二加熱器設置在第二相變材料層上。在一些實施例中，第二相變材料層設置在第二加熱器上。在一些實施例中，中間層寬於第一及第二加熱器。在一些實施例中，中間層接觸金屬層。在一些實施例中，中間層由碳及鎢中的一個形成。
根據本揭示的另一實施例係製造記憶體元件的方法。方法包括形成底部電極在基板上、形成絕緣層在底部電極上、以及形成通孔在絕緣層中。形成加熱器在通孔中。形成相變材料層在加熱器上。形成選擇器層在相變材料層上。形成中間層(170)在選擇器層(160)上，並且形成金屬 層在選擇器層上。在一些實施例中，中間層(170)接觸金屬層(110)。在一些實施例中，相變材料層形成在通孔中。在一些實施例中，中間層由碳及鎢中的至少一個形成。
上文概述了若干實施例或實例之特徵，使得熟習此項技術者可更好地理解本揭示之態樣。熟習此項技術者應了解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。
100‧‧‧基板
110‧‧‧金屬層
120‧‧‧底部電極
130‧‧‧第一相變材料層
140‧‧‧第一加熱器
150‧‧‧絕緣層
160‧‧‧第一選擇器層
170‧‧‧中間層
h‧‧‧通孔

Claims (1)

  1. 一種相變化記憶體結構，包含：一基板；一底部電極，設置在該基板上；一絕緣層，設置在該底部電極上，該絕緣層具有在該絕緣層中定義的一通孔；一加熱器，設置在該通孔中；一相變材料層，設置在該加熱器上；一選擇器層，設置在該相變材料層上；一中間層，在該通孔上；以及一金屬層，設置在該選擇器層上。
TW108123855A 2018-07-06 2019-07-05 相變化記憶體結構 TW202006941A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862694855P 2018-07-06 2018-07-06
US62/694,855 2018-07-06
US16/395,895 US20200013951A1 (en) 2018-07-06 2019-04-26 Pcram structure
US16/395,895 2019-04-26

Publications (1)

Publication Number Publication Date
TW202006941A true TW202006941A (zh) 2020-02-01

Family

ID=69101629

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108123855A TW202006941A (zh) 2018-07-06 2019-07-05 相變化記憶體結構

Country Status (3)

Country Link
US (2) US20200013951A1 (zh)
CN (1) CN110690344A (zh)
TW (1) TW202006941A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826323B (zh) * 2022-06-08 2023-12-11 台灣積體電路製造股份有限公司 半導體元件及使用半導體元件的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019226000A1 (ko) * 2018-05-24 2019-11-28 한양대학교 산학협력단 선택소자 일체형 상변화 메모리 및 그 제조 방법
KR20210068796A (ko) * 2019-12-02 2021-06-10 삼성전자주식회사 가변 저항 메모리 장치
FR3107138B1 (fr) * 2020-02-06 2022-02-11 Commissariat Energie Atomique Cellule mémoire à changement de phase
JP2021150390A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 記憶装置
US11581366B2 (en) 2020-06-22 2023-02-14 Taiwan Semiconductor Manufacturing Company Limited Memory cell device with thin-film transistor selector and methods for forming the same
US11211556B1 (en) * 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
US11322202B1 (en) * 2021-01-11 2022-05-03 International Business Machines Corporation Semiconductor logic circuits including a non-volatile memory cell
US11903334B2 (en) * 2021-04-15 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US20240090353A1 (en) * 2022-09-12 2024-03-14 International Business Machines Corporation Sub-euv patterning heaters for bar mushroom cell pcm

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101535653B1 (ko) * 2009-02-09 2015-07-10 삼성전자주식회사 상변화 메모리 소자의 제조방법
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9735202B1 (en) * 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
KR102446863B1 (ko) * 2016-02-22 2022-09-23 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826323B (zh) * 2022-06-08 2023-12-11 台灣積體電路製造股份有限公司 半導體元件及使用半導體元件的方法

Also Published As

Publication number Publication date
US20200013951A1 (en) 2020-01-09
CN110690344A (zh) 2020-01-14
US20220352462A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
CN109860387B (zh) 具有选择器件的pcram结构
TW202006941A (zh) 相變化記憶體結構
US11139430B2 (en) Phase change random access memory and method of manufacturing
TWI677120B (zh) 半導體記憶裝置及其製造方法
US20210193916A1 (en) Phase change memory cell with constriction structure
US7956358B2 (en) I-shaped phase change memory cell with thermal isolation
US7709822B2 (en) Phase change memory and manufacturing method thereof
US11031435B2 (en) Memory device containing ovonic threshold switch material thermal isolation and method of making the same
US9343676B2 (en) Heating phase change material
US11744165B2 (en) Memory devices and methods of forming the same
KR102526647B1 (ko) 그래핀이 삽입된 상변화 메모리 소자 및 그 제조방법