JP4751880B2 - 積層抵抗可変メモリ・ディバイスおよびその製造方法 - Google Patents

積層抵抗可変メモリ・ディバイスおよびその製造方法 Download PDF

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Description

この出願は，２００２年２月２日に出願された米国特許出願第１０／０７７８６７号の継続出願である，２００２年４月１２日に出願された米国特許出願第１０／１２０５２１号の一部継続出願であり，これら両方の内容は，この明細書に組み込まれている。
この発明は，抵抗可変材料を用いて形成されるランダム・アクセス・メモリ（ＲＡＭ）ディバイスの分野に関する。
近年，半揮発性および不揮発性ランダム・アクセス・メモリ・ディバイスとしての適性に関して，プログラマブル導電性ランダム・アクセス・メモリ（Programmable Conductive Random Access Memory：ＰＣＲＡＭ）素子を含む抵抗可変メモリ素子の研究が行われている。代表的なＰＣＲＡＭディバイスが米国特許第６３４８３６５号（Moore,Giltonら）に開示されている。代表的なＰＣＲＡＭディバイスでは，銀などの導電性材料がカルコゲナイド（chalcogenide）材料に混ぜられている（incorporated）。カルコゲナイド材料の抵抗は，安定した高抵抗状態および低抵抗状態にプログラムすることが可能である。プログラムされていないＰＣＲＡＭディバイスは，通常，高抵抗状態にある。書き込み動作では，カルコゲナイド材料の両端に電圧電位を印加することによって，ＰＣＲＡＭディバイスを低抵抗状態にプログラムする。
プログラムされた低抵抗状態は，電圧電位が除去された後も，完全にそのままの状態で無期限に（一般には数時間から数週間の間）続くことが可能である。素子を低抵抗状態にする書き込みに用いた電圧電位とほぼ同じ大きさの，逆の電圧電位を印加することによって，ＰＣＲＡＭディバイスをその高抵抗状態に戻すことが可能である。その高抵抗状態もまた，電圧電位が除去された後も半揮発性の形で維持される。こうして，そのようなディバイスは，２つの論理状態を定義することが可能な２つの抵抗状態を有する抵抗可変メモリ素子として機能することができる。
ＰＣＲＡＭディバイスは，セレン化ゲルマニウム（germanium selenide：ＧｅxＳｅ100-x）を含むカルコゲナイド・ガラス（chalcogenide glass）を組み込むことが可能である。このセレン化ゲルマニウム・ガラスはさらに，銀（Ａｇ）またはセレン化銀（silver selenide：Ａｇ2Ｓｅ）を混ぜることが可能である。
ＰＣＲＡＭディバイスに用いられるカルコゲナイド・ガラス材料のアモルファス性（amorphous nature）は，そのプログラミング特性に直接関係する。したがって，カルコゲナイド・ガラスに銀を混ぜる場合は，カルコゲナイド・ガラスが所望の非結晶状態（amorphous state）から結晶状態（crystalline state）に変化しないように，ガラス組成および銀濃度を精密に制御することが必要である。
したがって，記憶保持特性およびスイッチング特性を高めた抵抗可変メモリ素子が要求される。
この発明は，抵抗可変メモリ素子と，抵抗可変メモリ素子の形成方法とを提供するものである。
一実施形態では，この発明は，第１のカルコゲナイド・ガラス層と導電性接着層との間に少なくとも１層のセレン化銀を有するメモリ素子を提供する。導電性接着層もまた，カルコゲナイド・ガラス層であってもよい。第１のカルコゲナイド・ガラス層と，セレン化銀層と，第２のカルコゲナイド・ガラス層とを含む層のスタックが，２つの導電性層または電極の間に形成される。この発明の他の実施形態では，層のスタックは，カルコゲナイド・ガラス層と導電性接着層との間に複数のセレン化銀層を含むことが可能である。他の実施形態では，メモリ素子は，カルコゲナイド・ガラスの層と，銀の層と，セレン化銀の層とを，電極間に様々な順番で含むことが可能である。この発明は，ＰＣＲＡＭディバイスのメモリ特性を高めた構造を提供する。
この発明の上述および他の特徴および利点は，添付図面を参照した，以下の詳細説明により，よりよく理解されるであろう。
以下の詳細説明では，この発明の種々の具体的な実施形態を参照する。これらの実施形態については，当業者であればこの発明を実施できるように十分詳細に説明する。他の実施形態を用いることも可能であること，およびこの発明の精神または範囲から逸脱することなく，様々な構造的，論理的または電気的な変更を加えることが可能であることを理解されたい。
以下の説明で用いる「基板（substrate）」という用語は，基板表面が露出した半導体基板（これに限定されない）を含むすべての支持構造物（supporting structure）を含む。半導体基板には，シリコン・オン・インシュレータ（ＳＯＩ），シリコン・オン・サファイア（ＳＯＳ），ドープされた半導体，ドープされていない半導体，ベース半導体基礎によって支持されたシリコンのエピタキシャル層，その他の半導体構造物が含まれることを理解されたい。以下の説明で半導体基板またはウェハを参照する場合には，ベース半導体または基礎の中または上に領域または接合を形成するために，それより直前のプロセス・ステップを利用している場合がある。基板は，半導体ベースである必要はなく，集積回路の支持に好適な支持構造物であればよい。
「銀（silver）」という用語は，元素の銀だけでなく，他の微量金属を含む銀や，半導体業界で知られている他の金属との様々な合金の組み合わせにおける銀（銀合金が導電性であって，かつ，銀の物理的特性および電気的特性がそのまま残っている限り）を含むものとする。
「セレン化銀（silver-selenide）」という用語は，銀がわずかに過剰または不足であるいくつかの化学種（species）を含む，セレン化銀の様々な化学種を含むものとする。たとえば，セレン化銀種を一般式Ａｇ2+/-xＳｅで表すことが可能である。ＡｇとＳｅとの間の特定の化学量論比（stoichiometric ratio）によって限定されることはないが，この発明のディバイスは一般にＡｇ2+/-xＳｅ種を含む（ただし，ｘは約１から約０までの範囲である）。
「半揮発性メモリ（semi-volatile memory）」という用語は，電力が供給されなくなったあともある一定時間にわたって記憶状態（memory state）を維持することが可能なすべてのメモリ・ディバイスまたはメモリ素子を含むものとする。したがって，半揮発性メモリ・ディバイスは，電源が切り離されるか，または除去された後も，記憶データ（stored data）を保持することが可能である。したがって，「半揮発性メモリ」という用語はまた，半揮発性メモリ・ディバイスだけでなく，不揮発性メモリ・ディバイスや低揮発性メモリ・ディバイスも含むものとする。
「抵抗可変材料（resistance variable material）」という用語は，カルコゲナイド・ガラス（chalcogenide glasses）と，銀または金属イオンなどの金属を含むカルコゲナイド・ガラスとを含むものとする。たとえば，「抵抗可変材料」という用語は，銀がドープされたカルコゲナイド・ガラス，セレン化銀ゲルマニウム・ガラス（silver-germanium-selenide glasses），セレン化銀層を含むカルコゲナイド・ガラス，およびドープされていないカルコゲナイド・ガラスを含むことができる。
「抵抗可変メモリ素子（resistance variable memory element）」という用語は，プログラマブル導体ランダム・アクセス・メモリ素子（Programmable Conductor Random Access Memory elements）をはじめとして，印加された電圧に応答して抵抗が変化するすべてのメモリ素子を含むものとする。
「カルコゲナイド・ガラス（chalcogenide glass）」という用語は，周期律表第ＶＩＡ族（第１６族）の元素を含むガラスを含むものとする。第ＶＩＡ族の元素は，カルコゲン（chalcogen）とも呼ばれ，硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ），ポロニウム（Ｐｏ）および酸素（Ｏ）を含む。
以下，図面を参照して，この発明を説明する。各図面は例示的実施形態を示しており，同じ参照符号は同じ特徴を示している。図１は，半導体基板１０（たとえば，シリコン基板）の上に形成された絶縁層１２の一部を示している。この発明のメモリ素子は，前述のようなシリコンなどの半導体基板に限らず，様々な基板材料の上に形成することが可能であることを理解されたい。たとえば，絶縁層１２を，セラミック・ベースまたはポリマー・ベースの基板の上に形成してもよい。絶縁層１２は，任意の既知の堆積方法（deposition method）（たとえば，化学的気相成長（ＣＶＤ），プラズマ（plasma enhanced）ＣＶＤ（ＰＥＣＶＤ）または物理的気相成長（ＰＶＤ）によるスパッタリングなど）により形成可能である。絶縁層１２は，従来の絶縁酸化物（特に，酸化シリコン（ＳｉＯ2），窒化シリコン（Ｓｉ3Ｎ4），低誘電率材料など）で形成可能である。
図１にさらに示すように，絶縁層１２の上に第１の電極１４が形成される。第１の電極１４は，任意の導電性材料（たとえば，タングステン，ニッケル，タンタル，アルミニウム，白金，導電性窒化物，その他の材料）を含むことが可能である。次に，第１の電極１４の上に第２の絶縁層１５が形成される。第２の絶縁層１５は，絶縁層１２に関して前述したものと同じ材料または異なる材料を含むことが可能である。
図２に示すように，第２の絶縁層１５に，第１の電極１４まで延びる開口１３が形成される。開口１３は，当該技術分野において知られる方法（たとえば，従来のパターニングおよびエッチングのプロセス）により形成可能である。次に，図３に示すように，第２の絶縁層１５の上に第１のカルコゲナイド・ガラス層１７が，開口１３を埋めるように形成される。
この発明の実施形態によれば，第１のカルコゲナイド・ガラス層１７は，ＧｅxＳｅ100-xの化学量論（stoichiometry）を有するセレン化ゲルマニウム・ガラスであることが可能である。好ましい化学量論の範囲は，約Ｇｅ20Ｓｅ80から約Ｇｅ43Ｓｅ57の間であり，より好ましくは約Ｇｅ40Ｓｅ60である。第１のカルコゲナイド・ガラス層１７の厚さは，約１００Åから約１０００Åであることが好ましく，約１５０Åであることが一層好ましい。
この発明による化学量論的組成を有する第１のカルコゲナイド・ガラス層１７の形成は，任意の好適な方法により達成可能である。たとえば，セレン化ゲルマニウム・ガラスは，蒸着，適切な比率でのゲルマニウムとセレンの同時スパッタリング，所望の化学量論を有するセレン化ゲルマニウム・ターゲットを用いるスパッタリング，または化学量論量ＧｅＨ4およびＳｅＨ2のガス（または，これらのガスの様々な組成物）による化学的気相成長などによって形成可能であり，これによって所望の化学量論のセレン化ゲルマニウム薄膜が得られる。上記は利用可能な方法の例である。
図４に示すように，第１のカルコゲナイド・ガラス層１７の表面に，金属含有層（metal containing layer）１８を直接堆積させることが可能である。セレン化銀層などの金属含有層１７をカルコゲナイド・ガラスに接触させると，光ドーピングまたは熱拡散によってカルコゲナイド・ガラス層１７をドープすることが不要になる。しかしながら，カルコゲナイド・ガラス層１７に金属（たとえば，銀）をドープすることは，任意に選択できる変形例である。
金属含有層１８は，任意の好適な金属含有層であってよい。たとえば，好適な金属含有層として，硫化銀，酸化銀，テルル化銀，セレン化銀などの銀カルコゲナイド層（silver-chalcogenide layer）がある。好ましい金属含有層１８（セレン化銀）は，様々なプロセスにより形成可能である。たとえば，蒸着やスパッタリングなどの物理的気相成長手法（physical vapor deposition technique）を用いることが可能である。他のプロセス，たとえば，化学気相成長（chemical vapor deposition），同時蒸着，銀層の上にセレン層を堆積させてセレン化銀層を形成することなども用いることができる。
金属含有層１７，１８の厚さは，金属含有層１８の厚さと第１のカルコゲナイド・ガラス層１７の厚さとの比が約５：１と約１：１との間になるような厚さであることが好ましい。言い換えると，金属含有層１８の厚さは，第１のカルコゲナイド・ガラス層１７の厚さの約１倍から約５倍の間である。この比は，約３．１：１と約２：１との間であることがより一層好ましい。
図５に示すように，第１の金属含有層１８の上に第２のガラス層２０を形成することが可能である。金属含有層がセレン化銀（silver-selenide）である場合，第２のガラス層２０は，セレン化銀の表面で銀が凝集塊（agglomeration）になるのを防ぎながら，セレン化銀層の上に銀が堆積（deposition）することを可能にする。第２のガラス層２０は，電極２２（図６）からメモリ素子内への金属（銀など）の移動を防いだり，規制，調整したりできる。
第２のガラス層２０は，銀拡散制御層（silver diffusion control layer）または接着層（adhesion layer）として働くことも可能である。拡散制御層として用いるためには，カルコゲナイド・ガラス（これに限定されない）を含む任意の好適なガラスを用いることができる。第２のカルコゲナイド・ガラス層２０は，第１のカルコゲナイド・ガラス層と同じ化学量論組成，たとえばＧｅxＳｅ100-x，を有することが可能である（そうである必要はない）。したがって，第２のガラス層２０は，第１のカルコゲナイド・ガラス層１７とは別の材料，別の化学量論，および／または第１のカルコゲナイド・ガラス層１７より硬質であることが可能である。拡散制御層として用いられる場合，第２のガラス層２０は，ＳｉＳｅ（セレン化シリコン），ＡｓＳｅ（Ａｓ3Ｓｅ2などのセレン化ヒ素），ＧｅＳ（硫化ゲルマニウム），ならびにＧｅ，Ａｇ，およびＳｅの組み合わせを含むことが可能である。これらの好適なガラス材料のいずれかが，窒化物，金属および周期律表の第１３〜１６族の元素を含むために，低濃度（たとえば，約３％未満）のドーパントをさらに含むことが可能である。
層１８，２０の厚さについては，金属含有層１８の厚さのほうが第２のガラス層２０の厚さより大きい。金属含有層１８の厚さと第２のガラス層２０との厚さの比は，約５：１と約１：１との間であることが好ましい。また，金属含有層１８の厚さと第２のガラス層２０との厚さの比が，約３．３：１と約２：１との間であることが一層好ましい。第２のガラス層２０の厚さは，約１００Åから約１０００Åであることが好ましく，約１５０Åであることが一層好ましい。第２のガラス層２０は任意の好適な方法によって形成可能である。たとえば，化学気相成長，蒸着，同時スパッタリング，または所望の化学量論を有するターゲットを用いるスパッタリングを用いることが可能である。
図６に示すように，第２のガラス層２０の上に第２の導電性電極２２が形成される。第２の導電性電極２２は，任意の電気的導電性材料（たとえば，タングステン，タンタル，チタン，導電性窒化物，または他の材料）を含むことが可能である。したがって，有利なことに，第２のガラス層２０については，抵抗可変メモリ素子１００内を通して電気的導電性金属（銀など）が移動するのを大幅に遅くさせるか，または防ぐように選択することが可能である。
図７に示すように，第２の電極２２および第２の絶縁層１５の上に１つまたは複数の追加の絶縁層３０を形成して，抵抗可変メモリ素子１００を，基板１０上に作成された他の構造から隔離することが可能である。次に，従来のプロセス・ステップを実施して，抵抗可変メモリ素子をメモリ・アレイの各種回路に電気的に結合することが可能である。
この発明の他の実施形態によれば，第１のカルコゲナイド・ガラス層１７の上に，金属含有材料（セレン化銀など）の１つまたは複数の層を堆積させることが可能である。複数の金属含有層を用いることが可能である。図８に示すように，図４に示す構造を得るプロセス・ステップの後に，第１のセレン化銀層１８の上に，任意の第２のセレン化銀層１９を堆積させることが可能である。
金属含有層１８，１９の厚さは，これらを組み合わせた層（たとえば，セレン化銀層）の合計の厚さが，第１のカルコゲナイド・ガラス層１７の厚さに等しいかまたはそれ以上になるような厚さである。組み合わせた金属含有層１８，１９の合計の厚さは，第２のガラス層２０の厚さより大きい。組み合わせた金属含有層１８，１９の合計の厚さは，第１のカルコゲナイド・ガラス層１７の厚さの約１倍から約５倍であり，したがって，第２のガラス層２０の厚さの約１倍から約５倍であることが好ましい。さらに，組み合わせた金属含有層１８，１９の合計の厚さは，第１のカルコゲナイド・ガラス層１７および第２のガラス層２０の厚さの約２倍から約３．３倍であることが一層好ましい。
この発明の他の実施形態によれば，第１のカルコゲナイド・ガラス層１７は，カルコゲナイド・ガラス材料（セレン化ゲルマニウムなど）の複数の層を含むことが可能である。第２のガラス層２０はさらに，ガラス材料の複数の層を含むことが可能である。第１のカルコゲナイド・ガラス層１７および／または第２のガラス層２０を構成するのに，任意の好適な数の層を用いることが可能である。しかしながら，金属含有層１８，１９の合計の厚さは，複数のカルコゲナイド・ガラス層１７の合計の厚さより大きくなければならないこと，さらには，金属含有層１８，１９の合計の厚さが，第２のガラス層２０の１つまたは複数の層の合計の厚さより大きくなければならないことを理解されたい。金属含有層１８，１９の合計の厚さと，カルコゲナイド・ガラス層１７の複数の層の合計の厚さとの比は，約５：１と約１：１との間であることが好ましい。さらに，金属含有層１８，１９の合計の厚さと，第２のガラス層２０の複数の層の合計の厚さとの比は，約５：１と約１：１との間であることが好ましい。
図７を参照して，この発明の他の実施形態によれば，カルコゲナイド・ガラス層１７，２０のうちの一方または両方に，金属（好ましくは銀）などのドーパントをドープすることも可能である。
図９は，図４に示したプロセス段階に続くプロセス段階を示しており，この図に示されたこの発明の他の実施形態によれば，第１の電極と第２の電極の間に形成された層のスタックは，交互に積層されたカルコゲナイド・ガラス層１７，１１７，２１７，３１７と金属含有層１８，１１８，２１８とを含む。望ましい金属含有層の１つはセレン化銀である。図９に示すように，第１の電極１４の上に第１のカルコゲナイド・ガラス層１７を配置し，第１のカルコゲナイド・ガラス層１７の上に第１のセレン化銀層１８を配置し，第１のセレン化銀層１８の上に第２のカルコゲナイド・ガラス層１１７を配置し，第２のカルコゲナイド・ガラス層１１７の上に第２のセレン化銀層１１８を配置し，第２のセレン化銀層１１８の上に第３のカルコゲナイド・ガラス層２１７を配置し，第３のカルコゲナイド・ガラス層２１７の上に第３のセレン化銀層２１８を配置し，第３のセレン化銀層２１８の上に第４のカルコゲナイド・ガラス層３１７を配置する。第４のカルコゲナイド・ガラス層３１７の上に，第２の導電性電極２２を形成することが可能である。
同じ実施形態によれば，メモリ素子１００は，少なくとも２つの金属含有層１８，１１８と，少なくとも３つのカルコゲナイド・ガラス層１７，１１７，２１７とを含む。しかしながら，第１のカルコゲナイド・ガラス層が第１の電極１４と接触し，最後のカルコゲナイド・ガラス層が第２の電極２２と接触した状態で，交互に配置された層が第１のカルコゲナイド・ガラス層（たとえば，１７）で始まり，最後のカルコゲナイド・ガラス層（たとえば，３１７）で終わる限り，メモリ素子１００は，交互に配置されたカルコゲナイド・ガラス１７，１１７，２１７とセレン化銀１８，１１８の複数の層を含むことが可能であることを理解されたい。交互に配置されたセレン化銀層１８，１１８，２１８とカルコゲナイド・ガラス層１７，１１７，２１７，３１７の層の厚さおよび比は，前述の場合と同様である。すなわち，セレン化銀層１８，１１８，２１８の厚さは，接触しているカルコゲナイド・ガラス層１７，１１７，２１７，３１７の厚さより大きい。セレン化銀層１８，１１８，２１８の厚さとこれに接触しているカルコゲナイド・ガラス層１７，１１７，２１７，３１７の厚さとの比が約５：１と約１：１との間であることが好ましく，セレン化銀層１８，１１８，２１８の厚さとこれに接触しているカルコゲナイド・ガラス層１７，１１７，２１７，３１７の厚さとの比が約３．３：１と約２：１との間であることが一層好ましい。
図１０に示すように，この発明の他の実施形態では，金属含有材料（セレン化銀など）の１つまたは複数の層１８，４１８を，カルコゲナイド・ガラス層１７，１１７の間に堆積させることができる。複数のセレン化銀層１８，４１８を用いることが可能である。したがって，図１０に示すように，図４に示したプロセス・ステップに続くプロセス・ステップにおいては，第１のセレン化銀層１８の上に追加のセレン化銀層４１８を堆積させることが可能であり，第３のセレン化銀層２１８の上に追加のセレン化銀層５１８を堆積させることが可能である。
この発明の他の実施形態によれば，図１０に示すカルコゲナイド・ガラス層１７，１１７，２１７，３１７のそれぞれは，カルコゲナイド・ガラス材料（セレン化ゲルマニウムなど）の複数の，より薄い層を含むことが可能である。カルコゲナイド・ガラス層１７，１１７，２１７，３１７を構成するために，任意の好適な数の層を用いることが可能である。
この発明の他の実施形態では，カルコゲナイド・ガラス層１７，１１７，２１７，３１７のうちの１つまたは複数に，金属（好ましくは銀）などのドーパントをドープすることも可能である。カルコゲナイド・ガラス層（層１１７など）がセレン化銀層（層４１８など）の上にスパッタ堆積している場合は，スパッタリング・プロセスの活発な特性から，微量のＡｇがカルコゲナイド・ガラス層に混ざる可能性があることに注意されたい。
この発明の実施形態に従って構築したディバイス，特に，２つのカルコゲナイド・ガラス層（たとえば，層１７，２０）の間にセレン化銀層（たとえば，層１８）を堆積させたディバイスは，従来のディバイスに対して改善された記憶保持性能および書き込み／消去性能を示す。これらのディバイスはまた，室温で１２００時間を超えるデータ保持性能を示している。先行技術のドープされた抵抗可変メモリ素子が約１００ナノ秒のパルスで状態が切り替わるのに対して，これらのディバイスは，２ナノ秒未満のパルス幅で状態が切り替わる。
図１１に示すように，第１の例示的実施形態に類似したこの発明の他の実施形態によれば，第２のカルコゲナイド・ガラス層２０の上に銀層（silver layer）５０が設けられる。次に，銀層５０の上に導電性接着層（conductive adhesion layer）３０が設けられ，導電性接着層３０の上に上部電極２２が設けられる。スパッタリングまたはプレーティング手法（電気プレーティング（electroplating）または無電気プレーティング（electroless plating）を含む）などの任意の好適な手段により，第２のガラス層２０の上に銀層５０を堆積させることが可能である。銀層の望ましい厚さは約２００Åである。導電性接着層のための好適な材料には，銀層５０と上部電極層２２とを良好に接着させることが可能な導電性材料が含まれる。導電性接着層３０のための望ましい材料として，カルコゲナイド・ガラスがある。導電性接着層３０の上に上部電極２２が形成される。
この例示的実施形態のカルコゲナイド・ガラス層１７，２０は，ＧｅxＳｅ100-xの化学量論を有するセレン化ゲルマニウム・ガラスであることが可能である（ｘの範囲は１７〜４３）。好ましい化学量論は，約Ｇｅ20Ｓｅ80から約Ｇｅ43Ｓｅ57であり，最も好ましくはＧｅ40Ｓｅ60である。ガラスがドープされていない場合，第１および第２のカルコゲナイド・ガラス層１７，２０は，約１００Åから約１０００Åの厚さであることが好ましく，約１５０Åであることが一層好ましい。
金属含有層１８は任意の好適な金属含有材料であってよい。たとえば，好適な金属含有層１８には，特に，セレン化銀，硫化銀，酸化銀，テルル化銀などの銀カルコゲナイド層（silver-chalcogenide layer）が含まれる。望ましい金属含有層の１つはセレン化銀（silver-selenide）である。セレン化銀の金属含有層１８は様々なプロセスにより形成可能である。たとえば，蒸着やスパッタリングなどの物理的気相成長手法を用いることが可能である。他のプロセス（たとえば，化学的気相成長，同時蒸着，銀層の上にセレン層を堆積させてセレン化銀を形成することなど）を用いることも可能である。金属含有層１８の厚さは，第１および第２のカルコゲナイド・ガラス層１７，２０の厚さの約１〜５倍であることが可能であり，約４７０Åであることが好ましい。
上部電極２２および下部電極１４は任意の導電性材料（たとえば，タングステン，タンタル，アルミニウム，白金，銀，導電性窒化物など）であってよい。下部電極１４はタングステンであることが好ましい。上部電極２２はタングステンまたは窒化タンタルであることが好ましい。
導電性接着層３０は，前述の第１および第２のカルコゲナイド・ガラス層１７，２０に用いるものと同じカルコゲナイド・ガラス材料であってよい。この場合，導電性接着層３０は，銀層５０にカルコゲナイド・ガラスをスパッタリングすることにより形成することができる。前述のように，カルコゲナイド・ガラス層がセレン化銀層の上にスパッタ堆積している場合に銀がカルコゲナイド・ガラス層に混ざるのとまったく同じように，スパッタリング・プロセスの活発な特性から，銀層５０の微量の銀がカルコゲナイド・ガラス接着層３０に混じるかも知れない。したがって，上部電極はカルコゲナイド・ガラス接着層３０と短絡し，これによって，上部電極から第１のガラス層１７までの導電性経路が形成される。カルコゲナイド・ガラス導電性接着層３０の望ましい厚さは約１００Åである。
銀層５０と上部電極２２との間に導電性接着層３０を用いると，この後のプロセスステップ（たとえば，フォトレジスト剥がし）において上部電極２２が剥離するのを防ぐことが可能である。電極２２の材料（特に，タングステン，タンタル，窒化タンタル，チタンなどを含む）は，図１１に示されているようには銀層５０によく接着できない。たとえば，２つの層５０，２２の間の接着は，電極２２層がその下の銀層５０から少なくとも部分的に離れ（剥離し），それによって，メモリ素子１００の下の層２０，１８，１７，１４との電気的接触が失われることを防ぐには不十分である可能性がある。上部電極２２と，メモリ素子の下層２０，１８，１７，１４との間の接触が不十分であると，電気的性能の問題や，スイッチング特性の信頼度低下につながる可能性がある。導電性接着層３０を用いると，この問題をほぼなくすことが可能である。
前述のように，金属含有層１８（セレン化銀など）をカルコゲナイド・ガラス層１７と接触させて用いると，メモリ素子１００の形成時にカルコゲナイド・ガラス層１７に金属をドープすることを不要にすることが可能である。最後に説明した実施形態によれば，セレン化銀層１８は，メモリ素子１００（図１１）の形成後のコンディショニング・ステップでカルコゲナイド・ガラス層１７に送り込まれるセレン化銀の源（ソース：source）となる。具体的には，コンディショニング・ステップは，セレン化銀層１８のセレン化銀が第１のカルコゲナイド・ガラス層１７に送り込まれて導電チャネルが形成されるように，メモリ素子構造１００の両端に電位を印加することを含む。Ａｇ+イオンがそのチャネルを出入りすると，メモリ素子１００の全体抵抗が変化する。パルス幅および振幅は，コンディショニング電位の重要なパラメータであって，コンディショニング電位は，一般に，メモリ素子をプログラムするのに用いられる通常の電位より長いパルス幅および高い振幅を有する。コンディショニング中にいくらかの銀が導電チャネルに移動していれば，コンディショニング・ステップの後に，メモリ素子１００をプログラムすることが可能である。
銀がセレン化銀の上に直接スパッタリングされた場合は，堆積時に，銀層５０とセレン化銀層１８との接触面に，銀の凝集塊が形成される可能性がある。そのような銀の凝集塊の形成は，メモリセル１００の動作時に後続のプロセスについて問題を引き起こす可能性がある。銀層５０とセレン化銀層１８との間にカルコゲナイド・ガラス層２０を用いると，セレン化銀層１８の表面における銀の凝集塊の形成を防ぐことが可能である。
この発明の他の例示的実施形態では，図１２に示すように，下部カルコゲナイド・ガラス層１７とセレン化銀ガラス層１８との間に追加の銀層４０を堆積させることが可能である。したがって，図１２に示すように，メモリ素子２００は，第１のカルコゲナイド・ガラス層１７と，第１の銀層４０と，セレン化銀ガラス層１８と，第２のカルコゲナイド・ガラス層２０と，第２の銀層５０’と，導電性接着層３０と，上部電極層２２とを含む。第１の銀層４０を追加することにより，書き込み動作や消去動作の前に必要なコンディショニング電位の振幅およびパルス幅が最小限に抑えられる。層１７，１８，２０，２２，５０’および３０は，この発明の他の実施形態の場合と同じまたは同様の材料であってよく，同様の手段により形成可能である。さらに，第１のカルコゲナイド・ガラス層１７は，ドープされたカルコゲナイド・ガラスであってよい。たとえば，第１のカルコゲナイド・ガラス層は，銀をドープされたセレン化銀であることが可能である。
この発明のこの実施形態によれば，コンディショニング・ステップは，セレン化銀層１８のセレン化銀が第１のカルコゲナイド・ガラス層１７に混じることを可能にする。銀層４０の上にセレン化銀層１８を堆積させると，セレン化銀層１８中の銀が多くなる（silver-rich）。銀が多いセレン化銀は，印加されたコンディショニング・パルスの影響の下では，より容易に第１のカルコゲナイド・ガラス層１７に混じる。その結果として，コンディショニング・パルスは，パルス幅がより短くなり，振幅がより低くなるため，コンディショニング・プロセスのスピードが効果的に高まる。
第１の銀層４０は第２の銀層５０’と比較して相対的に薄くなければならない。これは，コンディショニング中に銀の過剰分が下部カルコゲナイド層に混じるのを防ぐためである（混じってしまうと，メモリ素子の寿命が短くなる可能性がある）。第１の銀層４０の望ましい厚さは，第１のガラス層１７の厚さが約１５０Åである場合には，約３５〜５０Åである。
図１３に示すように，第１の例示的実施形態に類似したこの発明の他の実施形態によれば，カルコゲナイド・ガラス層１７の上に銀層４０’が設けられる。したがって，メモリ素子３００は，図１３に示すように，第１のカルコゲナイド・ガラス層１７と，銀層４０’と，セレン化銀ガラス層１８と，第２のカルコゲナイド・ガラス層２０と，上部電極層２２とを含む。この発明のこの実施形態によれば，コンディショニング・ステップによってセレン化銀層１８のセレン化銀が第１のカルコゲナイド・ガラス層１７に送り込まれ，導電チャネルが開かれる。
図１４に示すように，図１３に示した実施形態に類似したこの発明の他の実施形態によれば，第２のガラス層２０の上に銀層５０’が設けられる。スパッタリングまたはプレーティング手法（電気プレーティングまたは無電気プレーティングを含む）などの任意の好適な手段により，第２のガラス層２０の上に銀層５０’を堆積させることが可能である。銀層の望ましい厚さは約２００Åである。その銀層５０’の上に上部電極２２を形成する。したがって，メモリ素子４００は，図１４に示すように，第１のカルコゲナイド・ガラス層１７と，銀層４０”と，セレン化銀ガラス層１８と，第２のカルコゲナイド・ガラス層２０と，第２の銀層５０’と，上部電極層２２とを含む。第１のカルコゲナイド・ガラス層１７は，ドープされたカルコゲナイド・ガラスであってよい。たとえば，第１のカルコゲナイド・ガラス層は，銀がドープされたセレン化銀であることが可能である。
前述の各実施形態は，この発明によるほんのわずかの，可能な抵抗可変メモリ素子１００の構造の形成を示したものである。しかしながら，この発明は，メモリ・アレイとして製造され，メモリ素子アクセス回路とともに動作することが可能な，他の抵抗可変メモリ素子の形成も想定したものであることを理解されたい。
図１５は，この発明に従って製造された抵抗可変メモリ素子を用いたメモリ回路４４８（たとえば，プログラマブル導体ＲＡＭ）を含む一般的なプロセッサ・システム４００を示している。コンピュータ・システムなどのプロセッサ・システムは，一般に，バス４５２を介して入出力（Ｉ／Ｏ）ディバイス４４６と通信する中央処理ユニット（ＣＰＵ）４４４（たとえば，マイクロプロセッサ，ディジタル信号プロセッサ，または他のプログラマブル・ディジタル・ロジック・ディバイス）を含む。メモリ４４８は，一般にメモリコントローラを通じて，バス４５２経由でシステムと通信する。
コンピュータ・システムの場合，プロセッサ・システムは，バス４５２を介してＣＰＵ４４４と通信する周辺装置（たとえば，フロッピー・ディスク・ドライブ４５４やコンパクトディスク（ＣＤ）ＲＯＭドライブ４５６）を含むことが可能である。メモリ４４８は１つまたは複数の抵抗可変メモリ素子１００を含む集積回路として構築されることが好ましい。必要に応じて，メモリ４４８をプロセッサ（たとえば，ＣＰＵ４４４）と，単一集積回路の形で組み合わせることが可能である。
以上の説明および図面は，単に，この発明の特徴および利点を実現する例示的実施形態の説明と見なされなければならない。この発明の精神および範囲から逸脱することなく，特定のプロセス状態および構造に対する修正や置換が可能である。したがって，この発明は，上述の説明および図面によって限定されると見なされるべきではなく，添付の特許請求の範囲によってのみ限定される。
この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 この発明の実施形態に従って，様々なプロセス段階において作製されるメモリ素子の断面図である。 図４に示したプロセス段階に続くプロセス段階における図１に示したメモリ素子の断面図である。 この発明の実施形態によるメモリ素子の，図４に示したプロセス段階に続くプロセス段階における断面図である。 この発明の実施形態によるメモリ素子の，図４に示したプロセス段階に続くプロセス段階における断面図である。 この発明の実施形態によるメモリ素子の断面図である。 この発明の他の実施形態によるメモリ素子の断面図である。 この発明の他の実施形態によるメモリ素子の断面図である。 この発明の他の実施形態によるメモリ素子の断面図である。 この発明によるメモリ素子を有するコンピュータ・システムを示す図である。

Claims (30)

  1. 第１の電極と，
    前記第１の電極に電気的に結合された第１のカルコゲナイド・ガラス層と，
    前記第１のカルコゲナイド・ガラス層の上の第２のカルコゲナイド・ガラス層と，
    前記第１および第２のカルコゲナイド・ガラス層の間の金属含有層と，
    前記第２のカルコゲナイド・ガラス層の上の銀による金属層と，
    前記金属層の上のカルコゲナイド・ガラスによって構成される導電性接着層と，
    前記導電性接着層に電気的に結合された第２の電極と
    を含む抵抗可変メモリ素子。
  2. 前記金属含有層が銀カルコゲナイド層である，請求項１に記載の抵抗可変メモリ素子。
  3. 前記金属含有層がセレン化銀である，請求項２に記載の抵抗可変メモリ素子。
  4. 前記セレン化銀層が式Ａｇ２＋／−ｘＳｅで表され，ｘの範囲が１から０である，請求項３に記載の抵抗可変メモリ素子。
  5. 前記金属含有層の厚さが前記第１および第２のカルコゲナイド・ガラス層の厚さの１から５倍である，請求項１に記載の抵抗可変メモリ素子。
  6. 前記金属含有層の厚さが４７０Åである，請求項１に記載の抵抗可変メモリ素子。
  7. 前記銀層の厚さが２００Åである，請求項１に記載の抵抗可変メモリ素子。
  8. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層のそれぞれの厚さが１００Åから１０００Åである，請求項１に記載の抵抗可変メモリ素子。
  9. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層のそれぞれの厚さが１５０Åである，請求項１に記載の抵抗可変メモリ素子。
  10. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層が，式ＧｅｘＳｅ１００−ｘ（ｘは１７から４３）を有する材料を含む，請求項１に記載の抵抗可変メモリ素子。
  11. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層が，化学量論がＧｅ４０Ｓｅ６０であるセレン化ゲルマニウム・ガラスを含む，請求項１に記載の抵抗可変メモリ素子。
  12. 前記導電性接着層が，化学量論がＧｅ４０Ｓｅ６０であるセレン化ゲルマニウム・ガラスである，請求項１に記載の抵抗可変メモリ素子。
  13. 前記導電性接着層の厚さが１００Åである，請求項１に記載の抵抗可変メモリ素子。
  14. 前記第１および第２の電極が，タングステン，ニッケル，タンタル，アルミニウム，白金，銀および導電性窒化物からなる群から選択される，請求項１に記載の抵抗可変メモリ素子。
  15. 前記第１の電極がタングステンである，請求項１３に記載の抵抗可変メモリ素子。
  16. 前記第２の電極が窒化タンタルである，請求項１３に記載の抵抗可変メモリ素子。
  17. 第１の電極を形成するステップと，
    前記第１の電極に電気的に結合された第１のカルコゲナイド・ガラス層を形成するステップと，
    前記第１のカルコゲナイド・ガラス層の上に第２のカルコゲナイド・ガラス層を形成するステップと，
    前記第１および第２のカルコゲナイド・ガラス層の間に金属含有層を形成するステップと，
    前記第２のカルコゲナイド・ガラス層の上に銀よりなる金属層を形成するステップと，
    前記金属層の上にカルコゲナイド・ガラスによって構成される導電性接着層を形成するステップと，
    前記導電性接着層に電気的に結合された上部電極を形成するステップとを含む，
    抵抗可変メモリ素子の形成方法。
  18. 前記金属含有層が銀カルコゲナイド層である，請求項１７に記載の方法。
  19. 前記金属含有層がセレン化銀である，請求項１８に記載の方法。
  20. 前記金属含有層の厚さが前記第１および第２カルコゲナイド・ガラス層の厚さの１から５倍である，請求項１７に記載の方法。
  21. 前記金属含有層の厚さが４７０Åである，請求項１８に記載の方法。
  22. 前記金属層の厚さが２００Åである，請求項１７に記載の方法。
  23. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層のそれぞれの厚さが１００Åから１０００Åである，請求項１７に記載の方法。
  24. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層のそれぞれの厚さが１５０Åである，請求項２３に記載の方法。
  25. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層が，式ＧｅｘＳｅ１００−ｘ（ｘは１７から４３）を有する材料を含む，請求項１７に記載の方法。
  26. 前記第１のカルコゲナイド・ガラス層および前記第２のカルコゲナイド・ガラス層が，化学量論がＧｅ４０Ｓｅ６０であるセレン化ゲルマニウム・ガラスを含む，請求項２５に記載の方法。
  27. 前記導電性接着層が，化学量論がＧｅ４０Ｓｅ６０であるセレン化ゲルマニウム・ガラスである，請求項１７に記載の抵抗可変メモリ素子。
  28. 前記導電性接着層の厚さが１００Åである，請求項１７に記載の方法。
  29. 前記メモリ素子構造の両端にコンディショニング電位を印加するステップをさらに含む，請求項１７に記載の方法。
  30. 前記コンディショニング電位のパルス幅の範囲が１００ナノ秒から５００ナノ秒である，請求項２９に記載の方法。
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