KR101034975B1

KR101034975B1 - Ｐｒａｍ 물질층을 삽입층으로 갖는 ｒｒａｍ 셀 및 이를 이용한 ｒｒａｍ 어레이

Info

Publication number: KR101034975B1
Application number: KR1020090062719A
Authority: KR
Inventors: 박병국; 유경창
Original assignee: 서울대학교산학협력단
Priority date: 2009-07-09
Filing date: 2009-07-09
Publication date: 2011-05-19
Also published as: KR20110005157A

Abstract

본 발명은 종래 RRAM 셀 구조에 전도 경로 개폐용으로 하나 이상의 PRAM 물질층을 삽입층으로 적절히 형성함으로써, PRAM 물질층의 갯수에 따라 2bit, 4bit 등으로 MLC 동작이 가능하게 하여 결과적으로 고집적성 RRAM 어레이 구현이 가능하게 한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀 및 이를 이용한 RRAM 어레이에 관한 것이다.

PRAM, RRAM, 다중저항상태, MLC, 전이금속산화물, 켈코게나이드, GST

Description

ＰＲＡＭ 물질층을 삽입층으로 갖는 ＲＲＡＭ 셀 및 이를 이용한 ＲＲＡＭ 어레이{RRAM CELL HAVING INSERTION LAYER WITH PRAM MATERIAL AND RRAM ARRAY USING THE SAME}

본 발명은 RRAM 셀 및 이를 이용한 RRAM 어레이에 관한 것으로, 보다 상세하게는 다중저항상태(Multi-resistance state)로 MLC 동작 및 고집적향 RRAM을 구현하기 위한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀 및 이를 이용한 RRAM 어레이에 관한 것이다.

최근, 모바일 시스템(Mobile system) 및 새로운 응용 기기 등의 발달에 의해, 소자는 점점 고성능(high performance) 즉, 고집적(high density), 고속동작(high speed), 저전력(low power)과 함께 비휘발성(non-volatility)이 동시에 요구되고 있다.

이러한 needs는 새로운 기능으로 동작하는 새로운 소자를 계속 요구해 왔는데, new memory군 중에서 Resistive RAM(RRAM)이 낮은 동작전압의 구현이 가능하면서, 비휘발성의 특성을 지니고, 이와 함께 MLC 동작이 가능하여, Commercial application에 유리한 cost efficiency가 높아, 차세대 메모리로서의 개발 가능성 이 매우 높게 점쳐지고 있다.

그러나, 이러한 매력적인 장점에도 불구하고, 현재의 RRAM은 명확하지 않은 동작 매커니즘, Cell과 전극 사이의 interface에서의 여러 가지 반응 및 공정이슈로 인한 current loss 등의 문제점이 아직 명확히 풀려있지 않은 상황에 있으며, 또한 최근 일본의 Sawa group 등에서 몇몇 MLC에 대한 연구가 보고되고 있으나, 높은 동작전압과 불명확한 메커니즘으로 인한 고집적(High density)성 RRAM에 대한 연구는 아직 미진한 상황에 있다.

따라서, 본 발명은 종래 RRAM의 고집적성 한계를 극복하고자, RRAM이 HRS(High Resistive State)와 LRS(Low Resistive State)의 저항 레벨(level)로 동작하는 저항 메모리라는 점에 착안하고, 중간에 전도 경로 개폐용으로 하나 이상의 PRAM 물질층을 삽입층으로 적절히 형성함으로써, PRAM 물질층의 갯수에 따라 2bit, 4bit 등으로 MLC 동작이 가능하게 하여 결과적으로 고집적성 RRAM 구현이 가능하게 한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀 및 이를 이용한 RRAM 어레이를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀은 하부전극과 상부전극 사이에 RRAM 물질층으로 이루어진 RRAM 셀에 있어서, 상기 RRAM 물질층에는 하나 이상의 PRAM 물질층이 삽입층으로 개재되고, 상기 각 PRAM 물질층의 양측에는 감싸기 전극이 각각 형성되어 있는 것을 특징으로 한다.

또한, 상기 RRAM 물질층은 상기 각 PRAM 물질층과 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극에 의하여 2개 이상의 층으로 나누어 형성되고, 상기 각 PRAM 물질층은 전도 경로를 개폐하며 다중저항상태를 갖도록 하는 것을 특징으로 한다.

또한, 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극 중 적어도 하나는 이웃한 RRAM 물질층으로 돌출된 돌출부를 갖는 것을 특징으로 한다.

또한, 상기 감싸기 전극의 돌출부는 상기 PRAM 물질층의 하부에 접한 감싸기 전극에 형성되고, 상기 PRAM 물질층 및 상기 RRAM 물질층은 상기 감싸기 전극의 돌출부를 따라각각 돌출된 것을 특징으로 한다.

또한, 상기 하부전극은 상기 상부전극보다 이웃한 상기 RRAM 물질층과의 접촉 면적이 작은 것을 특징으로 한다.

또한, 상기 하부전극은 고리형 전극인 것을 특징으로 한다.

또한, 상기 RRAM 물질층은 전이금속산화물(TMO) 중 단극(unipolar)계열의 이산화물(binary oxide)이고, 상기 PRAM 물질층은 켈코게나이드(chalcogenide) 물질인 것을 특징으로 한다.

또한, 상기 감싸기 전극은 희토류 원소를 포함하여 형성된 도전층인 것을 특징으로 한다.

한편, PRAM 물질층을 삽입층으로 갖는 RRAM 셀을 이용한 RRAM 어레이는 하나 이상의 비트라인과; 상기 각 비트라인 상에 일정거리로 이격되며 복수개 형성된 수직 다이오드 기둥과; 상기 각 수직 다이오드 기둥 상에 RRAM 셀을 사이에 두고 상기 각 비트라인과 수직하게 형성된 복수개의 워드라인으로 형성되되, 상기 RRAM 셀은 상기 제 8 항에 의한 RRAM 셀로 상기 워드라인을 따라 일체로 형성된 것을 특징으로 한다.

또한, 상기 RRAM 셀의 하부전극 및 상부전극은 원기둥 또는 원통형의 플로그로 형성된 것을 특징으로 한다.

본 발명은 종래 RRAM 셀 구조에 전도 경로 개폐용으로 하나 이상의 PRAM 물질층을 삽입층으로 적절히 형성함으로써, PRAM 물질층의 갯수에 따라 2bit, 4bit 등으로 MLC 동작이 가능하게 하여 결과적으로 고집적성 RRAM 어레이 구현이 가능하게 한 효과가 있다.

이하, 첨부된 도면을 참조하며 바람직한 실시예에 대하여 설명한다.

우선, 본 발명에 의한 PRAM 물질층을 삽입층으로 갖는 RRAM 셀은, 도 1과 같은 종래 하부전극(100)과 상부전극(300) 사이에 RRAM 물질층(200)으로 이루어진 RRAM 셀에 있어서, 도 2 내지 도 6 중 어느 하나와 같이, 상기 RRAM 물질층(200; 22, 24, 26)에는 하나 이상의 PRAM 물질층(42, 44)이 삽입층으로 개재되고, 상기 각 PRAM 물질층(42)(44)의 양측에는 감싸기 전극(32, 34)(36, 38)이 각각 형성되어 있는 것을 특징으로 한다.

보다 구체적으로, 종래 RRAM 물질층(200)은, 도 2와 같이, 하나의 PRAM 물질층(42)과 PRAM 물질층의 양측에 형성된 감싸기 전극(32, 34)에 의하여 2개의 층(22, 24)으로 나누어 형성될 수 있고, 도 3과 같이, 두개의 PRAM 물질층(42, 44)과 각 PRAM 물질층의 양측에 형성된 감싸기 전극(32, 34)(36, 38)에 의하여 3개의 층(22, 24, 26)으로 나누어 형성될 수 있고, 도면에는 도시되지 않았지만 3개 이상의 PRAM 물질층과 각 PRAM 물질층의 양측에 형성된 감싸기 전극으로 4개 이상의 층으로 나누어 형성될 수 있다.

그리고, 상기 각 PRAM 물질층(42)(44)은 전층에 형성된 전도 경로(filament; conduction path)를 중간에서 개폐함으로써, 본 실시예에 의한 RRAM 셀이 다중저항상태(Multi-resistance state)를 갖도록 하는데 그 특징이 있다.

본 실시예에 의한 RRAM 셀의 쓰기 동작은 먼저, ELECTRO FORMING이라고 하는 FILAMENT, 즉 셀(cell) 내에 전도 경로를 만들어 주어야 하므로, 본 실시예에서의 RRAM 물질층(22, 24, 26)은 모두 그 물질층 자체 내에 도선이 형성될 수 있는 전이금속산화물(TMO) 중에서도 단극(unipolar)계열의 이산화물(binary oxide), 예컨대 NiO₂, TiO₂, LaO₂ 등이 바람직하고, 본 실시예에서의 PRAM 물질층(42)(44)은 JOULE HEATING으로 결정질에서 비정질로, 비정질에서 결정질로 상변화시키며 전도 경로를 온(ON)/오프(OFF)시킬 수 있도록 상전이 물질로 켈코게나이드(chalcogenide) 물질, 예컨대 Ge₂Sb₂Te₅(GST) 등으로 선택하는 것이 바람직하다.

상기 켈코게나이드(chalcogenide) 물질은 전도 경로를 온(ON)/오프(OFF)시키는 것이 목적이므로 되도록이면 두껍지 않은 적절한 두께로 증착함이 바람직한데, Ge₂Sb₂Te₅(GST)로 할 경우에는 3~500Å 정도의 두께(보다 바람직하게는 20Å 내외)로 증착함이 바람직하다.

또한, 본 실시예에 의한 감싸기 전극(32, 34)(36, 38)은 Ge₂Sb₂Te₅(GST)와 같은 켈코게나이드(chalcogenide) 물질이 그 특성상 산화에 매우 취약하여 이웃 RRAM 물질층(22, 24, 26)을 이루는 산화물과 물질교환(intermixing)이 잘 일어날 수 있는데, 이를 막아 불필요한 표면 반응을 억제하고, 또한 불필요한 표면의 지저분한 미세 도선의 형성으로 인한 누설전류를 막을 수 있도록 하기 위하여, 도전층 특히 희토류 원소를 포함한 도전층으로 형성함이 바람직하다.

나아가, 상기 감싸기 전극의 형상을, 도 4와 같이, 이웃한 RRAM 물질층(22)(24)으로 돌출된 돌출부(A)(B)를 갖도록 함으로써, 전계가 집중 효과로 Low Current로 동작할 수 있게 하여, 저전력 구동은 물론, 구동 트랜지스터의 셀 사이즈를 작게 형성할 수 있어 집적도를 높일 수 있는 잇점이 있다.

상기 감싸기 전극의 형상은 마이크로 트렌치(micro trench) 공정에 의하여, 도 6과 같은 다치 구조로 형성할 수도 있다. 즉, 상기 감싸기 전극의 돌출부(A')는 상기 PRAM 물질층(42a)의 하부에 접한 감싸기 전극(32a')에 형성되고, 상기 감싸기 전극(32a')의 돌출부(A')를 따라 PRAM 물질층(42a) 및 RRAM 물질층(22a)도 각각 돌출된 형상을 갖게 된다.

상기 각 실시예에서 Low Current로 보다 효과적으로 동작시키기 위해서는, Current Source 역할을 하는 하부전극의 면적을 최소화시킴으로써, 형성되는 FILAMENT의 수를 최소화시키는 것이 바람직하다.

따라서, 도 5와 같이, 하부전극(12a)은 상부전극(14)보다 이웃한 RRAM 물질층(22, 24)과의 접촉 면적이 상대적으로 작도록 함이 바람직하고, 보다 바람직하게는 도 6과 같이, 하부전극을 고리형 전극(12b)으로 하여 RRAM 물질층(22a)과 보다 작은 면적으로 접촉되도록 함이 좋다.

또한, 상기와 같이, 하부전극을 고리형 전극(12b)으로 할 경우에는 전극의 증착두께를 쉽게 늘이거나 줄일 수 있어 고집적으로 갈 수록 도선(FILAMENT) 수를 조작하는데 훨씬 유리한 장점이 있다.

이하, 도 7a 내지 도 7e를 참조하며, 본 실시예에 의한 도 5와 같은 구조를 갖는 RRAM 셀이 다중저항상태(Multi-resistance state)로 2비트 쓰기 동작이 가능함을 설명한다.

먼저, 도 7a와 같이, 전이금속산화물(TMO) 중 NiO₂, TiO₂, LaO₂ 등과 단극(unipolar)계열의 이산화물(binary oxide)로 이루어진 RRAM 물질층(22, 24) 내에 도선을 형성해주기 위한 ELECTRO FORMING 단계를 거친다. 이때, 상전이 물질층인 PRAM 물질층(42)은 초기 증착 상태와 같이 결정질을 띠므로, 전류 소모 없이 전체 전도 경로(16) 형성에 기여하게 된다.

이후, PRAM 물질층(42)인 Ge₂Sb₂Te₅(이하, GST라 함)를 녹일만큼 높은 전압을 가해주면, 삽입된 GST 부분(18a)이 결정질에서 비정질화 되면서 저항이 높은 상태로 되어 형성되었던 전도 경로(16)는 끊어지게 된다(도 7b). 이때, 셀은 높은 저항 상태(High Resistive State: HRS)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 11이 기록된 것으로 간주할 수 있다.

이어, 셀에 인가하는 전압 레벨을 조금 더 올리면, 도 7c와 같이, 하부전극(12a)에 접한 RRAM 물질층(22)에서만 산화 환원에 의한 전류 전달(current transfer)이 이루어지고, RRAM 물질층(22)의 계면(18b) 및 비정질 상태로 된 GST 부분(18a)에서 그 전달이 차단되어, 제 1 중간 저항 상태(Intermediate Resistive State 1: IRS 1)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 10 이 기록된 것으로 간주할 수 있다.

이어, 셀에 인가하는 전압 레벨을 조금 더 올려, JOULE HEATING에 의하여 삽입된 GST층(42)이 다시 비정질에서 결정질로 바뀌어지는 특정 전압 영역이 되면, 도 7d와 같이, 이때부터 전류 전달(current transfer)은 산화 상태로 남아있는 상측 RRAM 물질층(24)의 계면(18c)까지 일어나게 되어, 즉, 산화 상태로 남아있는 상측 RRAM 물질층(24)과 상부전극(14)의 계면(18c)은 전류 전달(current transfer)이 차단되어, 제 2 중간 저항 상태(Intermediate Resistive State 2: IRS 2)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 01이 기록된 것으로 간주할 수 있다.

이어, 셀에 인가하는 전압 레벨을 조금 더 올리면, 도 7e와 같이, 산화 상태로 남아있는 상측 RRAM 물질층(24)이 상부전극(14)으로부터 환원되며 전류 전달(current transfer)이 상부전극(14)까지 되어, 처음 준비단계인 ELECTRO FORMING 단계로 돌아가며 SET 상태로, 낮은 저항 상태(Low Resistive State: LRS)로 되어, 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 00이 기록된 것으로 간주할 수 있다.

그리고, 읽기(read) 동작은 통상의 PRAM 셀과 같이, 셀의 저항상태가 변하지 않는 한도에서의 전압 레벨(예컨대, 0.4 V 내외)을 인가하여, 전류 크기를 비교함으로써, 읽기를 할 수 있다.

그리고, 지우기(erase) 동작은 예컨대 최대 10V에서 SET 상태(ELECTRO FORMING)로 된다면, 4개의 저항 레벨당 2V 내외의 전압으로 상위 조건의 상태를 RESET 시키는 방법으로 이를 행할 수 있다.

다음, 본 발명의 다른 모습인 RRAM 어레이에 관한 실시예를, 도 8을 참조하며 설명하면 하기와 같다.

하나 이상의 비트라인(60: BL1, BL2, BL3, BL4, BL5, BL6, BL7)과; 상기 각 비트라인 상에 일정거리로 이격되며 복수개 형성된 수직 다이오드 기둥(62)과; 상기 각 수직 다이오드 기둥 상에 RRAM 셀(70)을 사이에 두고 상기 각 비트라인(60)과 수직하게 형성된 복수개의 워드라인(80: WL1, WL2, WL3, WL4, WL5, WL6, WL7)으로 형성되되, 상기 RRAM 셀(70)은 상기 실시예에 의한 RRAM 셀로 상기 워드라인(80)을 따라 일체로 형성된다.

여기서, 상기 RRAM 셀(70)은 하부전극(72), 상부전극(76) 및 감싸기 전극으로 둘러싸인 PRAM 물질층이 하나 이상 삽입층으로 개재된 RRAM 물질층(74)로 구성되고, 상기 하부전극(72) 및 상부전극(76)은, 도 8과 같이, 원기둥 또는 원통형의 플로그로 형성도도록 함이 바람직하다.

기타, 상기 RRAM 어레이의 제조방법(공정)은 기존의 RRAM 공정에서 사용하는 공정을 그대로 차용하되, 켈코게나이드(chalcogenide) 물질 삽입공정 등을 더 추가하면 되므로, 이에 관한 설명은 생략한다.

도 1은 종래 RRAM 셀의 구조를 보여주는 단면도이다.

도 2 내지 도 6은 각각 본 발명에 의한 RRAM 셀의 다양한 구조를 보여주는 단면도이다.

도 7a 내지 도 7e는 본 발명에 의한 RRAM 셀의 쓰기 동작시 다중저항상태(Multi-resistance state)로 MLC 동작이 가능함을 보여주기 위한 단면도이다.

도 8은 본 발명에 의한 RRAM 어레이의 일 구조를 보여주는 사시도이다.

<도면의 주요부분에 대한 부호의 설명>

12: 하부전극 14: 상부전극

16: 전도 경로 22, 24, 26: RRAM 물질층

32, 34, 36, 38: 감싸기 전극 42, 44: PRAM 물질층

Claims

하부전극과 상부전극 사이에 RRAM 물질층으로 이루어진 RRAM 셀에 있어서,

상기 RRAM 물질층에는 하나 이상의 PRAM 물질층이 삽입층으로 개재되고,

상기 각 PRAM 물질층의 양측에는 감싸기 전극이 각각 형성되어 있는 것을 특징으로 하는 RRAM 셀.
제 1 항에 있어서,

상기 RRAM 물질층은 상기 각 PRAM 물질층과 상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극에 의하여 2개 이상의 층으로 나누어 형성되고,

상기 각 PRAM 물질층은 전도 경로를 개폐하며 다중저항상태를 갖도록 하는 것을 특징으로 하는 RRAM 셀.
제 2 항에 있어서,

상기 각 PRAM 물질층의 양측에 형성된 감싸기 전극 중 적어도 하나는 이웃한 RRAM 물질층으로 돌출된 돌출부를 갖는 것을 특징으로 하는 RRAM 셀.
제 3 항에 있어서,

상기 감싸기 전극의 돌출부는 상기 PRAM 물질층의 하부에 접한 감싸기 전극에 형성되고,

상기 PRAM 물질층 및 상기 RRAM 물질층은 상기 감싸기 전극의 돌출부를 따라각각 돌출된 것을 특징으로 하는 RRAM 셀.
제 2 항에 있어서,

상기 하부전극은 상기 상부전극보다 이웃한 상기 RRAM 물질층과의 접촉 면적이 작은 것을 특징으로 하는 RRAM 셀.
제 5 항에 있어서,

상기 하부전극은 고리형 전극인 것을 특징으로 하는 RRAM 셀.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,

상기 RRAM 물질층은 전이금속산화물(TMO) 중 단극(unipolar)계열의 이산화물(binary oxide)이고,

상기 PRAM 물질층은 켈코게나이드(chalcogenide) 물질인 것을 특징으로 하는 RRAM 셀.
제 7 항에 있어서,

상기 감싸기 전극은 희토류 원소를 포함하여 형성된 도전층인 것을 특징으로 하는 RRAM 셀.
하나 이상의 비트라인과;

상기 각 비트라인 상에 일정거리로 이격되며 복수개 형성된 수직 다이오드 기둥과;

상기 각 수직 다이오드 기둥 상에 RRAM 셀을 사이에 두고 상기 각 비트라인과 수직하게 형성된 복수개의 워드라인으로 형성되되,

상기 RRAM 셀은 상기 제 8 항에 의한 RRAM 셀로 상기 워드라인을 따라 일체로 형성된 것을 특징으로 하는 RRAM 어레이.
제 9 항에 있어서,

상기 RRAM 셀의 하부전극 및 상부전극은 원기둥 또는 원통형의 플로그로 형성된 것을 특징으로 하는 RRAM 어레이.