JP2014207380A - 可変抵抗素子を用いたメモリセル - Google Patents

Abstract

【課題】 可変抵抗素子を情報の記憶に用いるメモリセルにおいて、１Ｔ１Ｒ型の構造を採用しつつ、大きな書き込み電流と高集積化の両立が可能なセル構造を実現する。【解決手段】ソース層１０５、ドレイン層１０３、及び、ソース層１０５とドレイン層１０３の間に挟まれたバルク部１１２が、基板と垂直方向に積層された構造を有するAccumulation型の縦型トランジスタ２０のドレイン層１０３と、第１電極１０１と第２電極１０３の間に金属酸化物膜１０２が挟持されてなる可変抵抗素子１０の第２電極１０３とを接続したメモリセルであって、ソース層１０５、ドレイン層１０３、及び、バルク部１１２が共にｎ型シリコンからなり、ゲート電極１０７、及び、ソース層１０５とドレイン層１０３間に電圧が印加されない状態で、バルク部１１２が完全空乏化している。【選択図】 図３

Description

本発明は、第１電極、第２電極、及び、かかる両電極間に金属酸化物膜を可変抵抗体として挟持し構成される不揮発性の可変抵抗素子と選択トランジスタからなるメモリセルに関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：登録商標）が提案されている。この構成の一例を図１０に示す。

図１０に示されるように、従来構成の可変抵抗素子１０は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性記憶装置が実現できる構成である。

この不揮発性記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図１１に示す。

図１１は１Ｔ１Ｒ型のメモリセルを用いたメモリセルアレイ２００の一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２０１に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ２０３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２０２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２００内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。

このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。

図１２は、１Ｒ型のメモリセルを用いたメモリセルアレイ２０４の一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２０５に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２０６に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。

図１２に示す１Ｒ型のメモリセルは、最小加工寸法をＦとすると、メモリセルサイズを４Ｆ^２と小さくできる利点を持つが、非選択セルにも電流が流れてしまうという欠点がある。

一方、図１１に示す１Ｔ１Ｒ型のメモリセルは、選択セルにのみ電流を流せるという利点を持つが、メモリセルサイズが一般に大きくなってしまうという欠点がある。

１Ｔ１Ｒ型のメモリセルであっても高集積化を可能とする方法として、縦型のＭＯＳトランジスタを用いる方法が、特許文献１に開示されている。なお、特許文献１では、記憶素子としてＤＲＡＭ又は相変化メモリが用いられている。この場合、最小加工寸法をＦとして、４Ｆ^２のメモリセルサイズが理論上は可能となる。

上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献２及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献２に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜が用いられている。

又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。

特開２００８−３１１６４１号公報 米国特許第６２０４１３９号明細書

Liu, S.Q.他、"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Appl. Phys. Lett., Vol. 76, pp. 2749-2751, 2000年 Baek, I.G.他, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses" IEDM2004, pp.587-590, 2004年 H.Pagnia他, "Bistable Switching in Electroformed Metal-Insulator-Metal Devices" Phys. Stat. Sol.(a), Vol.108, pp.11-65, 1988年

非特許文献２に示されるような遷移金属酸化物を可変抵抗体とする可変抵抗素子では、抵抗スイッチングが可能な状態とするために、所謂フォーミングと呼ばれるソフトブレークダウン処理を行う必要が生じる。かかるソフトブレークダウンの結果として、金属酸化物中にフィラメント状に形成された酸素欠陥による導電パス（以降、適宜「フィラメントパス」と称す）が生成され、かかるフィラメントパスの開閉によって、抵抗変化が生じるといわれている。

したがって、フィラメントパスをいかにして形成するかが、その後の抵抗スイッチング特性に大きく影響すると考えられる。

ここで、記憶素子として上記可変抵抗素子を用いる場合であっても、特許文献１を適用すれば、縦型のＭＯＳトランジスタを選択素子にしたメモリセルを用いることにより高集積メモリアレイが可能とも考えられる。

しかしながら、上記の可変抵抗素子は、一般に、書き込み電流を小さくすると、その低抵抗化動作（セット書き込み）において書き込み不良を起こし易くなることが明らかになっている。この問題の解決策としては、先ず、小さな書き込み電流でも安定動作する素子を開発することが望まれる。あるいは、電流を多く流してでも安定な書き込み動作を行うことが必要とされる。

ところが、後者の方法を採用し、電流を多く流そうとした場合、選択トランジスタの電流駆動能力を大きくしなくてはならない。一般に、所望の耐圧性能等を保ったままトランジスタの電流駆動能力を大きくするには、チャネル幅を大きくする必要がある。チャネル幅を大きくすることで、トランジスタの占有面積が大きくなってしまい、高集積化の妨げとなってしまう。

この事情は、選択トランジスタとして特許文献１に示す縦型ＭＯＳトランジスタを採用した場合も同様であり、トランジスタの占有面積がボトルネックになって、一定以上に微細化することが困難となる。

さらに、縦型ＭＯＳトランジスタを選択素子とするようなメモリセルは、微細な加工寸法領域で製造されることが想定され、可変抵抗素子の寸法も当然微細なものとなる。素子が微細になれば、加工に伴う素子端面へのダメージ等も考慮し、形成されるフィラメントパスの特性を制御可能な形でメモリセルを構成する必要がある。

本発明は、上記の問題点に鑑み、可変抵抗素子に選択トランジスタを直列に接続した１Ｔ１Ｒ型のメモリセルにおいて、大きな書き込み電流と高集積化の両立が可能なメモリセルの構造を提供することを第１の目的とする。

さらに、本発明は、微細な素子寸法であっても、フィラメントパス形成が制御可能な、選択トランジスタと可変抵抗素子からなるメモリセルを提供することを第２の目的とする。

上記目的を達成するための本発明に係るメモリセルは、第１電極と第２電極の間に金属酸化物膜が挟持され、前記両電極間への電気的ストレスの印加に応じて、前記両電極間の電気抵抗で規定される抵抗状態が可逆的に変化する可変抵抗素子と、セル選択用の選択トランジスタを備え、前記可変抵抗素子の前記第２電極と前記選択トランジスタのドレイン領域が接続されたメモリセルであって、
前記選択トランジスタが、縦型トランジスタであり、
前記縦型トランジスタは、
ソース層、ドレイン層、及び、前記ソース層と前記ドレイン層の間に挟まれたバルク部が、基板と垂直方向に積層された構造を有し、
前記ソース層、前記ドレイン層、及び、前記バルク部がｎ型シリコンからなり、前記バルク部のドーパント濃度が１×１０^１７〜５×１０^１８ｃｍ^−３の範囲にあり、
前記ゲート電極が、前記バルク部の側壁面を覆う絶縁膜上を、前記バルク部を挟むように、対向して配置され、
前記ゲート電極、及び、前記ソース層と前記ドレイン層間に電圧が印加されない状態で、前記バルク部が完全空乏化していることを第１の特徴とする。

上記第１の特徴の本発明に係るメモリセルは、更に、
前記バルク部の誘電率をεｓ、前記ドーパント濃度をＮｄ、前記絶縁膜の単位面積当たりのキャパシタンスをＣｉ、前記ゲート電極の仕事関数から前記バルク部のフェルミ準位と真空準位との間のエネルギー差を引いたものをφｍｓ、素電荷をｑ、及び、前記ゲート電極が対向する方向の前記バルク部の寸法をＲとしたとき、


の関係を満たすことを第２の特徴とする。

上記第１又は第２の特徴の本発明に係るメモリセルは、更に、
前記ゲート電極が、前記バルク部の側壁面を覆う絶縁膜上を、前記バルク部の全側壁面を覆うように配置されていることが好ましい。

上記第１又は第２の特徴の本発明に係るメモリセルは、更に、
前記可変抵抗素子は、前記第１電極、前記金属酸化物膜、及び、前記第２電極が、前記基板と垂直方向に積層されていることが好ましい。

上記第１又は第２の特徴の本発明に係るメモリセルは、更に、
前記バルク部の中心が、前記基板に垂直方向から見て、前記金属酸化物膜の形成領域の内側にあるように配置されており、
前記金属酸化物膜の前記基板に平行な少なくとも一方向の特定方向の線幅が、前記バルク部の前記特定方向の線幅以下である構成とすることができる。

上記第１又は第２の特徴の本発明に係るメモリセルは、更に、前記金属酸化物膜の前記第１方向の線幅、及び、前記バルク部の前記第１方向の線幅が、共に５０ｎｍ以下であることが好ましい。

上記第１又は第２の特徴の本発明に係るメモリセルは、更に、
前記第２電極が、前記ドレイン層に接し、
前記ドレイン層と前記第２電極を併せた高さの、基板に平行な一の断面方向の前記第２電極の線幅に対する比が、０．９以下であることが好ましい。

上記第１又は第２の特徴の本発明に係るメモリセルは、更に、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記両電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態において、前記両電極間に前記電気的ストレスを印加することにより、前記抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることが好ましい。

本発明に依れば、選択トランジスタを縦型のAccumulation型トランジスタ（蓄積型トランジスタ）で構成することにより、大きな書き込み電流と高集積化の両立が可能なメモリセルを実現できる。さらに、かかるトランジスタのバルク部のドーパント濃度（キャリア濃度）を適切に設定することで、書き込みに必要な大きな電流駆動能力を維持して、かつ、ノーマリオフ動作が可能となるため、メモリセルアレイを構成した場合の高集積化を可能とし、最小加工寸法をＦとして４Ｆ^２のメモリセル構成が容易となる。

また、電流はバルク部の中心を基板に垂直方向に流れるため、かかるバルク部の中心が、基板に垂直方向から見て、可変抵抗体である金属酸化物膜の形成領域の内側にあるように配置することで、フィラメントパスは、バルク部の電流が流れる部分を基板に垂直方向に延長した金属酸化膜内部の領域に主として形成される。つまり、可変抵抗体素子端面の加工に伴うダメージの影響を受けず、形成されるフィラメントパスの特性の制御が可能となる。

縦型トランジスタを備えた従来構成の１Ｔ１Ｒ型のメモリセルの構成を模式的に示す構造断面図 縦型トランジスタを備えた従来構成の１Ｔ１Ｒ型のメモリセルの構成を模式的に示す構造断面図 本発明の一実施形態に係る１Ｔ１Ｒ型のメモリセルの構成を模式的に示す構造断面図 Accumulation型の縦型トランジスタの動作を説明するための、ゲート電極の電圧印加に伴うバルク部の電子状態変化を示すバンド図 金属−絶縁膜−ｎ型半導体を接触させた場合の熱平衡状態におけるエネルギーバンド図 Accumulation型の縦型トランジスタにおいて、完全空乏化に必要なｎ型層の直径Ｒとそのドーパント濃度（キャリア濃度）Ｎｄとの関係を示すグラフ Accumulation型の縦型トランジスタにおいて、ｎ型層の直径Ｒと、そのフラットバンド状態におけるバルク抵抗との関係を示すグラフ Accumulation型の縦型トランジスタにおいて、ｎ型層の中心部とｎ⁺層の接点を模した微小接点近傍での放射状の電流を模式的に示した図 電極から微小接点へ流れ込む電流の、ｎ^＋層/電極界面における電流密度の分布を示す図 従来構成の可変抵抗素子の例を模式的に示す構造断面図 １Ｔ１Ｒ型のメモリセルを備えたメモリセルアレイの構成例を示す回路図 １Ｒ型のメモリセルを備えたメモリセルアレイの構成例を示す回路図

〈第１実施形態〉
以下において、本発明に係るメモリセルの一実施形態について、従来構成のメモリセルと比較しながら、図面を参照して説明する。

先ず、従来構成のメモリセルについて、図１及び図２を参照して説明する。図１及び図２は、従来の縦型トランジスタと可変抵抗素子を直列に接続した１Ｔ１Ｒ型のメモリセルについて、その断面構造を模式的に示す図である。

《Inversion型ＭＯＳトランジスタを用いた従来構成》
一般に、スイッチとして用いられるトランジスタは、Inversion型のものである。
Inversion型トランジスタは、ソース／ドレインとチャネル部の導電型が異なった構成である。例えば、ソース／ドレインをｎ型とし、チャネルを形成する領域をｐ型とする。ゲートにオン電圧を加えると、ゲート絶縁膜とｐ型チャネル層の界面に電子が誘起されソース／ドレイン間が導通する。

Inversion型の縦型ＭＯＳＦＥＴと可変抵抗素子を積層した構造の一例を、図１に示す。第１電極１０１と第２電極１０３の間に可変抵抗体としての金属酸化物膜１０２が狭持された可変抵抗素子１０の第２電極１０３が、より下層に設けられた縦型ＭＯＳＦＥＴ１１のｎ^＋層１０４（ドレイン層）と電気的に接続して、メモリセルが構成されている。縦型ＭＯＳＦＥＴ１１は、ｎ^＋層１０４（ドレイン層）、ｎ^＋層１０５（ソース層）、チャネルが形成されるｐ型層１０６、及び、チャネルを制御するゲート電極１０７を有して構成される。ゲート電極１０７は、ｐ型層１０６の側壁面を覆う絶縁膜１０８上を、ｐ型層１０６の全側壁面を囲むように形成されている。第１電極１０１は、紙面の横方向（第１方向）に延伸するビット線１１０と接続し、ビット線１１０が第１方向に隣接するメモリセル同士を接続する。一方、ゲート電極１０７は、紙面に垂直な方向（第２方向）に延伸し、第２方向に延伸するワード線１１１となって、第２方向に隣接するメモリセル同士を接続する。ｎ^＋層１０５は、全メモリセルで共通の共通線１０９と接続している。ビット線１１０及びワード線１１１により、複数のメモリセル同士が２次元的に接続され、メモリセルアレイが構成されている。ワード線１１１に所定のオン電圧を印加し、縦型ＭＯＳＦＥＴ１１をオン状態にして、ビット線１１０と共通線１０９の間に書き込み電圧を印加することにより、可変抵抗素子１０の抵抗状態が可逆的に変化し、このとき、可変抵抗素子１０に書き込み電流が流れる。

可変抵抗素子１０は、製造直後は初期高抵抗状態にあり、初期高抵抗状態では、可変抵抗素子は単なるキャパシタとして動作する。フォーミングと呼ばれる電圧印加処理を施すことにより、金属酸化物膜１０２中にフィラメントパスが形成され、電気的ストレスの印加に応じて、第１電極１０１と第２電極１０３間の電気抵抗で規定される抵抗状態が可逆的に遷移可能な可変抵抗状態に変化する。

ところで、可変抵抗素子１０を製造する際、エッチング等によるダメージが素子端部にどうしても生じてしまう。このため、素子端部のダメージ領域は狙い通りの膜質と異なってしまう。図１において、金属酸化物膜１０２中のかかるダメージ領域を領域１２０（黒色で表示）で示している。したがって、このダメージ領域１２０にフィラメントパスが形成されないようにしなければならない。

しかしながら、Inversion型トランジスタでは、チャネルが絶縁膜１０８とｐ型層１０６の界面またはその近傍に生じるため、図１に示すように、チャネルから近いダメージ領域に電流が流れようとして、ダメージ領域１２０或いはその近傍にフィラメントパス１２１が形成されてしまう可能性がある。この結果として、抵抗スイッチング特性の劣化を招くこととなってしまう。

これを解決する方法として、例えば、図２に示されるように、可変抵抗素子１０部分の基板に平行な方向の線幅を縦型ＭＯＳＦＥＴ１１のｐ型層１０６の線幅よりも広くとる方法が挙げられるが、可変抵抗素子１０の占有面積が増加するため、高集積化の妨げとなる問題がある。

さらに、高集積化に伴い、トランジスタ１１のサイズを小型化すると、それに伴って電流駆動能力も当然低下することとなる。Inversion型トランジスタ１１では、チャネルが絶縁膜１０８とｐ型層１０６の界面またはその近傍に生じることにより、その微細化に伴って、可変抵抗素子１０の書き込みを安定して行うだけの電流を供給できなくなる虞がある。

《Accumulation型トランジスタを用いた構成》
これに対し、Accumulation型トランジスタを用いた本発明の一実施形態に係るメモリセルの構成の一例を図３に示す。図３は、Accumulation型の縦型ＭＯＳトランジスタ２０と可変抵抗素子１０を直列に接続した１Ｔ１Ｒ型のメモリセルについて、その断面構造を模式的に示す図である。

Accumulation型ＭＯＳトランジスタ２０は、図１及び図２に示すInversion型ＭＯＳトランジスタ１１と異なり、チャネル領域の導電型がソース／ドレイン領域と同じである。図３において、第１電極１０１と第２電極１０３の間に可変抵抗体としての金属酸化物膜１０２が狭持された可変抵抗素子１０の第２電極１０３が、縦型ＭＯＳＦＥＴのｎ^＋層１０４（ドレイン層）と電気的に接続して、メモリセルが構成されている。可変抵抗素子は、ｎ^＋層１０４上に、前記第１電極１０１、金属酸化物膜１０２、及び、第２電極１０３が、基板と垂直方向に積層されてなる。可変抵抗素子の構成は、図１と同様である。

一方、Accumulation型ＭＯＳトランジスタ２０は、ｎ^＋層１０４（ドレイン層）、ｎ^＋層１０５（ソース層）、チャネルが形成されるｎ型層１１２（バルク部）が、基板に垂直な方向に積層された積層構造を有し、かかるｎ型層１１２の側壁面を覆う絶縁膜１０８上を、ｎ型層１１２の全側壁面を囲むように、ゲート電極１０７が配置されている。したがって、ゲート電極１０７は、絶縁膜１０８上を、ｎ型層１１２を挟むように、対向して配置されている。

上記図１及び図２に示した従来構成のメモリセルと同様、第１電極１０１は、紙面の横方向（第１方向）に延伸するビット線１１０と接続し、ビット線１１０が第１方向に隣接するメモリセル同士を接続する。一方、ゲート電極１０７は、紙面に垂直な方向（第２方向）に延伸し、第２方向に延伸するワード線１１１となって、第２方向に隣接するメモリセル同士を接続する。ｎ^＋層１０５は、全メモリセルで共通の共通線１０９と接続している。ビット線１１０及びワード線１１１により、複数のメモリセル同士が２次元的に接続され、メモリセルアレイが構成されている。ワード線１１１に所定のオン電圧を印加し、縦型ＭＯＳＦＥＴ２０をオン状態にして、ビット線１１０と共通線１０９の間に書き込み電圧を印加することにより、可変抵抗素子１０の抵抗状態が可逆的に変化し、このとき、可変抵抗素子１０に書き込み電流が流れる。

ここで、ｎ^＋層１０４、ｎ型層１１２、及びｎ^＋層１０５の３層を単に接続しただけでは、常に導通状態となってしまうが、ｎ型層１１２のチャネルに垂直な方向（すなわち、基板に平行な方向）の厚みを薄くし、ｎ型層１１２を完全空乏化させることによりオフ状態を実現できる。

図４に示すｎ型層１１２の電子状態を示すバンド図を用いて、Accumulation型ＭＯＳトランジスタ２０の動作を説明する。ゲート電極１０７として、孤立状態のｎ型層１１２（バルク部）のフェルミレベルよりも仕事関数の大きな材料を用いることで、ゲート電極１０７と絶縁膜１０８の界面、絶縁膜１０８とｎ型層１１２の界面で図４（ａ）のようにバンドが曲がる。この結果、ゲート電極１０７、及び、ｎ^＋層１０４と１０５の間に電圧が印加されない状態では、ｎ型層１１２は完全空乏化し、オフ状態となっている。

このとき、ｎ^＋層１０５（ソース層）に対して正の電圧をゲート電極１０７に印加していくと、ゲート電極１０７、絶縁膜１０８、及び、ｎ型層１１２の電子状態は、図４（ｂ）に示すように、フラットバンド状態に移行する。このとき、ｎ型層１１２に電子が誘起され、バルク伝導電流が流れる。

さらにゲート電極１０７に印加する電圧を大きくしていくと、図４（ｃ）に示すように、絶縁膜１０８とｎ型層１１２の界面に電子の蓄積層が誘起され、伝導度が増していく（蓄積状態）。

したがって、オフ状態からゲート電極１０７に印加する電圧を大きくしていくと、ｎ型層１１２の中央部分にまず電子が誘起され、バルク伝導電流が流れ始める。

この特徴を利用すると、Inversion型トランジスタを用いた場合のフィラメントパス形成の問題を回避できる。Accumulation型トランジスタ２０では、まずｎ型層１１２の中央部分に電流が流れようとするので、図３に示すように、可変抵抗素子部のフィラメントパス１２１は、素子端部のダメージ領域１２０から離れた素子中央領域に生成される。したがって、加工ダメージが少なく、意図したとおりの組成／膜質となっている箇所にフィラメントパスを形成できるため、フィラメントパス形成後の抵抗スイッチングを、ばらつきなく、かつ、信頼性も高く行うことができる。

つまり、フラットバンド状態においてチャネルが形成されるｎ型層１１２（バルク部）の中心位置が、基板に垂直方向から見て、金属酸化物膜１０２の形成領域の内側にあるように配置されているため、ダメージ領域１２０にフィラメントパスが形成されるのを避けることができる。この場合、図２のように、金属酸化物膜１０２を含む可変抵抗素子部分の線幅をｎ型層１１２の線幅より広げる必要はない。金属酸化物膜１０２の線幅をｎ型層１１２の線幅と同じか、或いは、基板に平行なある特定方向において、ｎ型層１１２の線幅よりも狭く構成することができる。このため、高集積化の妨げとならない。

ｎ型層１１２は、ゲート電圧の無印加時に完全空乏化させなければならないので、その基板と平行方向の幅を、そのキャリア濃度に応じた所定値以下に設定しなければならない。

以下に、完全空乏化の条件について説明する。図５に、金属−絶縁膜−ｎ型半導体を接触させた場合の熱平衡状態におけるエネルギーバンド図を示す。絶縁膜に誘起される電圧をＶｉ、絶縁膜の単位面積当たりのキャパシタンスをＣｉとすると、金属／絶縁体界面に誘起される単位面積当たりの電荷量Ｑｉは、下記の数１で表される。ここで、εｉは絶縁膜の誘電率、ｄｉは絶縁膜の膜厚である。

一方、素電荷をｑ、空乏層幅をＷ、ｎ型半導体のドーパント濃度をＮｄ、空乏層に印加される電圧をＶｓ、半導体の誘電率をεｓとすると、ｎ型半導体の空乏層に誘起される単位面積当たりの電荷量Ｑｓは、下記の数２で表される。なお、ここでのドーパント濃度は、電気的に活性な正味のドナー濃度、つまり、電気的に活性なドナー濃度から電気的に活性なアクセプタ濃度を引いたものである。

フラットバンド電圧をＶ_ＦＢとし、金属の仕事関数からｎ型半導体のフェルミ準位Ｅｆと真空準位との間のエネルギー差を引いたものをφｍｓ、単位面積あたりの界面固定電荷や界面準位起因のトラップ電荷密度をＱｓｓとすると、下記の数３及び数４を満足する。これより、空乏層幅Ｗは、数１〜数４から、下記に示す数５で与えられる。

なお、数４でＱｓｓ/Ｃｉを無視しているのは、数１０ｎｍ世代のトランジスタにおいては、絶縁膜のＳｉＯ_２換算膜厚が１ｎｍ〜数ｎｍとなることから、Ｃｉが１〜数μＦ／ｃｍ^２程度となり、製品レベルのトランジスタにおいては、Ｑｓｓはｑ×１０^１１／ｃｍ^２程度に制御されることから、Ｑｓｓ/Ｃｉは１０〜５０ｍＶ程度となり、φｍｓが支配的になるためである。

数５で求めた空乏層幅は、ｎ型半導体と金属を一つの界面で絶縁膜を介して接合させた場合のものであるが、縦型ＭＯＳＦＥＴの場合、柱状のｎ型層１１２は、対向するように配置されたゲート電極１０７に挟まれている。この場合、熱平衡状態（ゲート電圧無印化時）でｎ型層１１２が完全空乏化するためには、対向するゲート電極の両部分で空乏層が形成されるため、ｎ型層１１２の、ゲート電極が対向する方向の寸法が数５で導出した空乏層幅Ｒの２倍以下であればよい。とくに、ｎ型層１１２の側壁面の全面が、絶縁膜１０８を介してゲート電極１０７で覆われる構成の場合には、ｎ型層１１２の側壁面の全面に空乏層が形成されるので、縦型ＭＯＳＦＥＴのチャネル方向（基板に垂直な方向）から見たｎ型層１１２の断面の短辺（概長方形または概正方形の場合）の寸法あるいは短軸方向の寸法（概円形または概楕円形の場合）が、数５で表されるＷの２倍以下となっていれば、余裕をもって完全空乏化させることができる。

図６は、ｎ型層が柱状の場合に、完全空乏化に必要なｎ型層１１２の直径Ｒとｎ型層１１２のドーパント濃度（キャリア濃度）Ｎｄとの関係を、絶縁膜１０８のＳｉＯ_２換算膜厚を変えて計算したものである。ここでは、シリコンのバンドギャップのほぼ中央にゲート電極のフェルミ準位が位置する条件である、φｍｓ＝０．５ｅＶとして計算している。高集積メモリの場合、ｎ型層１１２の基板と平行方向の線幅は５０ｎｍ以下（２０〜５０ｎｍ程度が好ましい）が想定されるため、ｎ型層１１２のドーパント濃度（キャリア濃度）Ｎｄは５×１０^１８ｃｍ^−３程度以下とするのが好ましい。

一方、可変抵抗素子１０の書き込みを安定して行うために、Accumulation型ＭＯＳトランジスタ２０は書き込みに必要な電圧を印加し、十分な電流を流せる駆動能力が必要である。可変抵抗素子の低抵抗状態の抵抗値は、１０〜１００kΩの範囲が適しているが、この範囲の抵抗の素子に電圧/電流を十分供給するためには、ｎ型層１１２のフラットバンド状態の抵抗値は、可変抵抗素子の低抵抗状態の抵抗値と同程度以下とする必要がある。

図７は、ｎ型層１１２の直径Ｒに対して、フラットバンド状態におけるバルク抵抗を計算したものである。なお、図６は、ｎ型層１１２のチャネル方向（すなわち、基板に垂直な方向）の厚みが５０ｎｍの場合の結果である。高集積メモリの場合、ｎ型層１１２の基板に平行方向の線幅は５０ｎｍ以下（２０〜５０ｎｍ程度が好ましい）が想定されるため、可変抵抗素子の低抵抗状態の抵抗値として５０ｋΩ程度を想定すると、図７から、ｎ型層１１２のドーパント濃度（キャリア濃度）Ｎｄは１×１０^１７ｃｍ^−３程度以上とするのが好ましい。

以上から、ｎ型層１１２のドーパント濃度（キャリア濃度）Ｎｄを１×１０^１７〜５×１０^１８ｃｍ^−３の範囲に設定することで、ノーマリオフ動作をし、且つ、電流駆動能力に優れたＭＯＳトランジスタを実現できる。

さらに、Accumulation型ＭＯＳトランジスタ２０のバルク伝導をフィラメントパス形成に利用するためには、ｎ^＋層１０４と第２電極１０３を併せた高さの基板に平行な断面方向のｎ^＋層１０４と第２電極１０３夫々の線幅に対するアスペクト比（高さ寸法／横寸法）を小さくすることが好ましい。アスペクト比が大きいと、ｎ型層１１２中央部を流れる電流が、ｎ^＋層１０４と第２電極１０３を流れるうちに直径方向に広がってしまうからである。かかるアスペクト比は、好ましくは、ｎ^＋層１０４と第２電極１０３を併せた高さの、第２電極１０３の基板に平行な少なくとも一の断面方向の線幅に対する比を、０．９以下とするとよい。

図８に、第２電極１０３及びｎ^＋層１０４からｎ型層１１２の中央部へ電流が流れ込んでくる（ｎ型層１１２の中央部からｎ^＋層１０４及び第２電極１０３へ電子が流れ出していく）様子を模式的に示す。ｎ型層１１２中央部とｎ^＋層１０４との接点部では、ｎ型層１１２に向かって放射状に電流が流れ込む。この電流の流れ込み方がどのようなものであるかを理解することで、電極形状をどのように構成すべきかの知見が得られる。

かかる微小接点からｎ^＋層１０４及び第２電極１０３に向かう電界を考える。単純化して考えるため、ｎ^＋層１０４と第２電極１０３を一つの電極として扱い、図８に示すように、その膜厚をｄとし、ｎ型層１１２中央部とかかる電極との微小接点の位置が座標（０，−ｄ）にあるとする。かかる電極のｎ型層１１２と接しない側の端部境界において電位が等しい、すなわちＸＹ平面（Ｚ＝０）が等電位面になっているという理想的な状況を考える。かかる境界条件を課す場合、電極中に発生する電界は、ｎ型層１１２中央部と電極との微小接点（０，−ｄ）に配置した点電荷−Ｑにより誘起される電界と、座標（０，＋ｄ）に配置した鏡像電荷＋Ｑにより誘起される電界との和になる。電極のｎ型層１１２と接しない反対側の境界（Ｚ＝０）では、電界はＺ方向の成分Ｅ_Ｚのみとなり、微小接点からの距離をｘとして、下記の数６で表される。ただし、図８の−Ｚ方向を電界の正の向きとする。εを電極の誘電率とする。

したがって、ＸＹ平面（Ｚ＝０）における電流密度分布は、電極の抵抗率をρとして、下記の数７で表される。

図９に、電極の膜厚をｄ、微小接点からの距離をｒとして、電流密度Ｊ（ｒ）の分布を、ｒ＝０における電流密度を１として規格化したものを実線で示す。

数７から、電流密度がピーク値の９０％以内となる範囲は、ｒ／ｄ≦０．２７となる。上記範囲が電極の線幅に対して半分以下の領域を占めていれば、電極を流れる電流は局在しているということができる。この場合、ｒ／ｄ≧０．２７×２＝０．５４となるように電極の寸法を設定してやればよい。このとき、電極のアスペクト比（高さ寸法／横寸法）は、ｄ/２ｒ≦０．９３という条件となる。つまり、アスペクト比をおよそ０．９以下にすればよい。

なお、可変抵抗体を構成する金属酸化物膜１０２の材料としては、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、又はチタン酸ストロンチウム（ＳｒＴｉＯ_Ｘ）等を用いることができる。又は、これらの積層構造を用いてもよい。本発明は、特に、フォーミング処理によりフィラメントが形成されるフィラメント型の可変抵抗素子に適用可能であり、可変抵抗素子を構成する可変抵抗体や電極の材料、或いは素子のサイズ等により制限されるものではない。また、可変抵抗素子の構造としては、図３に示す第１電極１０１、金属酸化物膜１０２、及び、第２電極１０３を順に基板と垂直方向に積層された構造に限定されるものではない。

なお、ゲート電極１０７を構成する材料としては、窒化チタン、窒化タンタル等の窒化物、Ｃｏ、Ｎｉ、Ｗ、Ｍｏやこれらのシリサイド等の仕事関数が大きい（４．５ｅＶ程度以上）材料が好適である。また、高濃度にｐ型ドープしたシリコンを用いてもかまわない。

また、第２電極１０３は、複数の導電体層の積層で構成されていても良い。

上述のAccumulation型ＭＯＳトランジスタ２０を備えたメモリセルを行及び列のうち少なくとも一方向に配列し、メモリセルアレイを構成することができる。そして、かかるメモリセルアレイに、制御回路およびデコーダ回路（図１１のワード線デコーダ２０１、ビット線デコーダ２０２、及び、ソース線デコーダ２０３に相当）等の周辺回路を接続することで、不揮発性の記憶装置が構成される。なお、制御回路およびデコーダの構成については、公知の構成を利用できるため、詳細な説明を割愛する。

また、上述のAccumulation型ＭＯＳトランジスタ２０の製造方法についても、従来構成のInversion型の縦型ＭＯＳＦＥＴ１１の製造において、ｐ型層１０６の形成工程をｎ型層１１２の形成工程で置き換えればよく、公知の方法で製造可能であるため、詳細な説明を割愛する。

以上、本発明に依れば、可変抵抗素子１０にAccumulation型の縦型トランジスタ２０を直列に接続した１Ｔ１Ｒ型のメモリセル構造により、大きな書き込み電流と高集積化の両立が可能となり、最小加工寸法をＦとして４Ｆ^２のメモリセル構成が容易となる。さらに、微細な素子寸法であっても、可変抵抗体素子端面の加工に伴うダメージの影響を受けることなく、フィラメントパスの特性を制御できる。

本発明は、可変抵抗素子を用いて情報を記憶する不揮発性の記憶装置に利用可能である。

１０： 可変抵抗素子
１１： 従来構成の縦型の選択トランジスタ
２０： 本発明の一実施形態に係る縦型の選択トランジスタ
１０１： 第１電極（上部電極）
１０２： 可変抵抗体（金属酸化物膜）
１０３： 第２電極（下部電極）
１０４： ｎ^＋層（ドレイン層）
１０５： ｎ^＋層（ソース層）
１０６： ｐ型層（チャネル領域）
１０７： ゲート電極
１０８： 絶縁膜
１０９： 共通線
１１０： ビット線
１１１： ワード線
１１２： ｎ型層（バルク部）
１２０： ダメージ領域
１２１： フィラメントパス
２００、２０４： メモリセルアレイ
２０１、２０５： ワード線デコーダ
２０２、２０６： ビット線デコーダ
２０３： ソース線デコーダ
Ｒ： 可変抵抗素子
Ｔ： 選択トランジスタ
ＢＬ１〜ＢＬｍ： ビット線
ＳＬ１〜ＳＬｎ： ソース線
ＷＬ１〜ＷＬｎ： ワード線

Claims (8)

1. 第１電極と第２電極の間に金属酸化物膜が挟持され、前記両電極間への電気的ストレスの印加に応じて、前記両電極間の電気抵抗で規定される抵抗状態が可逆的に変化する可変抵抗素子と、セル選択用の選択トランジスタを備え、前記可変抵抗素子の前記第２電極と前記選択トランジスタのドレイン領域が接続されたメモリセルであって、
   前記選択トランジスタが、縦型トランジスタであり、
   前記縦型トランジスタは、
   ソース層、ドレイン層、及び、前記ソース層と前記ドレイン層の間に挟まれたバルク部が、基板と垂直方向に積層された構造を有し、
   前記ソース層、前記ドレイン層、及び、前記バルク部がｎ型シリコンからなり、前記バルク部のドーパント濃度が１×１０^１７〜５×１０^１８ｃｍ^−３の範囲にあり、
   前記ゲート電極が、前記バルク部の側壁面を覆う絶縁膜上を、前記バルク部を挟むように、対向して配置され、
   前記ゲート電極、及び、前記ソース層と前記ドレイン層間に電圧が印加されない状態で、前記バルク部が完全空乏化していることを特徴とするメモリセル。
2. 前記バルク部の誘電率をεｓ、前記ドーパント濃度をＮｄ、前記絶縁膜の単位面積当たりのキャパシタンスをＣｉ、前記ゲート電極の仕事関数から前記バルク部のフェルミ準位と真空準位との間のエネルギー差を引いたものをφｍｓ、素電荷をｑ、及び、前記ゲート電極が対向する方向の前記バルク部の寸法をＲとしたとき、
   
   
   の関係を満たすことを特徴とする請求項１に記載のメモリセル。
3. 前記ゲート電極が、前記バルク部の側壁面を覆う絶縁膜上を、前記バルク部の全側壁面を覆うように配置されていることを特徴とする請求項１又は２に記載のメモリセル。
4. 前記可変抵抗素子は、
   前記第１電極、前記金属酸化物膜、及び、前記第２電極が、前記基板と垂直方向に積層されていることを特徴とする請求項１〜３の何れか一項に記載のメモリセル。
5. 前記バルク部の中心が、前記基板に垂直方向から見て、前記金属酸化物膜の形成領域の内側にあるように配置されており、
   前記金属酸化物膜の前記基板に平行な少なくとも一方向の特定方向の線幅が、前記バルク部の前記特定方向の線幅以下であることを特徴とする請求項４に記載のメモリセル。
6. 前記金属酸化物膜の前記第１方向の線幅、及び、前記バルク部の前記第１方向の線幅が、共に５０ｎｍ以下であることを特徴とする請求項５に記載のメモリセル。
7. 前記第２電極が、前記ドレイン層に接し、
   前記ドレイン層と前記第２電極を併せた高さの、基板に平行な一の断面方向の前記第２電極の線幅に対する比が、０．９以下であることを特徴とする、請求項４〜６の何れか一項に記載のメモリセル。
8. 前記可変抵抗素子は、
   フォーミング処理を施すことにより、前記両電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
   前記可変抵抗状態において、前記両電極間に前記電気的ストレスを印加することにより、前記抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いることを特徴とする請求項１〜７の何れか一項に記載のメモリセル。