JP2003068984A - 電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ - Google Patents

電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ

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テン スー シェン
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Abstract

(57)【要約】 【課題】 外部影響（特に電気的パルス）により電気的
抵抗が変化する特性を有する材料を用いた不揮発性メモ
リの大容量化を可能としたクロスポイントメモリデバイ
スを提供すること。 【解決手段】 下部電極と上部電極とのクロスポイント
に対応するビット領域は、互いに交差するように配列さ
れた下部電極と上部電極との間に配置されたアクティブ
層の一部である。アクティブ層は、電気信号に応答して
変化する抵抗性を有し得る材料である。下部電極と上部
電極との間を通る電気信号は、ビット領域を通過する。
ビット領域では、電気信号に応答して抵抗率を変化させ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリに
関し、さらに詳細には、電気的パルスで誘起される磁気
抵抗膜の抵抗変化効果を利用するクロスポイント構造に
関する。
【０００２】
【従来の技術】ペロブスカイト構造を有する材料であっ
て、それらのうち巨大磁気抵抗（ＣＭＲ）材料および高
温超伝導（ＨＴＳＣ）材料は、外部影響により変更され
得る電気的な抵抗特性を有する材料である。
【０００３】例えば、ペロブスカイト構造を有する材料
（特にＣＭＲ材料およびＨＴＳＣ材料）の特性は、薄膜
またはバルク材料に１つ以上の電気的なショートパルス
を印加することにより変更され得る。単数または複数の
パルスからの電場の強さまたは電流密度は、材料の特性
を変更するように材料の物理的状態を切り換えるのに十
分である。パルスは、材料を破壊しないか、またはひど
いダメージを与えない程度の十分低いエネルギーであ
る。複数のパルスは、材料の特性のインクリメントな変
化を生成するようにその材料に印加され得る。変化され
得る特性の１つは、材料の抵抗である。その変化は、初
期の変化を誘導するように使用されるパルスと反対の極
性を有するパルスを用いると、少なくとも部分的に反転
可能となり得る。
【０００４】
【発明が解決しようとする課題】本発明は、外部影響
（特に電気的パルス）により電気的抵抗が変化する特性
を有するペロブスカイト構造材料を用いた不揮発性メモ
リの大容量化を可能としたクロスポイントメモリデバイ
スおよびその製造方法ならびに使用方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明のメモリ構造は、
ａ）基板と、ｂ）上記基板上に設けられた複数の下部電
極と、ｃ）上記下部電極上に設けられた複数の上部電極
と、ｄ）上記複数の上部電極と上記複数の下部電極との
間に配置された連続的なアクティブ層とを含み、これに
より上記目的が達成される。
【０００６】上記下部電極は、上記下部電極上に設けら
れた上記ペロブスカイト材料をエピタキシャル形成する
ことを可能にする下部電極材料を含み得る。
【０００７】上記下部電極材料はＹＢＣＯであり得る。
【０００８】上記下部電極はプラチナであり得る。
【０００９】上記アクティブ層がペロブスカイト材料で
あり得る。
【００１０】上記アクティブ層が巨大磁気抵抗（ＣＭ
Ｒ）材料であり得る。
【００１１】上記アクティブ層がＰｒ0.7Ｃａ0.3ＭｎＯ
3（ＰＣＭＯ）であり得る。
【００１２】上記アクティブ層がＧｄ0.7Ｃａ0.3ＢａＣ
ｏ2Ｏ5+5であり得る。
【００１３】本発明の方法は、メモリ構造を製造する方
法であって、上記方法は、ａ）半導体基板を提供する工
程と、ｂ）複数の下部電極を形成する工程と、ｃ）上記
下部電極上にペロブスカイト材料の層を堆積する工程
と、ｄ）メモリアレイ領域の外部の領域から上記ペロブ
スカイト材料の層を除去する工程であって、上記ペロブ
スカイト材料の層がメモリアレイ構造内に残っている、
工程と、ｅ）上記ペロブスカイト材料の層上に複数の上
部電極を形成する工程とを包含し、これにより上記目的
が達成される。
【００１４】上記下部電極は、上記下部電極の上記ペロ
ブスカイト材料の層をエピタキシャル形成することを可
能にする下部電極材料を含み得る。
【００１５】上記下部電極材料はＹＢＣＯであり得る。
【００１６】上記下部電極はプラチナであり得る。
【００１７】上記ペロブスカイト材料が巨大磁気抵抗
（ＣＭＲ）材料であり得る。
【００１８】上記ペロブスカイト材料がＰｒ0.7Ｃａ0.3
ＭｎＯ3（ＰＣＭＯ）であり得る。
【００１９】上記ペロブスカイト材料がＧｄ0.7Ｃａ0.3
ＢａＣｏ2Ｏ5+5であり得る。
【００２０】上記上部電極を上記下部電極上に設け、こ
れによりクロスポイントメモリ構成を形成し得る。
【００２１】上記ペロブスカイト材料の層を堆積する前
に、メモリ回路を形成する工程をさらに包含し得る。
【００２２】上記メモリ回路は、インバータの入力に接
続されたビットパストランジスタおよび上記インバータ
の上記入力と接地との間に接続されたロードトランジス
タを含み得る。
【００２３】上記ビットパストランジスタがｎチャネル
トランジスタであり、上記ロードトランジスタがｎチャ
ネルトランジスタであり得る。
【００２４】本発明のメモリ回路は、抵抗性メモリビッ
ト用のメモリ回路であって、ａ）上記抵抗性メモリビッ
トに接続されたビット線と、ｂ）ゲート、第１のソース
／ドレインおよび第２のソース／ドレインを有し、上記
第１のソース／ドレインは上記ビット線に接続される、
ビットパストランジスタと、ｃ）上記第２のソース／ド
レインに接続される入力を有するインバータと、ｄ）上
記インバータと接地との間に接続され、ロードゲートを
有するロードトランジスタと、を含み、これにより上記
目的が達成される。
【００２５】上記ロードゲートは、所定の値を超えた電
流が上記ロードトランジスタを介して流れることを可能
にする閾値を設定するような電圧でバイアスされ得る。
【００２６】本発明の方法は、メモリアレイ内のビット
の抵抗率を変化させる方法であって、ａ）ワード線とビ
ット線との間に配置されたペロブスカイトアクティブ層
に、ワード線およびビット線のクロスポイントに形成さ
れる上記ビットを提供する工程であって、上記ビット線
がビットパスゲートを有するビットパストランジスタを
介してロードトランジスタに接続され、上記ロードトラ
ンジスタはロードゲートを有し、接地に接続される、工
程と、ｂ）上記ワード線にプログラミング電圧を印加す
る工程と、ｃ）上記ビットパスゲートに第１のオン電圧
を印加し、電流が上記ビットパストランジスタを介して
流れることが可能になる、工程と、ｄ）上記ロードゲー
トに第２のオン電圧を印加し、これにより電流が上記ロ
ードトランジスタを介して流れることが可能になり、こ
れにより電流が上記アクティブ層を介して流れ、上記ビ
ットの抵抗率を変化させる工程とを包含し、これにより
上記目的が達成される。
【００２７】上記プログラミング電圧が複数の電圧パル
スを含み、上記ビットの抵抗率が上記ビットにダメージ
を与えずに変化し得る。
【００２８】上記ビットパストランジスタはｎチャネル
トランジスタであり、上記第１のオン電圧は０であり、
上記ロードトランジスタはｎチャネルトランジスタであ
り、上記第２のオン電圧は０であり、上記プログラミン
グ電圧は負であり、これにより上記ビットを第１の抵抗
率レベルに変化させ得る。
【００２９】上記第１の抵抗率レベルが高い抵抗状態で
あり得る。
【００３０】上記第１の抵抗率レベルが低い抵抗状態で
あり得る。
【００３１】上記ビットパストランジスタはｎチャネル
トランジスタであり、上記第１のオン電圧はビットパス
トランジスタ閾値電圧にあり、上記ロードトランジスタ
はｎチャネルトランジスタであり、上記第２のオン電圧
はロードトランジスタ閾値電圧にあり、上記プログラミ
ング電圧は正であり、これにより上記ビットを第２の抵
抗率レベルに変化させ得る。
【００３２】上記第２の抵抗率レベルが高い抵抗状態で
あり得る。
【００３３】上記第２の抵抗率レベルが低い抵抗状態で
あり得る。
【００３４】本発明の方法は、複数の抵抗状態を有す
る、メモリアレイ内のビットを読み出す方法であって、
上記方法は、ａ）ワード線とビット線とのクロスポイン
トに形成されたビットを、上記ワード線と上記ビット線
との間に配置されたペロブスカイトアクティブ層に提供
し、上記ビット線が、ビットパスゲートを有するビット
パストランジスタを介して、インバータと接地との間に
接続された、ロードゲートを有するロードトランジスタ
を備える上記インバータに接続される、工程と、ｂ）読
み出し電圧を上記ワード線に印加する工程と、ｃ）上記
ビットパスゲートにオン電圧を印加し、これにより電流
が上記ビットパストランジスタを介して流れることを可
能にする、工程と、ｄ）上記ロードゲートにロード電圧
を印加し、これにより上記ロードトランジスタの飽和電
流を超える電流が上記ロードトランジスタを介して流れ
ることを可能にし、上記飽和電流未満の電流が上記ロー
ドトランジスタを介して流れない、工程と、ｅ）上記イ
ンバータから出力電圧を読み出す工程とを包含し、これ
により上記目的が達成される。
【００３５】上記ビットが低い抵抗状態にあり、これに
より上記ロードトランジスタの上記飽和電流より高い電
流は、上記ビット、および上記ビットパストランジス
タ、ならびに上記ロードトランジスタを介して接地に流
れ、この結果、上記インバータの上記出力電圧が約０ボ
ルトであり得る。
【００３６】上記ビットが高い抵抗状態にあり、これに
より上記ロードトランジスタの上記飽和電流より低い電
流は、上記ビット、および上記ビットパストランジスタ
を介して流れるが、上記ロードトランジスタを介して流
れず、この結果、上記インバータの上記出力電圧がほぼ
上記読み出し電圧であり得る。
【００３７】従って、基板と、基板上に設けられた複数
の下部電極と、下部電極上に設けられた複数の上部電極
と、複数の上部電極と複数の下部電極との間に配置され
た連続的なアクティブ層とを含む、メモリ構造が提供さ
れる。複数の上部電極および複数の下部電極は、クロス
ポイントメモリ構造を形成する。各クロスポイントに位
置するアクティブ層の領域は、可変抵抗として振る舞
う。各領域は、メモリ構造内のビットとして有用であ
る。
【００３８】メモリ構造内のビットの抵抗性は、以下の
工程を包含する方法により変更され得る。本発明は、ワ
ード線およびビット線のクロスポイントに形成されるビ
ットに、ワード線とビット線との間に配置されるペロブ
スカイトアクティブ層を提供する。ビット線は、ビット
ゲートを有するビットパストランジスタを介して、接地
に接続された、ロードゲートを有するロードトランジス
タに接続される。プログラミング電圧をワード線に印加
し、ビットゲートに第１のオン電圧を印加することによ
って、電流は、ビットパストランジスタを通って流れ得
る。ロードゲートに別のオン電圧を印加することによっ
て、電流はロードトランジスタを通って流れ得る。これ
によって、電流は、ビットの抵抗性を変化するようにア
クティブ層を通って流れ得る。プログラミング電圧の極
性に依存して、ビットの抵抗性は増加し得るか、または
減少し得る。ビットゲートおよびロードゲートに印加さ
れるオン電圧は、プログラミング電圧の種々の極性につ
いて異なる。
【００３９】ビット値は、ワード線およびビット線のク
ロスポイントで形成されるビットをワード線とビット線
との間に配置されるペロブスカイトアクティブ層に提供
することによって、決定され得る。ビット線は、ビット
ゲートを有するビットパストランジスタを通って、イン
バータと接地との間に接続されたロードゲートを有する
ロードトランジスタを備えるインバータに接続される。
ロードゲートにロード電圧を印加することで閾値を設定
し、これによって、ロードトランジスタの飽和電流より
高い電流は、ロードトランジスタを通って流れ得、飽和
電流より低い電流は、ロードトランジスタを通って流れ
ない。ビットゲートに電圧を印加することによって、読
み出されるビットを判定するビットパストランジスタを
選択する。ワード線に読み出し電圧を印加することによ
って、電流は、ワード線およびビット線のクロスポイン
トに対応するビットを通って流れ、ビットはビットゲー
トにオン電圧を印加することにより選択されてきた。電
流は、ビットパストランジスタを通って流れる。電流が
ロードトランジスタの飽和電流を超える場合、電流は、
ロードトランジスタを通過し、インバータは約０ボルト
の出力電圧を生成する。電流が飽和電流未満である場
合、電流は、ロードトランジスタを通って流れず、出力
電圧はインバータの動作電圧に等しい。
【００４０】
【発明の実施の形態】図１は、クロスポイントメモリア
レイ領域１０を示す。メモリアレイ領域１０は、基板上
１２に形成された複数の下部電極１４を備える基板１２
を含む。アクティブ層１６は、堆積され、複数の下部電
極１４上に設けられる。複数の上部電極１８がアクティ
ブ層１６上に設けられ、その結果、アクティブ層１６が
下部電極１４と上部電極１８との間に配置される。
【００４１】上部電極１８および下部電極１４それぞれ
は、好適には、実質的に平行な行である。上部電極１８
および下部電極１４は、クロスポイント配置で配列さ
れ、その結果、それらは、規則的なパターンで互いに交
差する。クロスポイントは、上部電極が下部電極に交差
するそれぞれの位置を示す。示されるように、上部電極
および下部電極は、互いに実質的に９０°で配列され
る。上部電極および下部電極はそれぞれ、クロスポイン
トメモリアレイの一部と同じく、ワード線またはビット
線のいずれかとして機能し得る。
【００４２】図１は、メモリアレイ領域を示す。実際の
デバイスにおいて、基板１２、下部電極１４および上部
電極１８は、アクティブ層１６により規定されるメモリ
アレイ領域を十分に越えて拡大し得ることが明らかであ
る。アクティブ層は、実質的に連続であり、その結果、
アクティブ層が１つ以上のクロスポイントをまたいで広
がる。
【００４３】基板１２は、ＬａＡｌＯ3，Ｓｉ，ＴｉＮ
または他の材料等のアモルファス、多結晶または単結晶
のいずれかである任意の適切な基板材料である。
【００４４】下部電極１４は、導電酸化物または他の導
電材料で作製される。好適な実施形態において、導電材
料は、上に設けられるペロブスカイト材料のエピタキシ
ャル成長を可能にするＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）等
の材料である。別の好適な実施形態において、導電材料
はプラチナである。下部電極は、約５ｎｍ〜約５００ｎ
ｍの範囲の厚さである。好適な実施形態において、下部
電極１４は、溝を形成し、導電材料を堆積し、基板のレ
ベルになるまで導電材料を研磨することにより形成され
る。研磨工程は、化学機械的研磨法（ＣＭＰ）または他
の適切な手段を用いて達成され得る。あるいは、下部電
極は、溝を最初に形成せず、研磨せずに堆積され、パタ
ーニングされ得る。
【００４５】アクティブ層１６は、電気信号に応答して
変化する抵抗性を有し得る材料である。アクティブ材料
は、好適には、巨大磁気抵抗（ＣＭＲ）材料または高温
超伝導（ＨＴＳＣ）材料（例えば、Ｐｒ0.7Ｃａ0.3Ｍｎ
Ｏ3（ＰＣＭＯ））等のペロブスカイト材料である。適
切な材料の別の実施例は、Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ
5+5である。アクティブ層は、好適には、約５ｎｍ〜約
５００ｎｍの厚みである。アクティブ層１６は、パルス
レーザー堆積、ｒｆスパッタリング、電子ビーム蒸着、
熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属
化学蒸着を含む任意の適切な堆積技術を用いて堆積され
得る。アクティブ層は、イオンミリングまたは他の適切
なプロセスによって、メモリアレイ領域の外側から除去
される。大きな凹型領域を形成し、ペロブスカイト材料
を堆積し、次いで、化学機械的研磨法（ＣＭＰ）を用い
てアクティブ層１６を形成することもまた可能である。
【００４６】上部電極１８は、導電材料、好適にはプラ
チナ、銅、銀または金を含む。
【００４７】ここで、図２を参照すると、メモリ回路２
２に接続されたメモリアレイ領域１０を含むメモリデバ
イス２０が示される。メモリ回路２２は、少なくとも１
つのロードトランジスタ２６および少なくとも１つのイ
ンバータ２８に接続された少なくとも１つのビットパス
トランジスタ２４を含む。これらの構造は、個々の半導
体素子の形成が十分に理解されるように模式的に示され
る。
【００４８】メモリデバイス２０を作製する方法の好適
な実施形態において、１つ以上のトランジスタ構造、相
互接続またはメモリデバイス回路２２の他のコンポーネ
ントは、メモリアレイ領域１０の形成前に形成され得
る。メモリアレイ領域１０の前にメモリ回路２２のコン
ポーネントを形成することによって、次の処理によるア
クティブ層の劣化の可能性を減少するか、または無く
す。
【００４９】図１を再度、参照すると、アクティブ層
は、例示目的のために透明なものとして領域を示すよう
に、（点線の円により示される）領域４０で示される。
ビット領域４２が示される。ビット領域４２は、下部電
極１４と上部電極１８との間に配置されたアクティブ層
１６の一部であり、その結果、下部電極と上部電極との
間を通る電気信号が主にビット領域を通過する。各ビッ
ト領域は、クロスポイントに対応する。通常の動作下で
は、ビット領域４２は、電気信号に応答して変化する抵
抗性を有することによりアクティブ層に形成される。ア
クティブ層１６のバルク領域４４は、ビット領域４２で
連続する。通常の動作中に電気信号によって変わらない
アクティブ層１６の一部がバルク領域４４を形成する。
ビット領域４２は、少なくとも２つの抵抗値の間で変化
し得る可変抵抗として振る舞う。ビット領域４２の抵抗
率の変化は、好適には可逆である。抵抗率の変化の可逆
性は、いくつかのヒステリシスを取り入れ得る。１度書
き読み出し専用（ＷＯＲＭ）等のいくつかの用途につい
ては、抵抗率の変化は全く可逆性である必要はない。
【００５０】例えば、ビット領域４２は、１μｍ×１μ
ｍの断面積を有し、アクティブ層には、ＹＢＣＯが厚み
６０ｎｍに堆積される場合、高い抵抗状態は、約１７０
ＭΩであり、低い抵抗状態は、約１０ＭΩである。低電
圧メモリデバイスについて、ビット領域４２が１ボルト
にバイアスされる場合、ビットを流れる電流は、高い抵
抗状態に対して約６ｎＡであり、低い抵抗状態に対して
は約１００ｎＡである。本実施例は、例示目的のために
のみ提供された。抵抗値は、アクティブ層の厚みおよび
材料ならびにビット自体の断面積に依存して、変化す
る。ビットをまたいで印加される電圧は、ビットを流れ
る電流にさらに影響を与える。
【００５１】図３は、１６ビット、４×４メモリアレイ
のメモリブロック２０の模式図である。メモリブロック
２０は、メモリ回路２２に接続されたメモリアレイ領域
１０を含む。この模式図において、アクティブ層は、下
部電極１４と上部電極１８との間で接続される抵抗器の
アレイとして示される。下部電極１４は、ビット線Ｂ１
〜Ｂ４としても示され、上部電極１８は、ワード線Ｗ１
〜Ｗ４としても示される。あるいは、下部電極は、ワー
ド線であり得、上部電極はビット線であり得る。ビット
線は、メモリ回路２２に接続される。示されるように、
下部電極は、ビット線であり、下部電極は、メモリ回路
２２に接続される。
【００５２】メモリアレイ領域１０を見ると、各ビット
５０は、並列に位置するバルク抵抗器５４を伴うビット
抵抗器５２を主に含むものとして取り扱われ得る。この
アレイは、各ビットに対してゲートトランジスタを必要
としない。任意のデータ値が各ビット抵抗器５２の変化
する抵抗を用いて格納されるので個別のコンデンサは必
要とされない。各ビットの全抵抗は、可変抵抗として振
る舞うビット抵抗器５２により主に制御されることにな
る。ビット抵抗器５２は、高い抵抗状態および低い抵抗
状態を含む少なくとも２つの値の間で、電気信号に応答
して変化し得る抵抗を有する。好適には、バルク抵抗器
５４は、特にビット抵抗器が低い抵抗状態にある場合、
ビット抵抗器５２より高い抵抗を有する。
【００５３】ここで、メモリ回路２２を参照すると、各
ビット線は、ビットパストランジスタ２４に接続され
る。ビットパストランジスタ２４は、ビットパスゲート
６４を有する。ビットパスゲート６４は、どのビットが
プログラミングされているか、または読み出されている
かを判定するように機能する。ビットパストランジスタ
は、ロードゲート６６を有するロードトランジスタ２
６、およびインバータ２８に接続される。ロードトラン
ジスタは、どのメモリブロックがプログラミングされて
いるかまたは読み出されているかを判定するために用い
られる。インバータはロードトランジスタと組み合わせ
て用いられ、２つの電圧レベルの間の出力を設定し、こ
れにより、バイナリ状態が読み出され得る。
【００５４】再度、メモリアレイ領域を参照すると、ア
クティブ層は、好適には、ビット領域の低い抵抗状態の
抵抗率より高い抵抗率を有し、これはビットトランジス
タ５２に対応する。必要な場合、アクティブ層の抵抗率
は、製造中に、１つ以上の電気パルスをアクティブ層に
与えることにより増加され得る。
【００５５】一旦デバイスが完成され、動作中になる
と、デバイスは、プログラミングされ得、読み出され得
る。ビット抵抗器５２の全て（特に単一のワード線に沿
ったビット抵抗器）を、高い抵抗または低い抵抗のいず
れかの同じ抵抗レベルに設定することがまた望ましくあ
り得る。これは、ワード消去またはブロック消去を生成
するように用いられ得る。例えば、ｎチャネルトランジ
スタがパストランジスタおよびロードトランジスタとし
て用いられる場合、負の電圧または複数の負の電圧パル
スをワード線（例えばＷ１）に印加すること、ならびに
メモリブロック２０のビットパスゲート６４およびロー
ドトランジスタゲート６６を接地することにより、ワー
ド線のクロスポイントのビット抵抗器５２全てを高い抵
抗または低い抵抗のいずれかの同じ抵抗状態に設定す
る。ビットパスゲートおよびロードゲートが適切にバイ
アスされ、電流がビットを通って流れ得る場合、ワード
線に正の電圧を用いることもまた可能である。
【００５６】別の実施形態において、ｐチャネルトラン
ジスタは、ビットパストランジスタおよびロードトラン
ジスタとして用いられ得る。この場合、正の電圧がワー
ド線に印加される一方で、ビットパスゲートおよびロー
ドゲートを接地する。十分に、負の電圧がビットパスゲ
ートおよびロードゲートに印加され、電流がビットを通
って流れ得る場合、負の電圧パルスが使用され得る。
【００５７】印加された電圧、または複数の電圧パルス
は、好適には、アクティブ層の材料に損傷を与えないレ
ベルである。好適には、ワード線のクロスポイントで全
てのビット抵抗器５２は、高い抵抗レベルに設定され
る。単一のパルスがビット領域の抵抗率を変えるには十
分でない場合、アクティブ層が損傷を受けるレベルより
低いレベルの複数の電圧パルスが、アクティブ層に損傷
を与えることなく、上記変化に影響するように用いられ
得る。残りのワード線に上記処理を繰り返すことによっ
て、メモリブロック全体は同じ状態に設定され得る。
【００５８】ビット５０は、ビットパスゲート６４にオ
ン電圧を印加し、ロードゲート６６に第２のオン電圧を
印加し、少なくとも１つのプログラミング電圧パルスを
ワード線に印加することによりプログラミングされ得
る。ワード線に印加された電圧パルスは、ワード消去ま
たはブロック消去に対して用いられる極性と逆の極性で
あり、ビット抵抗器５２の抵抗率を逆の抵抗状態に変化
させる。ｎチャネルトランジスタが、１実施形態につい
て上述されるように用いられる場合、プログラミングパ
ルスは正であり、ビット抵抗器５２の抵抗は、好適に
は、高い抵抗状態から低い抵抗状態に変化する。
【００５９】任意の選択されないビットのビットパスゲ
ート６４および任意の選択されないメモリブロック２０
のロードトランジスタゲート６６は接地に接続される。
ワード線およびビット線のクロスポイントの任意の電圧
が非常に微小であり、これにより、抵抗についての大き
な変化は、選択されないビットに生じない。
【００６０】上述されたように、ワード線、ビットパス
ゲート、およびロードゲートに印加された極性および電
圧は、ｎチャネルトランジスタまたはｐチャネルトラン
ジスタが、メモリ回路の望まれる振る舞いを得るように
用いられるかどうかに依存して、選択され得る。
【００６１】ビット５０は、読み出され得る。ロード電
圧はロードゲート６６に印加される。ロード電圧は、ロ
ードトランジスタ２６の閾値電圧より小さい。さらに、
このロード電圧において、ロードトランジスタ２６の飽
和電流は、ビット５０が高い抵抗レベルにある場合、ビ
ット５０を通って流れる電流より大きい。しかし、この
ロード電圧において、ロードトランジスタ２６の飽和電
流は、ビット５０が低い抵抗レベルにある場合、ビット
５０を流れる電流より低い。ビットパスゲート６４は、
電流がビットパストランジスタ２４を通って流れ得るの
に十分な電圧（例えば、ＶCC）に保持される。読み出し
電圧は、ワード線に印加される。ワード線に印加される
電圧は、好適には、ビット抵抗５２の抵抗率、およびビ
ット５０の対応する抵抗率を変化させるのに必要な電圧
が臨界電圧より低いパルスである。
【００６２】ビットレジスタ５２が高い抵抗状態にある
場合、ビット５０を通って流れる電流は、ロードトラン
ジスタ２６の飽和電流より小さい。次いで、ビット線の
電圧は、インバータ２８の入力でｎチャネルトランジス
タの閾値電圧よりも低い。次いで、インバータの出力電
圧は、電源電圧にほぼ等しい。
【００６３】ビットレジスタ５２が、ビット５０が低い
抵抗状態にあるような低い抵抗状態にある場合、大きい
電流は、ビット５０を通って流れる傾向にある。この大
きな電流は、ロードトランジスタの飽和電流より大き
い。ビット線電圧は、インバータ２８の入力におけるｎ
チャネルトランジスタの閾値電圧より大きい。次いで、
インバータの出力電圧は、接地に対応する約０ボルトに
等しい。
【００６４】上述される実施例を用いると、ビットを流
れる電流は、６ｎＡ〜１００ｎＡの間であると予測され
る。ロードトランジスタのロードゲートに印加されるバ
イアス電圧は、ロードトランジスタの飽和電流が６ｎＡ
〜１００ｎＡの間にあるように（例えば、５０ｎＡに）
選択されるべきである。ビットの抵抗は、ビットを流れ
る電流が５０ｎＡ未満であるのに十分に高い場合、電流
は、ロードトランジスタを通って流れず、インバータの
出力は、動作電圧（例えば、ＶCC）に至る。ビットの抵
抗が低く、これにより５０ｎＡより大きい電流はビット
を通って流れる場合、電流は、ロードトランジスタを通
って流れ、インバータの出力は、約０ボルト、または接
地に至る。ビットを０ボルトに対応する高い抵抗にし、
ビットを動作電圧に対応する低い抵抗にすることが望ま
れる場合、さらなるインバータはインバータの出力に加
えられ得る。
【００６５】好適な実施形態、および他の実施形態が上
述されてきたが、その適用範囲は、上記の特定の実施形
態に限定されない。むしろ、特許請求の範囲が本発明の
範囲を決定する。
【００６６】抵抗性クロスポイントメモリデバイスが、
その製造方法および使用方法と共に提供される。メモリ
デバイスは、上部電極と下部電極との間に配置されるペ
ロブスカイト材料のアクティブ層を含む。上部電極と下
部電極とのクロスポイントでアクティブ層内に位置する
ビット領域は、１つ以上の電圧パルスの付与に応答し
て、抵抗値の範囲にわたって変化し得る抵抗率を有す
る。電圧パルスは、ビット領域の抵抗率を増加させる
か、ビット領域の抵抗率を減少させるか、または、ビッ
ト領域の抵抗率を判定するように用いられ得る。プログ
ラミングを支援し、ビット領域から読み出すメモリ回路
が提供される。
【００６７】
【発明の効果】本発明により、外部影響（特に電気的パ
ルス）により電気的抵抗が変化する特性を有するペロブ
スカイト構造材料を用いた不揮発性メモリの大容量化を
可能としたクロスポイントメモリデバイスおよびその製
造方法ならびに使用方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、クロスポイントメモリアレイ領域の等
角投影図である。
【図２】図２は、クロスポイントメモリアレイ領域に接
続されたメモリ読み出し回路の模式図である。
【図３】図３は読み出し回路を備えたクロスポイントメ
モリデバイスの模式図である。
【符号の説明】
１０ クロスポイントメモリアレイ領域 １４ 下部電極 １８ 上部電極 ２０ メモリデバイス ２２ メモリ回路 ２４ ビットパストランジスタ ２６ ロードトランジスタ ２８ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ−ウェイ サン アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 18ティーエイ チ ストリート 18806 Ｆターム(参考） 5F083 FZ10 JA36 JA37 JA38

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 ａ）基板と、 ｂ）該基板上に設けられた複数の下部電極と、 ｃ）該下部電極上に設けられた複数の上部電極と、 ｄ）該複数の上部電極と該複数の下部電極との間に配置
    された連続的なアクティブ層と、を含む、メモリ構造。
  2. 【請求項２】 前記下部電極は、該下部電極上に設けら
    れた該ペロブスカイト材料をエピタキシャル形成するこ
    とを可能にする下部電極材料を含む、請求項１に記載の
    メモリ構造。
  3. 【請求項３】 前記下部電極材料はＹＢＣＯである、請
    求項２に記載のメモリ構造。
  4. 【請求項４】 前記下部電極が含む下部電極材料はプラ
    チナである、請求項１に記載のメモリ構造。
  5. 【請求項５】 前記アクティブ層がペロブスカイト材料
    である、請求項１に記載のメモリ構造。
  6. 【請求項６】 前記アクティブ層が巨大磁気抵抗（ＣＭ
    Ｒ）材料である、請求項１に記載のメモリ構造。
  7. 【請求項７】 前記アクティブ層がＰｒ0.7Ｃａ0.3Ｍｎ
    Ｏ3（ＰＣＭＯ）である、請求項１に記載のメモリ構
    造。
  8. 【請求項８】 前記アクティブ層がＧｄ0.7Ｃａ0.3Ｂａ
    Ｃｏ2Ｏ5+5である、請求項１に記載のメモリ構造。
  9. 【請求項９】 メモリ構造を製造する方法であって、該
    方法は、 ａ）半導体基板を提供する工程と、 ｂ）複数の下部電極を形成する工程と、 ｃ）該下部電極上にペロブスカイト材料の層を堆積する
    工程と、 ｄ）メモリアレイ領域の外部の領域から該ペロブスカイ
    ト材料の層を除去する工程であって、該ペロブスカイト
    材料の層がメモリアレイ構造内に残っている、工程と、 ｅ）該ペロブスカイト材料の層上に複数の上部電極を形
    成する工程と、を包含する、方法。
  10. 【請求項１０】 前記下部電極は、該下部電極の該ペロ
    ブスカイト材料の層をエピタキシャル形成することを可
    能にする下部電極材料を含む、請求項９に記載の方法。
  11. 【請求項１１】 前記下部電極材料はＹＢＣＯである、
    請求項１０に記載の方法。
  12. 【請求項１２】 前記下部電極が含む下部電極材料はプ
    ラチナである、請求項９に記載の方法。
  13. 【請求項１３】 前記ペロブスカイト材料が巨大磁気抵
    抗（ＣＭＲ）材料である、請求項９に記載の方法。
  14. 【請求項１４】 前記ペロブスカイト材料がＰｒ0.7Ｃ
    ａ0.3ＭｎＯ3（ＰＣＭＯ）である、請求項９に記載の方
    法。
  15. 【請求項１５】 前記ペロブスカイト材料がＧｄ0.7Ｃ
    ａ0.3ＢａＣｏ2Ｏ5+5である、請求項９に記載の方法。
  16. 【請求項１６】 前記上部電極を前記下部電極上に設
    け、これによりクロスポイントメモリ構成を形成する、
    請求項９に記載の方法。
  17. 【請求項１７】 該ペロブスカイト材料の層を堆積する
    前に、メモリ回路を形成する工程をさらに包含する、請
    求項９に記載の方法。
  18. 【請求項１８】 前記メモリ回路は、インバータの入力
    に接続されたビットパストランジスタおよび該インバー
    タの該入力と接地との間に接続されたロードトランジス
    タを含む、請求項１７に記載の方法。
  19. 【請求項１９】 前記ビットパストランジスタがｎチャ
    ネルトランジスタであり、前記ロードトランジスタがｎ
    チャネルトランジスタである、請求項１８に記載の方
    法。
  20. 【請求項２０】 抵抗性メモリビット用のメモリ回路で
    あって、 ａ）該抵抗性メモリビットに接続されたビット線と、 ｂ）ゲート、第１のソース／ドレインおよび第２のソー
    ス／ドレインを有し、該第１のソース／ドレインは該ビ
    ット線に接続される、ビットパストランジスタと、 ｃ）該第２のソース／ドレインに接続される入力を有す
    るインバータと、 ｄ）該インバータと接地との間に接続され、ロードゲー
    トを有するロードトランジスタと、を含む、メモリ回
    路。
  21. 【請求項２１】 前記ロードゲートは、所定の値を超え
    た電流が前記ロードトランジスタを介して流れることを
    可能にする閾値を設定するような電圧でバイアスされ
    る、請求項２０に記載のメモリ回路。
  22. 【請求項２２】 メモリアレイ内のビットの抵抗率を変
    化させる方法であって、 ａ）ワード線とビット線との間に配置されたペロブスカ
    イトアクティブ層に、ワード線およびビット線のクロス
    ポイントに形成される該ビットを提供する工程であっ
    て、該ビット線がビットパスゲートを有するビットパス
    トランジスタを介してロードトランジスタに接続され、
    該ロードトランジスタはロードゲートを有し、接地に接
    続される、工程と、 ｂ）該ワード線にプログラミング電圧を印加する工程
    と、 ｃ）該ビットパスゲートに第１のオン電圧を印加し、電
    流が該ビットパストランジスタを介して流れることが可
    能になる、工程と、 ｄ）該ロードゲートに第２のオン電圧を印加し、これに
    より電流が該ロードトランジスタを介して流れることが
    可能になり、これにより電流が該アクティブ層を介して
    流れ、該ビットの抵抗率を変化させる工程と、を包含す
    る、方法。
  23. 【請求項２３】 前記プログラミング電圧が複数の電圧
    パルスを含み、前記ビットの抵抗率が該ビットにダメー
    ジを与えずに変化する、請求項２２に記載の方法。
  24. 【請求項２４】 前記ビットパストランジスタはｎチャ
    ネルトランジスタであり、前記第１のオン電圧は０であ
    り、前記ロードトランジスタはｎチャネルトランジスタ
    であり、前記第２のオン電圧は０であり、前記プログラ
    ミング電圧は負であり、これにより前記ビットを第１の
    抵抗率レベルに変化させる、請求項２３の記載の方法。
  25. 【請求項２５】 前記第１の抵抗率レベルが高い抵抗状
    態である、請求項２４に記載の方法。
  26. 【請求項２６】 前記第１の抵抗率レベルが低い抵抗状
    態である、請求項２４に記載の方法。
  27. 【請求項２７】 前記ビットパストランジスタはｎチャ
    ネルトランジスタであり、前記第１のオン電圧はビット
    パストランジスタ閾値電圧にあり、前記ロードトランジ
    スタはｎチャネルトランジスタであり、前記第２のオン
    電圧はロードトランジスタ閾値電圧にあり、前記プログ
    ラミング電圧は正であり、これにより前記ビットを第２
    の抵抗率レベルに変化させる、請求項２３の記載の方
    法。
  28. 【請求項２８】 前記第２の抵抗率レベルが高い抵抗状
    態である、請求項２７に記載の方法。
  29. 【請求項２９】 前記第２の抵抗率レベルが低い抵抗状
    態である、請求項２７に記載の方法。
  30. 【請求項３０】 複数の抵抗状態を有する、メモリアレ
    イ内のビットを読み出す方法であって、該方法は、 ａ）ワード線とビット線とのクロスポイントに形成され
    たビットを、該ワード線と該ビット線との間に配置され
    たペロブスカイトアクティブ層に提供し、該ビット線
    が、ビットパスゲートを有するビットパストランジスタ
    を介して、インバータと接地との間に接続された、ロー
    ドゲートを有するロードトランジスタを備える該インバ
    ータに接続される、工程と、 ｂ）読み出し電圧を該ワード線に印加する工程と、 ｃ）該ビットパスゲートにオン電圧を印加し、これによ
    り電流が該ビットパストランジスタを介して流れること
    を可能にする、工程と、 ｄ）該ロードゲートにロード電圧を印加し、これにより
    該ロードトランジスタの飽和電流を超える電流が該ロー
    ドトランジスタを介して流れることを可能にし、該飽和
    電流未満の電流が該ロードトランジスタを介して流れな
    い、工程と、 ｅ）該インバータから出力電圧を読み出す工程と、を包
    含する、方法。
  31. 【請求項３１】 前記ビットが低い抵抗状態にあり、こ
    れにより前記ロードトランジスタの前記飽和電流より高
    い電流は、前記ビット、および前記ビットパストランジ
    スタ、ならびに前記ロードトランジスタを介して接地に
    流れ、この結果、前記インバータの前記出力電圧が約０
    ボルトである、請求項３０の方法。
  32. 【請求項３２】 前記ビットが高い抵抗状態にあり、こ
    れにより前記ロードトランジスタの前記飽和電流より低
    い電流は、前記ビット、および前記ビットパストランジ
    スタを介して流れるが、前記ロードトランジスタを介し
    て流れず、この結果、前記インバータの前記出力電圧が
    ほぼ前記読み出し電圧である、請求項３０に記載の方
    法。
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Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP2004349689A (ja) * 2003-05-21 2004-12-09 Sharp Corp 非対称結晶構造メモリセル
JP2005064502A (ja) * 2003-08-13 2005-03-10 Sharp Corp ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
JP2005159359A (ja) * 2003-11-24 2005-06-16 Sharp Corp ３ｄｒｒａｍ
JP2006140464A (ja) * 2004-11-10 2006-06-01 Samsung Electronics Co Ltd ２成分系金属酸化膜をデータ保存物質膜として採用する交差点不揮発性記憶素子及びその製造方法
JP2006147694A (ja) * 2004-11-17 2006-06-08 Sharp Corp 半導体記憶装置の構造及びその製造方法
JP2006196516A (ja) * 2005-01-11 2006-07-27 Sharp Corp 半導体記憶装置の製造方法
US7276175B2 (en) 2004-02-25 2007-10-02 Sharp Kabushiki Kaisha Semiconductor device fabrication method
JP2008211011A (ja) * 2007-02-27 2008-09-11 Renesas Technology Corp 磁気記憶装置の製造方法および磁気記憶装置
JP2008538645A (ja) * 2005-04-22 2008-10-30 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ナノスケールクロスバーに対するマルチプレクサインターフェース
WO2009069252A1 (ja) 2007-11-29 2009-06-04 Panasonic Corporation 不揮発性記憶装置およびその製造方法
US7692178B2 (en) 2006-03-08 2010-04-06 Panasonic Corporation Nonvolatile memory element, nonvolatile memory apparatus, and method of manufacture thereof
JP2010263229A (ja) * 2004-09-09 2010-11-18 Hokkaido Univ 磁気記録装置
US7916516B2 (en) 2007-02-23 2011-03-29 Panasonic Corporation Nonvolatile memory apparatus and method for writing data in nonvolatile memory apparatus
US7915656B2 (en) 2006-10-24 2011-03-29 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US8125817B2 (en) 2008-12-18 2012-02-28 Panasonic Corporation Nonvolatile storage device and method for writing into the same
US8198618B2 (en) 2007-12-10 2012-06-12 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US8253136B2 (en) 2007-10-30 2012-08-28 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
US8258493B2 (en) 2006-11-20 2012-09-04 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US8432720B2 (en) 2010-06-29 2013-04-30 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device
US8445881B2 (en) 2010-04-23 2013-05-21 Sharp Kabushiki Kaisha Nonvolatile variable resistive element and nonvolatile semiconductor memory device
US8811061B2 (en) 2010-09-27 2014-08-19 Panasonic Corporation Memory device, semiconductor storage device, method for manufacturing memory device, and reading method for semiconductor storage device
JP2017168171A (ja) * 2016-03-16 2017-09-21 東芝メモリ株式会社 集積回路

Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242922B2 (en) * 2000-12-29 2007-07-10 Vesta Corporation Toll free calling account recharge system and method
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
US6970375B2 (en) * 2002-08-02 2005-11-29 Unity Semiconductor Corporation Providing a reference voltage to a cross point memory array
US6906939B2 (en) * 2002-08-02 2005-06-14 Unity Semiconductor Corporation Re-writable memory with multiple memory layers
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US7057914B2 (en) * 2002-08-02 2006-06-06 Unity Semiconductor Corporation Cross point memory array with fast access time
US6850455B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Multiplexor having a reference voltage on unselected lines
US6831854B2 (en) * 2002-08-02 2004-12-14 Unity Semiconductor Corporation Cross point memory array using distinct voltages
US6917539B2 (en) * 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
US6798685B2 (en) * 2002-08-02 2004-09-28 Unity Semiconductor Corporation Multi-output multiplexor
US6856536B2 (en) * 2002-08-02 2005-02-15 Unity Semiconductor Corporation Non-volatile memory with a single transistor and resistive memory element
US6859382B2 (en) 2002-08-02 2005-02-22 Unity Semiconductor Corporation Memory array of a non-volatile ram
US7158397B2 (en) * 2002-08-02 2007-01-02 Unity Semiconductor Corporation Line drivers that fits within a specified line pitch
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US7020006B2 (en) * 2002-08-02 2006-03-28 Unity Semiconductor Corporation Discharge of conductive array lines in fast memory
US7009235B2 (en) * 2003-11-10 2006-03-07 Unity Semiconductor Corporation Conductive memory stack with non-uniform width
US6850429B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Cross point memory array with memory plugs exhibiting a characteristic hysteresis
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP2004273656A (ja) * 2003-03-07 2004-09-30 Taiyo Yuden Co Ltd Ｅｐｉｒ素子及びそれを利用した半導体装置
US6911361B2 (en) * 2003-03-10 2005-06-28 Sharp Laboratories Of America, Inc. Low temperature processing of PCMO thin film on Ir substrate for RRAM application
US7309616B2 (en) * 2003-03-13 2007-12-18 Unity Semiconductor Corporation Laser annealing of complex metal oxides (CMO) memory materials for non-volatile memory integrated circuits
US6774004B1 (en) * 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array
US6927074B2 (en) * 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Asymmetric memory cell
US7408212B1 (en) 2003-07-18 2008-08-05 Winbond Electronics Corporation Stackable resistive cross-point memory with schottky diode isolation
EP1503384A3 (en) * 2003-07-21 2007-07-18 Macronix International Co., Ltd. Method of programming memory
EP1501098A3 (en) * 2003-07-21 2007-05-09 Macronix International Co., Ltd. A memory
US7106120B1 (en) 2003-07-22 2006-09-12 Sharp Laboratories Of America, Inc. PCMO resistor trimmer
CN1317765C (zh) * 2003-08-06 2007-05-23 华邦电子股份有限公司 电阻型随机存取存储器的结构及其制造方法
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US6990008B2 (en) * 2003-11-26 2006-01-24 International Business Machines Corporation Switchable capacitance and nonvolatile memory device using the same
US7130212B2 (en) * 2003-11-26 2006-10-31 International Business Machines Corporation Field effect device with a channel with a switchable conductivity
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
US7099179B2 (en) * 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability
JP2005203463A (ja) * 2004-01-14 2005-07-28 Sharp Corp 不揮発性半導体記憶装置
US7538338B2 (en) * 2004-09-03 2009-05-26 Unity Semiconductor Corporation Memory using variable tunnel barrier widths
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
JP2007531260A (ja) * 2004-03-26 2007-11-01 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 相変化材料を含む電気デバイス
ATE472157T1 (de) 2004-05-03 2010-07-15 Unity Semiconductor Corp Nichtflüchtiger programmierbarer speicher
US6972985B2 (en) * 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
JP4460363B2 (ja) * 2004-06-08 2010-05-12 シャープ株式会社 半導体装置及びその製造方法
JP4377751B2 (ja) * 2004-06-10 2009-12-02 シャープ株式会社 クロスポイント構造の半導体記憶装置及びその製造方法
US7330370B2 (en) * 2004-07-20 2008-02-12 Unity Semiconductor Corporation Enhanced functionality in a two-terminal memory array
US7075817B2 (en) * 2004-07-20 2006-07-11 Unity Semiconductor Corporation Two terminal memory array having reference cells
US7084691B2 (en) * 2004-07-21 2006-08-01 Sharp Laboratories Of America, Inc. Mono-polarity switchable PCMO resistor trimmer
WO2006013819A1 (ja) * 2004-08-02 2006-02-09 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子とそれを用いた抵抗変化型メモリ
KR100593448B1 (ko) * 2004-09-10 2006-06-28 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
US20060068099A1 (en) * 2004-09-30 2006-03-30 Sharp Laboratories Of America, Inc. Grading PrxCa1-xMnO3 thin films by metalorganic chemical vapor deposition
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7242215B2 (en) * 2004-10-27 2007-07-10 Hewlett-Packard Development Company, L.P. Nanoscale latches and impedance-encoded logic for use in nanoscale state machines, nanoscale pipelines, and in other nanoscale electronic circuits
US7464621B2 (en) * 2004-11-09 2008-12-16 Steeda Autosports, Inc. Longitudinally displaced shifter
KR100754930B1 (ko) * 2004-12-22 2007-09-03 한국과학기술원 전압제어 자화반전 기록방식의 ｍｒａｍ 소자 및 이를이용한 정보의 기록 및 판독 방법
US7701834B2 (en) * 2005-01-18 2010-04-20 Unity Semiconductor Corporation Movable terminal in a two terminal memory array
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
KR100697282B1 (ko) 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
JP5049483B2 (ja) 2005-04-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
US7323349B2 (en) * 2005-05-02 2008-01-29 Sharp Laboratories Of America, Inc. Self-aligned cross point resistor memory array
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
WO2007046144A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置
JP4231502B2 (ja) * 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
CN101351888B (zh) * 2006-01-24 2010-08-18 松下电器产业株式会社 电元件、存储装置、和半导体集成电路
US20070205096A1 (en) * 2006-03-06 2007-09-06 Makoto Nagashima Magnetron based wafer processing
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7564262B2 (en) * 2006-04-03 2009-07-21 Blaise Laurent Mouttet Crossbar comparator
US7576565B2 (en) * 2006-04-03 2009-08-18 Blaise Laurent Mouttet Crossbar waveform driver circuit
US7302513B2 (en) * 2006-04-03 2007-11-27 Blaise Laurent Mouttet Programmable crossbar signal processor
US20070233761A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Crossbar arithmetic processor
US7609086B2 (en) * 2006-04-03 2009-10-27 Blaise Laurent Mouttet Crossbar control circuit
US7755424B2 (en) * 2006-04-03 2010-07-13 Blaise Laurent Mouttet Operational amplifier with resistance switch crossbar feedback
US8183554B2 (en) * 2006-04-03 2012-05-22 Blaise Laurent Mouttet Symmetrical programmable memresistor crossbar structure
US9965251B2 (en) * 2006-04-03 2018-05-08 Blaise Laurent Mouttet Crossbar arithmetic and summation processor
US20070231972A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Manufacture of programmable crossbar signal processor
US7522468B2 (en) * 2006-06-08 2009-04-21 Unity Semiconductor Corporation Serial memory interface
US7747817B2 (en) * 2006-06-28 2010-06-29 Unity Semiconductor Corporation Performing data operations using non-volatile third dimension memory
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7619945B2 (en) * 2006-08-18 2009-11-17 Unity Semiconductor Corporation Memory power management
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
US7539811B2 (en) 2006-10-05 2009-05-26 Unity Semiconductor Corporation Scaleable memory systems using third dimension memory
US7372753B1 (en) * 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
US7379364B2 (en) * 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
US7765380B2 (en) * 2007-01-19 2010-07-27 Unity Semiconductor Corporation Fast data access through page manipulation
US7715244B2 (en) * 2008-02-05 2010-05-11 Unity Semiconductor Corporation Non-volatile register having a memory element and register logic vertically configured on a substrate
US7830726B2 (en) * 2008-09-30 2010-11-09 Seagate Technology Llc Data storage using read-mask-write operation
WO2010078483A1 (en) 2008-12-31 2010-07-08 Contour Semiconductor, Inc. Capacitor block comprising capacitors that can be connected to each other and method for charging and discharging the capacitors to write a phase change material memory
JP4770930B2 (ja) * 2009-01-21 2011-09-14 ソニー株式会社 クロスポイント型半導体メモリ装置及びその製造方法
US8546861B2 (en) 2009-03-05 2013-10-01 Gwangju Institute Of Science And Technology Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor
KR101088487B1 (ko) 2009-04-23 2011-11-30 광주과학기술원 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법
US8148222B2 (en) 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays
US20110169136A1 (en) * 2010-01-14 2011-07-14 Pickett Matthew D Crossbar-integrated memristor array and method employing interstitial low dielectric constant insulator
JP4902821B1 (ja) * 2010-04-28 2012-03-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
FR2959824B1 (fr) * 2010-05-05 2012-06-15 Centre Nat Rech Scient Appareil de mesure de la resistance electrique locale d'une surface.
KR101145331B1 (ko) 2010-07-15 2012-05-14 에스케이하이닉스 주식회사 저항 메모리 장치
CN102543734B (zh) 2010-12-08 2015-06-24 中国科学院微电子研究所 带有存储功能的mos器件及其形成方法
EP2498291B1 (en) 2011-03-09 2014-12-24 Imec Resistive memory element and related control method
US20120241710A1 (en) 2011-03-21 2012-09-27 Nanyang Technological University Fabrication of RRAM Cell Using CMOS Compatible Processes
EP2608209A1 (en) 2011-12-21 2013-06-26 Imec Resistive memory array
EP2608210B1 (en) 2011-12-23 2019-04-17 IMEC vzw Stacked RRAM array with integrated transistor selector
US8673692B2 (en) 2012-01-19 2014-03-18 Globalfoundries Singapore Pte Ltd. Charging controlled RRAM device, and methods of making same
TWI463641B (zh) * 2012-02-24 2014-12-01 Nat Applied Res Laboratories Ultra - high density resistive memory structure and its manufacturing method
US8698118B2 (en) 2012-02-29 2014-04-15 Globalfoundries Singapore Pte Ltd Compact RRAM device and methods of making same
US9087573B2 (en) 2012-03-13 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method thereof
US9276041B2 (en) 2012-03-19 2016-03-01 Globalfoundries Singapore Pte Ltd Three dimensional RRAM device, and methods of making same
US8674332B2 (en) 2012-04-12 2014-03-18 Globalfoundries Singapore Pte Ltd RRAM device with an embedded selector structure and methods of making same
US10134916B2 (en) * 2012-08-27 2018-11-20 Micron Technology, Inc. Transistor devices, memory cells, and arrays of memory cells
KR101583502B1 (ko) * 2013-08-26 2016-01-08 연세대학교 산학협력단 크로스바 어레이 구조를 갖는 저항변화 메모리에 적용 가능한 다층 박막 구조, 상기 다층 박막 구조의 중간층을 갖는 저항변화 메모리 및 상기 다층 박막 구조의 제조방법
KR102079599B1 (ko) 2013-11-29 2020-02-21 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9087579B1 (en) 2014-01-06 2015-07-21 Qualcomm Incorporated Sense amplifiers employing control circuitry for decoupling resistive memory sense inputs during state sensing to prevent current back injection, and related methods and systems
TWI572073B (zh) 2014-09-22 2017-02-21 力晶科技股份有限公司 電阻式隨機存取記憶體及其製造方法
TWI555246B (zh) 2014-11-25 2016-10-21 力晶科技股份有限公司 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法
TWI559586B (zh) 2014-12-31 2016-11-21 力晶科技股份有限公司 電阻式隨機存取記憶體及其製造方法
US9576652B1 (en) * 2016-01-11 2017-02-21 Winbond Electronics Corp. Resistive random access memory apparatus with forward and reverse reading modes
JP6505619B2 (ja) * 2016-02-09 2019-04-24 株式会社東芝 超格子メモリ及びクロスポイント型メモリ装置
JP6567441B2 (ja) * 2016-02-09 2019-08-28 株式会社東芝 超格子メモリ及びクロスポイント型メモリ装置
US10256273B2 (en) * 2016-09-29 2019-04-09 Globalfoundries Singapore Pte. Ltd. High density cross point resistive memory structures and methods for fabricating the same
US11580285B2 (en) 2016-12-09 2023-02-14 Nokia Of America Corporation Reconfigurable integrated circuit and operating principle
EP3542464A4 (en) 2016-12-09 2020-07-29 Nokia of America Corporation CONTROL SYSTEM FOR A RECONFIGURABLE INTEGRATED CIRCUIT
TWI737465B (zh) * 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6310570A (ja) * 1986-07-01 1988-01-18 Mitsubishi Electric Corp 有機半導体デバイス
JPH0261895A (ja) * 1988-08-26 1990-03-01 Matsushita Electric Ind Co Ltd 光記憶素子
JPH02285593A (ja) * 1989-04-26 1990-11-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH04344383A (ja) * 1991-05-22 1992-11-30 Mitsubishi Electric Corp 磁性薄膜メモリおよびその読み出し方法
JPH05198191A (ja) * 1992-01-21 1993-08-06 Sharp Corp 半導体読み出し専用メモリのセンス増幅回路
JPH08293585A (ja) * 1995-02-20 1996-11-05 Matsushita Electric Ind Co Ltd 記憶装置及びその製造方法
JPH09102587A (ja) * 1995-10-05 1997-04-15 Olympus Optical Co Ltd 強誘電体薄膜素子
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
JP2001168295A (ja) * 1999-12-09 2001-06-22 Seiko Epson Corp 新規な誘電体の形成

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4860546A (ja) * 1971-11-27 1973-08-24
JPS59178766A (ja) * 1983-03-29 1984-10-11 Sharp Corp 読出し専用メモリ
US5018102A (en) * 1988-12-20 1991-05-21 Texas Instruments, Incorporated Memory having selected state on power-up
FR2659165A1 (fr) * 1990-03-05 1991-09-06 Sgs Thomson Microelectronics Memoire ultra-rapide comportant un limiteur de la tension de drain des cellules.
US5579258A (en) * 1991-11-28 1996-11-26 Olympus Optical Co., Ltd. Ferroelectric memory
JPH0628881A (ja) * 1992-07-13 1994-02-04 Nec Corp センスアンプ回路
JP3412051B2 (ja) * 1993-05-14 2003-06-03 日本テキサス・インスツルメンツ株式会社 キャパシタ
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US6028794A (en) * 1997-01-17 2000-02-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and erasing method of the same
US5872355A (en) * 1997-04-09 1999-02-16 Hewlett-Packard Company Electroluminescent device and fabrication method for a light detection system
US5991193A (en) * 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US6128214A (en) 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6535026B2 (en) * 2001-04-30 2003-03-18 Macronix International Co., Ltd. High-speed sense amplifier with auto-shutdown precharge path

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6310570A (ja) * 1986-07-01 1988-01-18 Mitsubishi Electric Corp 有機半導体デバイス
JPH0261895A (ja) * 1988-08-26 1990-03-01 Matsushita Electric Ind Co Ltd 光記憶素子
JPH02285593A (ja) * 1989-04-26 1990-11-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH04344383A (ja) * 1991-05-22 1992-11-30 Mitsubishi Electric Corp 磁性薄膜メモリおよびその読み出し方法
JPH05198191A (ja) * 1992-01-21 1993-08-06 Sharp Corp 半導体読み出し専用メモリのセンス増幅回路
JPH08293585A (ja) * 1995-02-20 1996-11-05 Matsushita Electric Ind Co Ltd 記憶装置及びその製造方法
JPH09102587A (ja) * 1995-10-05 1997-04-15 Olympus Optical Co Ltd 強誘電体薄膜素子
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
JP2001168295A (ja) * 1999-12-09 2001-06-22 Seiko Epson Corp 新規な誘電体の形成

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP2004349689A (ja) * 2003-05-21 2004-12-09 Sharp Corp 非対称結晶構造メモリセル
JP2005064502A (ja) * 2003-08-13 2005-03-10 Sharp Corp ＲＲＡＭ用途のスピンコーティングされたＰｒ１−ｘＣａｘＭｎＯ３薄膜の高温アニーリング
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
US7167387B2 (en) 2003-10-23 2007-01-23 Matsushita Electric Industrial Co., Ltd. Variable resistance element, method of manufacturing the element, memory containing the element, and method of driving the memory
JP2005159359A (ja) * 2003-11-24 2005-06-16 Sharp Corp ３ｄｒｒａｍ
US7276175B2 (en) 2004-02-25 2007-10-02 Sharp Kabushiki Kaisha Semiconductor device fabrication method
JP2010263229A (ja) * 2004-09-09 2010-11-18 Hokkaido Univ 磁気記録装置
JP2006140464A (ja) * 2004-11-10 2006-06-01 Samsung Electronics Co Ltd ２成分系金属酸化膜をデータ保存物質膜として採用する交差点不揮発性記憶素子及びその製造方法
JP2006147694A (ja) * 2004-11-17 2006-06-08 Sharp Corp 半導体記憶装置の構造及びその製造方法
US8030695B2 (en) 2004-11-17 2011-10-04 Sharp Kabushiki Kaisha Structure and manufacturing method of semiconductor memory device
US7879626B2 (en) 2004-11-17 2011-02-01 Sharp Kabushiki Kaisha Structure and manufacturing method of semiconductor memory device
JP2006196516A (ja) * 2005-01-11 2006-07-27 Sharp Corp 半導体記憶装置の製造方法
JP2008538645A (ja) * 2005-04-22 2008-10-30 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ナノスケールクロスバーに対するマルチプレクサインターフェース
US7919774B2 (en) 2006-03-08 2011-04-05 Panasonic Corporation Nonvolatile memory element, nonvolatile memory apparatus, and method of manufacture thereof
US7692178B2 (en) 2006-03-08 2010-04-06 Panasonic Corporation Nonvolatile memory element, nonvolatile memory apparatus, and method of manufacture thereof
US7915656B2 (en) 2006-10-24 2011-03-29 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US8258493B2 (en) 2006-11-20 2012-09-04 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US8559205B2 (en) 2006-11-20 2013-10-15 Panasonic Corporation Nonvolatile semiconductor memory apparatus and manufacturing method thereof
US7916516B2 (en) 2007-02-23 2011-03-29 Panasonic Corporation Nonvolatile memory apparatus and method for writing data in nonvolatile memory apparatus
JP2008211011A (ja) * 2007-02-27 2008-09-11 Renesas Technology Corp 磁気記憶装置の製造方法および磁気記憶装置
US8389990B2 (en) 2007-10-30 2013-03-05 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
US8253136B2 (en) 2007-10-30 2012-08-28 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
US8384061B2 (en) 2007-11-29 2013-02-26 Panasonic Corporation Nonvolatile memory device and manufacturing method
WO2009069252A1 (ja) 2007-11-29 2009-06-04 Panasonic Corporation 不揮発性記憶装置およびその製造方法
US8198618B2 (en) 2007-12-10 2012-06-12 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US8125817B2 (en) 2008-12-18 2012-02-28 Panasonic Corporation Nonvolatile storage device and method for writing into the same
US8445881B2 (en) 2010-04-23 2013-05-21 Sharp Kabushiki Kaisha Nonvolatile variable resistive element and nonvolatile semiconductor memory device
US8432720B2 (en) 2010-06-29 2013-04-30 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device
US8811061B2 (en) 2010-09-27 2014-08-19 Panasonic Corporation Memory device, semiconductor storage device, method for manufacturing memory device, and reading method for semiconductor storage device
JP2017168171A (ja) * 2016-03-16 2017-09-21 東芝メモリ株式会社 集積回路

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Publication number Publication date
US20030003674A1 (en) 2003-01-02
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