JP4683816B2 - 共有ビット線クロスポイントメモリアレイ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本願は、「Ｌｏｗ Ｃｒｏｓｓ−ｔａｌｋ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｍｅｍｏｒｙ」と題された、２００１年６月２８日出願の米国特許出願第０９／８９３，８３０号、および「Ｅｌｅｃｔｒｉｃａｌｌｙ ＰｒｏｇｒａｍｍａｂｌｅＲｅｓｉｓｔａｎｃｅ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｍｅｍｏｒｙ」と題された、２００１年６月２８日出願の米国特許出願第０９／８９４，９２２号の一部継続出願である。これらの出願はともに、本明細書中において参考のため援用する。
【０００２】
本発明は、不揮発性メモリに関し、より詳細には、クロスポイント（ｃｒｏｓｓ ｐｏｉｎｔ）メモリ構造に関する。
【０００３】
【従来の技術】
ペロブスカイト構造を有する材料のうち、巨大磁気抵抗（ＣＭＲ）材料、および高温超伝導（ＨＴＳＣ）材料は、外部からの影響により変化させられ得る電気抵抗特性を有する材料である。
【０００４】
例えば、ペロブスカイト構造を有する材料の性質は、特にＣＭＲ材料およびＨＴＳＣ材料に関しては、薄膜材料またはバルク材料に、１つ以上の短い電気パルスを印加することにより変更され得る。１つまたは複数のパルスの電界強度または電流密度は、材料の物理状態を切り換えて、材料の性質を変更するために十分である。パルスは、材料を破損または著しく損傷しないように十分に低エネルギーである。多重パルスが、材料の性質の漸進的変化（ｉｎｃｒｅｍｅｎｔａｌ ｃｈａｎｇｅｓ）を生じさせるために、材料に印加され得る。変化させられ得る性質の１つが、材料の抵抗である。この変化は、初期の変化を引き起こすために用いられたパルスと反対の極性のパルスを用いて、少なくとも部分的に逆にすることが可能であり得る。
【０００５】
【発明が解決しようとする課題】
クロスポイントメモリアレイは、それらが伴う読出し回路とともに、チップの表面積のかなりの部分を用い得る。チップサイズの低減には、相応する経済的利益がある。よって、クロスポイントアレイ、およびそれらが伴う読出し回路のために必要とされる面積を低減する、メモリ構造が提供される。
【０００６】
本発明の目的は、クロスポイントアレイ、およびそれらが伴う読出し回路のために必要とされる面積を低減するメモリ構造を提供することである。
【００２６】
【課題を解決するための手段】
本発明によるメモリ構造は、ａ）基板と、ｂ）該基板の上にある複数の下部ワード線と、ｃ）該複数の下部ワード線の上にある複数の上部ワード線と、ｄ）該複数の下部ワード線と該複数の上部ワード線との間に置かれた複数のビット線であって、各ビット線は、該上部ワード線と該下部ワード線との間で交差するときに、各下部ワード線および各上部ワード線とともにクロスポイントを形成する、複数のビット線と、ｅ）該複数の下部ワード線と該複数のビット線との間に置かれ、メモリセルアレイ全体に連続して形成されたペロブスカイト材料からなる第１の活性層と、ｆ）該複数の上部ワード線と該複数のビット線との間に置かれ、メモリセルアレイ全体に連続して形成されたペロブスカイト材料からなる第２の活性層とを含み、該ワード線と該ビット線が、これらの間に位置する、ペロブスカイト材料からなる活性層とダイオードあるいはトランジスタを介さずに接続している。
【００２７】
該下部ワード線は、該下部ワード線の上にある該ペロブスカイト材料のエピタキシャル形成を可能にする下部電極材料を含んでもよい。
【００２８】
前記下部電極材料はＹＢＣＯであってもよい。
【００２９】
前記下部ワード線はプラチナまたはイリジウムであってもよい。
【００３２】
前記ペロブスカイト材料はＰｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
【００３３】
前記ペロブスカイト材料はＧｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５であってもよい。
【００３４】
本発明によるメモリ構造を製造する方法は、上述した本発明のメモリ構造を製造する方法であって、ａ）半導体基板を設ける工程と、ｂ）複数の下部ワード線を形成する工程と、ｃ）該下部ワード線の上にある第１のペロブスカイト材料層を堆積する工程と、ｄ）該第１のペロブスカイト材料層をメモリアレイエリアの外側の領域から除去する工程であって、それによって、該第１のペロブスカイト材料層が該メモリアレイエリア全体に形成される、工程と、ｅ）該ペロブスカイト材料層の上にある複数のビット線を形成する工程と、ｆ）該複数のビット線の上にある第２のペロブスカイト材料層を堆積する工程と、ｇ）該第２のペロブスカイト材料層を該メモリアレイエリアの外側の領域から除去する工程であって、それによって、該第２のペロブスカイト材料層が該メモリアレイエリア全体に形成される、工程とを包含する。
【００３５】
前記下部ワード線は、前記下部電極の上にある前記ペロブスカイト材料層のエピタキシャル形成を可能にする、下部電極材料を含んでもよい。
【００３６】
前記下部電極材料はＹＢＣＯであってもよい。
【００３７】
前記下部ワード線材料はプラチナまたはイリジウムであってもよい。
【００３９】
前記ペロブスカイト材料はＰｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
【００４０】
前記ペロブスカイト材料はＧｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５であってもよい。
【００４１】
前記ビット線はクロスポイントメモリ構成を形成する前記下部ワード線の上にあり、前記上部ワード線はクロスポイントメモリ構成を形成する前記ビット線の上にあってもよい。
【００４２】
本発明によるメモリアレイ内のビットの抵抗率を変える方法は、上述した本発明のメモリ構造におけるメモリアレイ内のビットの抵抗率を変える方法であって、第１のワード線とビット線との間にプログラミング電圧を印加しつつ、第２のワード線をフロート（浮動）とすることで、該ビット線と該第２のワード線との間に信号が流れないようにする工程を包含し、該第１のワード線は、前記下部ワード線および前記上部ワード線のうちの一方であり、該第２のワード線は、前記下部ワード線および前記上部ワード線のうちの他方である。
【００４５】
前記プログラミング電圧は複数の電圧パルスを含んでもよく、それにより、前記ビットの抵抗率が前記ビットを損傷させず変化する。
【００４６】
本発明によるメモリアレイ内の多重抵抗状態を有するビットを読み出す方法は、上述した本発明のメモリ構造におけるメモリアレイ内のビットを読み出す方法であって、ａ）第１のワード線とビット線との間に電圧を印加しつつ、第２のワード線をフロート（浮動）とすることで、該ビット線と該第２のワード線との間に電流が流れないようにする工程と、ｂ）該ビット線の出力を検出する工程とを包含し、該第１のワード線は、前記下部ワード線および前記上部ワード線のうちの一方であり、該第２のワード線は、前記下部ワード線および前記上部ワード線のうちの他方である。
【００４９】
本発明による共有ビット線メモリアレイのブロック消去を行う方法は、上述した本発明のメモリ構造における共有ビット線メモリアレイのブロック消去を行う方法であって、ａ）全ての下部ワード線を接地し、かつ全ての上部ワード線を接地する工程と、ｂ）消去電圧を全てのビット線に印加する工程とを包含する。
【００５０】
各ビット線を２組のワード線で共有することにより、各クロスポイントの面積では、１つではなく、２つのビットを有することができ、１ビット毎のビット線の数が低減されるため、読出し回路の数が低減される。
【００５１】
共有ビット線クロスポイントメモリアレイ構造は、製造方法および使用方法とともに提供される。このメモリ構造は下部ワード線を含み、その下部ワード線の上に上部ワード線有する。第１のクロスポイントが下部ワード線とビット線との間に形成され、第２のクロスポイントがビット線と上部ワード線との間に形成されるように、ビット線が下部ワード線と上部ワード線との間に置かれる。例えば、抵抗が入力電圧に応じて変化し得る性質を有する材料が、ビット線の上下の各クロスポイントに提供される。
【００５２】
各ビットは、電圧信号をビット線と適切なワード線との間に印加しつつ、他のワード線を浮動のままにすることによりプログラムされ得る。同様に、ビットは、読出し電圧を所望のワード線に印加しつつ、ビット線から信号を読み出すことにより読み出され得る。ブロック消去もまた、全てのワード線を接地しつつ、消去電圧信号を１以上のビット線に印加することにより達成され得る。
【００５３】
【発明の実施の形態】
図１は、共有ビット線クロスポイントメモリアレイエリア１０を示す等角図である。メモリアレイエリア１０の実施形態は、その上に複数の下部ワード線１４が形成された基板１２を含む。酸化物層１６は、基板１２および下部ワード線１４の上にある。複数のビット線１８は、酸化物層１６の上にある。第２の酸化物層２０は、複数のビット線１８の上にある。複数の上部ワード線２２は、第２の酸化物層２０の上にある。パシベーション層２４は、複数の上部ワード線２２の上にある。等角図より明らかなように、クロスポイント構成は、下部ワード線とビット線との間、および上部ワード線とビット線との間に形成される。このように、２組のワード線が１組のビット線を共有する。低クロストークバージョンでは、酸化物層１６がエッチングされることにより、ペロブスカイト材料を堆積することができ、各クロスポイントで、複数の下部ワード線１４を複数のビット線１８に接続し得る。同様の構造が、ビット線と複数の上部ワード線との間に形成され得る。あるいは、連続的な活性領域が、酸化物層１６および第２の酸化物層２０の代わりに用いられ得る。
【００５４】
「上部」および「下部」なる用語は、図面に関する説明を容易にするためのものであり、特定の適応を必要とするものとして解釈すべきではないことに留意されたい。デバイスは、製造および動作中、任意の空間的適応（ｓｐａｔｉａｌ ｏｒｉｅｎｔａｔｉｏｎ）を有し得る。
【００５５】
図１は、メモリアレイエリアのみを示す。実際のデバイスでは、基板１２、下部ワード線１４、ビット線１８、および上部ワード線２２が、メモリアレイエリアを十分に越えて、他のデバイス構造を含む他のエリアにまで延び得ることは明らかである。
【００５６】
低クロストーク抵抗メモリアレイを形成する方法を提供する。図２は、いくつかの初期的な処理を行った後のクロスポイントメモリアレイエリア１０の断面図を示す。メモリアレイエリア１０は、その上に下部ワード線１４が形成された基板１２を含む。基板上に堆積され、下部ワード線１４上で約５００ｎｍ〜１０００ｎｍの厚さである酸化物層１６は、下部ワード線上で約５０ｎｍ〜５００ｎｍの厚さにまで平坦化される。酸化物層１６はエッチングされ、下部ワード線１４へのアクセスを可能にする開口部１５を形成する。
【００５７】
基板１２は、ＬａＡｌＯ３、Ｓｉ、ＳｉＯ２、ＴｉＮまたは他の材料等のアモルファス、多結晶、または結晶のいずれかである、任意の適切な材料である。
【００５８】
下部ワード線１４は、導電性酸化物または他の導電性材料から形成される。好適な実施形態では、導電性材料は、上にあるペロブスカイト材料のエピタキシャル成長を可能にする、ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）等の材料である。別の好適な実施形態では、導電性材料は、プラチナまたはイリジウムである。下部ワード線は、約５ｎｍ〜約５００ｎｍの範囲の厚さである。
【００５９】
次に、図３を参照して、ペロブスカイト材料層１７が酸化物１６の上に堆積され、開口部１５が埋められる。ペロブスカイト材料１７は、電気信号に応答して変化する抵抗率を有し得る材料である。ペロブスカイト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料、または高温超伝導（ＨＴＳＣ）材料であり、例えば、Ｐｒ０．７Ｃａ０．３ＭＮＯ３（ＰＣＭＯ）である。適切な材料の別の例は、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５である。ペロブスカイト材料は、好適には、研磨後の厚さが約５０ｎｍ〜５００ｎｍの厚さである。ペロブスカイト材料１７は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、ゾルゲル堆積、および有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積され得る。ペロブスカイト材料は、好適には、ＣＭＰを用いて研磨される。
【００６０】
図４は、ビット線１８の堆積およびパターニング後のメモリアレイエリア１０を示す。ビット線１８は導電性材料を含み、好適には、ＹＢＣＯ、プラチナ、イリジウム、銅、銀、または金を含む。ここで、下部ワード線１４とビット線１８との間に置かれたペロブスカイト材料が、１組の抵抗性メモリビット２５となる。
【００６１】
図５は、第２の酸化物層２０の堆積後、ならびにペロブスカイト材料２７のパターニング、堆積および研磨後のメモリエリア１０を示す。この処理は、図３に関して上述された処理と同様のものである。
【００６２】
図６は、上部ワード線２２の形成後、およびメモリアレイエリアのパッシベーション後のメモリアレイエリア１０を示す。ここで、上部ワード線２２とビット線１８との間に置かれたペロブスカイト材料が、第２の組の抵抗性メモリビット２９となる。上部ワード線２２および下部ワード線１４は、それぞれ、好適には、実質的に平行な行である。上部ワード線２２および下部ワード線１４は、それぞれが規則的なパターンでビット線と交差するように、ビット線１８に対して、クロスポイント配列で配列される。クロスポイントとは、上部ワード線または下部ワード線のいずれかのワード線がビット線と交差する各位置を指す。示されるとおり、ワード線およびビット線は、相互に、実質的に９０度で配列される。示され説明されるとおり、上部ワード線および下部ワード線は、相互に直接的にアライメントされるが、相互にオフセットすることも可能である。その場合、下部ワード線とビット線との間に形成されたいずれのビットも、ビット線と上部ワード線との間に形成された対応するビットとはアライメントされない。
【００６３】
本方法の好適な実施形態では、メモリ回路のトランジスタ構造、相互接続、または他の構成要素のうちの１つ以上が、メモリアレイエリア１０の形成の前に形成され得る。メモリアレイエリア１０より先にメモリ回路の構成要素を形成することにより、後の処理によるペロブスカイト材料の劣化の可能性が低減されるか、またはなくなる。
【００６４】
図７〜図１１は、共有ビット線メモリ構造および処理方法の別の実施形態を示す。図７は、いくつかの初期的な処理を行った後のクロスポイントメモリアレイエリア１０の断面図を示す。メモリアレイエリア１０は、その上に下部ワード線１４が形成された基板１２を含む。第１の活性材料層７６は、下部ワード線上に堆積される。活性材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料または高温超伝導（ＨＴＳＣ）材料等のペロブスカイト材料であり、例えば、Ｐｒ０．７Ｃａ０．３ＭＮＯ３（ＰＣＭＯ）である。適切な材料の別の例は、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５である。第１の活性材料層７６は、好適には、約５ｎｍ〜５００ｎｍの厚さである。活性材料は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、ゾルゲル堆積、および有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積され得る。活性材料は、図８に示すように、イオンミリングまたは他の適切な処理により、メモリアレイエリアの外側から除去される。また、大きな溝部を形成し、その上にペロブスカイト材料を堆積し、次いで、化学的機械的研磨（ＣＭＰ）を用いて第１の活性材料層７６を形成することも可能である。
【００６５】
図９は、ビット線１８の形成後のメモリアレイエリア１０を示す。ビット線１８は、酸化物層を堆積し、第１の活性材料層７６への開口部を形成するためにパターニングすることにより形成される。次いで、適切な導電性材料が堆積され、研磨され、ビット線１８が形成される。
【００６６】
図１０は、第２の活性材料層８０の堆積およびパターニング後のメモリアレイエリア１０を示す。第２の活性材料層８０は、第１の活性材料層７６の形成に関して上述された方法を用いて形成される。
【００６７】
図１１は、上部ワード線２２の形成後およびパッシベーション酸化物９０の堆積後のメモリアレイエリア１０を示す。各上部ワード線２２は、各ビット線１８とともにクロスポイントを形成する。第２の活性材料層は、形成されたとおり高抵抗性材料である。各ワード線と各ビット線との間に電圧信号を印加し、活性材料の領域を低抵抗状態に変換することにより、上部抵抗性ビットが各クロスポイントに形成され得る。同様に、下部抵抗ビットが、下部ワード線とビット線との間に形成され得る。クロスポイントの各領域は、一般に、ビットに対応する。
【００６８】
ビット線はまた、下部ワード線とともにクロスポイントアレイを形成する。電圧信号を印加することにより、１組の下部抵抗ビットが形成され得る。そして、各ビット線は、１組の上部抵抗性ビットを上部ワード線のうちの１つに接続し、１組の下部抵抗性ビットを下部ワード線のうちの１つに接続する。これにより、２組のワード線が１組のビット線を共有することが可能になる。また、これにより、より少数のビット線読出し回路を所与の数の所望のビットに対して用いることが可能になる。
【００６９】
デバイスが完成し動作すると、プログラムおよび読出しをすることができる。各ビットの抵抗率は、単一のビットをプログラムまたは消去するために変化させられ得る。この抵抗率は、１本のワード線と１本のビット線との間にプログラミング電圧を印加しつつ、残りのワード線が浮遊することを可能にし、他のワード線とビット線との間に信号が流れないようにすることにより変化する。これは、プログラミング電圧が上部ワード線に印加されているときに、下部ワード線が浮遊するように設定するか、またはその逆に設定することを含む。これにより、例えば、下位ビットに影響を与えることなく、上位ビットをプログラムすることが可能になる。
【００７０】
プログラミング電圧は、ビットを損傷させずにビットの抵抗率を変化させることが可能な電圧である。いくつかの場合、ビットを損傷させずにビットの抵抗率を変化させることが可能な一定の電圧を印加することが不可能であり得る。プログラミング電圧は、ビットを損傷させずに抵抗率を変化させ得る一連の電圧パルスを必要とし得る。
【００７１】
ビットがプログラムされると、ビットを読み出すことが可能であることは有効である。ビットは、１本のワード線および１本のビット線全体にわたって電圧を印加しつつ、残りのワード線が浮遊することを可能にし、ビット線と残りのワード線との間に信号が流れないようにすることにより読み出され得る。次いで、ビットの出力が、読出し回路を用いて、ビット線に読み出される。
【００７２】
上側および下側の全てのワード線を接地し、少なくとも１つのビット線にプログラミング電圧を印加することにより、単一のビット線に沿った全てのビットをハイまたはローの同じ抵抗状態に設定することも可能である。プログラミング電圧が全てのビット線に印加される場合、全てのビットのブランケットプログラミングが、効果的に同時に達成される。これは、ブロック消去を達成するために有効である。
【００７３】
上記において好適な実施形態および他の実施形態に関して議論したが、その適用範囲は、これら特定の実施形態に限定されない。特許請求の範囲が、本発明の範囲を規定するものとする。
【００７４】
【発明の効果】
本発明のメモリ構造は、基板と、基板の上にある複数の下部ワード線と、複数の下部ワード線の上にある複数の上部ワード線と、複数の下部ワード線と複数の上部ワード線との間に置かれた複数のビット線であって、各ビット線は、上部ワード線と下部ワード線との間で交差するときに、各下部ワード線および各上部ワード線とともにクロスポイントを形成する、複数のビット線と、各クロスポイントで、複数の下部ワード線と複数のビット線との間に置かれた第１のペロブスカイト材料領域と、各クロスポイントで、複数の上部ワード線と複数のビット線との間に置かれた第２のペロブスカイト材料領域と、を含むことにより、クロスポイントアレイ、およびそれらが伴う読出し回路のために必要とされる面積を低減する。
【００７５】
本発明の共有ビット線クロスポイントメモリアレイ構造が、製造方法および使用方法とともに提供される。このメモリ構造は下部ワード線を含み、その下部ワード線の上に上部ワード線を有する。第１のクロスポイントが下部ワード線とビット線との間に形成され、第２のクロスポイントがビット線と上部ワード線との間に形成されるように、ビット線が下部ワード線と上部ワード線との間に置かれる。例えば、抵抗が入力電圧に応じて変化し得る性質を有する材料が、ビット線の上下の各クロスポイントに提供される。
【図面の簡単な説明】
【図１】図１は、共有ビット線を有するクロスポイントメモリアレイエリアの等角図である。
【図２】図２は、処理中のメモリ構造の断面図である。
【図３】図３は、処理中のメモリ構造の断面図である。
【図４】図４は、処理中のメモリ構造の断面図である。
【図５】図５は、処理中のメモリ構造の断面図である。
【図６】図６は、処理中のメモリ構造の断面図である。
【図７】図７は、処理中のメモリ構造の断面図である。
【図８】図８は、処理中のメモリ構造の断面図である。
【図９】図９は、処理中のメモリ構造の断面図である。
【図１０】図１０は、処理中のメモリ構造の断面図である。
【図１１】図１１は、処理中のメモリ構造の断面図である。
【符号の説明】
１０ メモリアレイエリア
１２ 基板
１４ 下部ワード線
１６ 酸化物層
１８ ビット線
２０ 酸化物層
２２ 上部ワード線
２４ パシベーション層

Claims (17)

  1. メモリ構造であって、
    ａ） 基板と、
    ｂ） 該基板の上にある複数の下部ワード線と、
    ｃ） 該複数の下部ワード線の上にある複数の上部ワード線と、
    ｄ） 該複数の下部ワード線と該複数の上部ワード線との間に置かれた複数のビット線であって、各ビット線は、該上部ワード線と該下部ワード線との間で交差するときに、各下部ワード線および各上部ワード線とともにクロスポイントを形成する、複数のビット線と、
    ｅ） 該複数の下部ワード線と該複数のビット線との間に置かれ、メモリセルアレイ全体に連続して形成されたペロブスカイト材料からなる第１の活性層と、
    ｆ） 該複数の上部ワード線と該複数のビット線との間に置かれ、メモリセルアレイ全体に連続して形成されたペロブスカイト材料からなる第２の活性層と、
    を含み、
    該ワード線と該ビット線が、これらの間に位置する、ペロブスカイト材料からなる活性層とダイオードあるいはトランジスタを介さずに接続している、メモリ構造。
  2. 前記下部ワード線は、前記下部ワード線の上にある前記ペロブスカイト材料のエピタキシャル形成を可能にする下部電極材料を含む、請求項１に記載のメモリ構造。
  3. 前記下部電極材料はＹＢＣＯである、請求項２に記載のメモリ構造。
  4. 前記下部ワード線はプラチナまたはイリジウムである、請求項１に記載のメモリ構造。
  5. 前記ペロブスカイト材料はＰｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）である、請求項１に記載のメモリ構造。
  6. 前記ペロブスカイト材料はＧｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５である、請求項１に記載のメモリ構造。
  7. 請求項１に記載のメモリ構造を製造する方法であって、
    ａ） 半導体基板を設ける工程と、
    ｂ） 複数の下部ワード線を形成する工程と、
    ｃ） 該下部ワード線の上にある第１のペロブスカイト材料層を堆積する工程と、
    ｄ） 該第１のペロブスカイト材料層をメモリアレイエリアの外側の領域から除去する工程であって、それによって、該第１のペロブスカイト材料層が該メモリアレイエリア全体に形成される、工程と、
    ｅ） 該ペロブスカイト材料層の上にある複数のビット線を形成する工程と、
    ｆ） 該複数のビット線の上にある第２のペロブスカイト材料層を堆積する工程と、
    ｇ） 該第２のペロブスカイト材料層を該メモリアレイエリアの外側の領域から除去する工程であって、それによって、該第２のペロブスカイト材料層が該メモリアレイエリア全体に形成される、工程と、
    を包含する、方法。
  8. 前記下部ワード線は、前記下部電極の上にある前記ペロブスカイト材料層のエピタキシャル形成を可能にする、下部電極材料を含む、請求項７に記載の方法。
  9. 前記下部電極材料はＹＢＣＯである、請求項８に記載の方法。
  10. 前記下部ワード線材料はプラチナまたはイリジウムである、請求項７に記載の方法。
  11. 前記ペロブスカイト材料はＰｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）である、請求項７に記載の方法。
  12. 前記ペロブスカイト材料はＧｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５である、請求項７に記載の方法。
  13. 前記ビット線はクロスポイントメモリ構成を形成する前記下部ワード線の上にあり、前記上部ワード線はクロスポイントメモリ構成を形成する前記ビット線の上にある、請求項７に記載の方法。
  14. 請求項１に記載のメモリ構造におけるメモリアレイ内のビットの抵抗率を変える方法であって、第１のワード線とビット線との間にプログラミング電圧を印加しつつ、第２のワード線をフロート（浮動）とすることで、該ビット線と該第２のワード線との間に信号が流れないようにする工程を包含し、
    該第１のワード線は、前記下部ワード線および前記上部ワード線のうちの一方であり、該第２のワード線は、前記下部ワード線および前記上部ワード線のうちの他方である、方法。
  15. 前記プログラミング電圧は複数の電圧パルスを含み、それにより、前記ビットの抵抗率が該ビットを損傷させず変化する、請求項１４に記載の方法。
  16. 請求項１に記載のメモリ構造におけるメモリアレイ内のビットを読み出す方法であって、
    ａ） 第１のワード線とビット線との間に電圧を印加しつつ、第２のワード線をフロート（浮動）とすることで、該ビット線と該第２のワード線との間に電流が流れないようにする工程と、
    ｂ） 該ビット線の出力を検出する工程と、
    を包含し、
    該第１のワード線は、前記下部ワード線および前記上部ワード線のうちの一方であり、該第２のワード線は、前記下部ワード線および前記上部ワード線のうちの他方である、方法。
  17. 請求項１に記載のメモリ構造における共有ビット線メモリアレイのブロック消去を行う方法であって、
    ａ） 全ての下部ワード線を接地し、かつ全ての上部ワード線を接地する工程と、
    ｂ） 消去電圧を全てのビット線に印加する工程と、
    を包含する方法。
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