TWI223437B - Shared bit line cross point memory array - Google Patents

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TWI223437B TW091121869A TW91121869A TWI223437B TW I223437 B TWI223437 B TW I223437B TW 091121869 A TW091121869 A TW 091121869A TW 91121869 A TW91121869 A TW 91121869A TW I223437 B TWI223437 B TW I223437B
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Description

1223437 A7 B7 五、發明説明（彳 ) 相關參考資料 本申請案係2001年6月28日提出申請之美國專利申請案 第 09/893, 830 號，標題為 Low Cross-talk Electrical lv Programmable Resistaji^ Cross Point Meninry > 與 2001 年6月28日提申請之美國專利申請案第〇9/894, 922號，標題 為 Electrically Programmable Resistance Cross Point
裝 toimL的部分連續申請案。此二·申請案全文係以提及的方 式併入本文中。 發明背景 本發明有關非揮#性記憶體，更明確地說，有關跨越點 記憶體結構。 具有鈣鈦礦結構之材料當中，超巨磁電阻（CMR)材料與高 溫超導電性（HTSC)材料係具有可以隨著外部影響而改變之 電阻特性的材料。 f 例如，具有鈣鈦礦結構之材料的性質，尤其是CMR與HTSC 材料，可以藉由對該材料薄膜或整塊材料施加一或多次短 電脈衝進行改良。該脈衝的電場強度或是電流密度足以轉 變該材料的物理狀態，因此改良該材料的性質。該脈衝能 量很低，所以不至於破壞或是損害該材料。可以對該材料 施加多重脈衝，使該材料性質產生進一步變化。可改變的 性質之一係該材料的電阻。該改變係使用與引發初始改變 之脈衝相反極性的脈衝可以至少部分可逆的改變。 與讀取電路一起的跨越點記憶體陣列可能用掉相當大的 晶片表面積。縮減晶片尺寸會產生相關經濟效益。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223437
發明總論 因此，本發明提供一種記憶體結構，其縮減跨越點陣列 與伴隨之凟取電路所需要的面積。使兩組字線共用每條位 元線，可以使兩個跨越點面積具有兩個位元，而不是一個 位元而且因為每個位元的位元線數目減少之故，讀取電 路的數目也減少。 跨越點記憶體陣列結構之共用位元線，及其製造方法與 用途。該結構包括下層字線與位於該下層字線上的上層字 線。將一位70線置入該下層字線與上層字線之間，如此在 該下層字線與位元線之間形成第一跨越點，並在該位元線 與上層字線之間形成第二跨越點。在每個跨越點上方與該 位兀線下方提供一種材料，該材料具有可以根據輸出電壓 而改變的性質，例如電阻。 了以在位元線與適當字線之間施加電壓訊號，同時使其 他字線保持浮動，對每個位元進行程式規劃。同樣地，可 以對所需要字線施加讀取電壓，並讀出該位元線的訊號， 以讀取該位元。亦可以將所有字線接地，並對一或多條字 線施加刪除電壓訊號，完成區段刪除。 圖式之簡要說明 圖1係一具有共用位元線之跨越點記憶體陣列區的等角 投影圖。 圖2係處理期間之記憶體結構的橫剖面圖。 圖3係處理期間之記憶體結構的橫剖面圖。 圖4係處理期間之記憶體結構的橫剖面圖。 -5^
1223437 A7 B7 五、發明説明（3 ) 圖5係處理期間之記憶體結構的橫剖面圖。 圖6係處理期間之記憶體結構的橫剖面圖。 圖7係處理期間之記憶體結構的橫剖面圖。 圖8係處理期間之記憶體結構的橫剖面圖。 圖9係處理期間之記憶體結構的橫剖面圖。 圖10係處理期間之記憶體結構的橫剖面圖。 圖11係處理期間之記憶體結構.的橫剖面圖。 發明之詳細說明 圖1係顯示共用位元線之跨越點記憶體陣列區1〇的等角 投影圖。該記憶體陣列區1〇的具體實施例包括基板12，其 上形成許多下層字線14。將一層氧化物層16覆於基板丨2與 下層字線14上。在該氧化物層16上形成許多位元線18。在 此等位元線18上形成第二層氧化物層2〇。在第二層氧化物 層20上形成許多上層字線22。由該等角投影圖明顯看出， 在該下層字線與位元線之間以及該上層字線與該位元線之 間形成跨越點構造。以此種方式可以讓兩組字線共用一組 位元線。就低串話觀點來看，可以蝕刻該氧化物層16，如 此可沈積舞欽礦材料，在各跨越點處連接此等下層字線14 與此等位元線18。在位元線與此等上層字線之間也可以形 成相似結構。或者，可以使用連續主動區代替該氧化物層 16與第二層氧化物層2〇。 須注意，“上層”與“下層，，等辭係供簡便地解釋圖式 用，不應將其視為需要特殊定向。於製造與操作期間，該 裝置可假設為任何空間定向。
裝 訂 f -6-
1223437
圖1僅顯不該記憶體陣列區。必須明白，實際裝置基板12 、下層字線14、位元線18與上層字線22亦可能延伸出該記 憶體陣列區外，延伸到包含其他裝置結構的其他區。 本發明提供形成低串話電阻記憶體陣列之方法。圖2顯示 進行某些初始處理後之跨越點記憶體陣列區1〇的橫剖面圖 。該記憶體陣列區10包括基板12,其上形成下層字線14。 將沈積在該基板上之該氧化物層16(其高度高於該下層字 線14約500 ηιη與1000 nm之間）平坦化厚度至高於該下層字 線約50 nm至500 nm之間。钱刻該氧化物層16，形成開口 15 ，使得可以通到下層字線14。 基板12係任何適用基板材料，其係非晶相、多晶狀或結 晶狀，諸如LaA103、Si、Si02、TiN或其他材料。 該下層字線14係由導電性氧化物或其他導電性材料製得 在一較佳實施例中，導電性材料係一例如YBa2Cu3〇7(YBCO) 之材料，其允許一遮覆鈣鈦礦材料之磊晶成長β在另一較 佳具體實施例中，該導電性材料係鉑或銥。該下層字線厚 度介於約5 nm與約500 nm範圍内。 參考圖3,在氧化物16上沈積一層鈣鈦礦材料17,以填滿 開口 15。該鈣鈦礦材料17係一種可以根據電訊號而改變其 電阻係數之材料。該鈣鈦礦材料最好係一種超巨磁電阻 (CMR)材料或高溫超導電性（HTSC)材料，例如PruCauMnOa (PCMO)。適用材料的其他實例係Gd。7CaQ3BaCo205+5。該鈣鈦 礦材料磨光後的厚度最好介於約50 nm與500 nm間。可以使 用任何適當沈積技術沈積該鈣鈦礦材料17,該技術包括脈 衝雷射沈積、射頻濺鍍、電子束蒸鍍、熱蒸鍍、金屬有機 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
1223437 A7 B7 五、發明説明（5 沈積、溶膠-凝膠沈積以及金屬有機化學氣相沈積。該鈣鈦 礦材料最好使用CMP磨光。 圖4顯不進行沈積與形成位元線18圖案後之記憶鱧陣列 區10 °位元線18包括導電性材料，以YBCO、鉑、銥、銅、 銀或金為佳。現在，夾在該下層字線14與位元線18之間的 努欽礙材料成為一組電阻記憶體位元25。 圖5顯示進行沈積第二層氧化物層2〇、形成佈線圖案、沈 積並磨光舞鈦礦材料27後之記憶體陣列區1〇。該方法與上 述圖3有關之方法相似。 圖6顯不形成上層字線22並鈍化該記憶體陣列區後之記 憶體陣列區10。現在夾於該上層字線22與位元線18間之舞 鈥碟材料成為第二組電阻記憶體位元29。該上層字線22與 下層字線14係基本上彼此平行列為佳。該上層字線22與下 層字線14係相對於位元線丨8排成跨越點排列，如此其各以 矩形圖案跨越該位元線。跨越點係指各個字線、上層字線 或下層字線二者之一跨越位元線的位置。如圖所示，該字 線與位元線彼此大致排列成9〇度。雖然所顯示與說明的是 上層字線與下層字線彼此直接對齊，但是其也可能彼此偏 移。在此種情況下，在下層字線與位元線間形成的任何位 元可能未和在位元線與上層字線間形成的相對位元對齊。 本方法較佳具體實施例中，可於形成該記憶體陣列區1〇 之前形成電晶韹結構、互連或其他記憶體電路組件其中一 或多者。在該記憶體陣列區10之前形成該記憶體電路組件 ’可以減少或消除隨後處理所造成的鈣鈦礦材料惡化。 圖7至11顯示跨越點記憶體陣列結構之共用位元線的另 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
1223437 A7 ____ B7 五、發明説明（6 ) 一具體實施例與處理方法。圖7顯示進行某些初始處理後之 跨越點記憶體陣列區1 〇的橫剖面圖。該記憶體陣列區i 〇包 括基板12’其上形成下層字線丨4。在該下層字線上沈積第 一層活性材料76。該活性材料係鈣鈦礦材料為佳，諸如超 巨磁電阻（CMR)材料或高溫超導電性（HTSC)材料，例如 PiY/auMnO/PCMO)。適用材料·的其他實例係
GdQ fa。3BaC〇2〇5+5。該第一層活性材料π的厚度最好介於约 5 nm與500 nm間。可以使用任何適當沈積技術沈積該活性 材料’該技術包括脈衝雷射沈積、射頻濺鍍、電子束蒸鍍 、熱蒸鍍、金屬有機沈積、溶膠-凝膠沈積以及金屬有機化 學氣相沈積。如圖8所示，使用離子銑或其他適用方法去除 該記憶體陣列區外側的活性材料。亦可以形成大型凹陷區 ’使鈣欽礦材料沈積於其上，然後使用化學機械磨光（CMp) 形成第一層活性材料76。 圖9顯示形成位元線18後之記憶體陣列區1〇。沈積一層氧 化物層’並將其形成佈線圖案，形成通到第一層活性材料 7 6的開口，以形成位元線18。然後沈積適用導電性材料， 並磨光，形成該位元線18。 圖10顯示沈積與對第二層活性材料80形成佈線圖案後之 記憶體陣列區10 β該第二層活性材料80係使用上述與形成 第一層活性材料76相關之方法形成。 圖11顯示形成上層字線22並沈積鈍化氧化物9〇後之記憶 體陣列區10。每條上層字線22與每條位元線18形成一個跨 越點。該第二層活性材料於形成時係高電阻係數材料^在 -9 - ^紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) " 一 1223437 A7 B7 五、發明説明（7 ) 每條字線與每條位元線之間施加電壓訊號，將活性材料區 轉換成低電阻狀態，如此可以在各跨越點形成上方電阻位 元。同樣地，可以在下層字線與位元線間形成下方電阻位 元。位於跨越點的各區大致對應於一位元。 該位元線亦與下層字線形成跨越點陣列。藉由施加電壓 訊號，可以形成一組下方電阻位元。如此，各位元線具有 一組與上層字線之一連接之上方·電阻位元，以及一組與下 層子線之一連接之下方電阻位元。如此使兩組字線共用一 組位元線。此方法亦可以減少既定數目必要位元用之位元 線讀取電路。 完成裝置並操作裝置之後，可以程式規劃並讀取該裝置 。可以改變每個位元的電阻係數，以程式規劃或刪除單一 位元。藉由在一條字線與一條位元線之間施加程式規劃電 壓，以改變該電阻係數，同時使其餘字線保持浮動，如此 不會有訊號流過其他字線與該條位元線之間◊此方法包括 ，對上層字線施加程式規劃電壓時，設定該下層字線呈浮 動狀態，反之亦然。如此使得程式規劃例如上方位元，不 會影黎下方位元。 該程式規劃電壓係可以改變位元電阻係數，但是不會損 害該位元之電壓。某些情況下，無法施加可以改變該位元 電阻係數，但是不會損害該位元的固定電壓。該程式規劃 電壓可能必須為一串電壓脈衝，其可以改變電阻係數，但 是不會損害該位元。 程式規劃位元之後，則可讀取該位元。可以藉由施加電 -10- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐）
裝 訂 % 1223437 A7 ____B7 五、發明説明（8 ) 壓通過一條字線與一條位元線讀取該位元，此時使其餘字 線保持浮動，如此不會有電流流經該位元線與其餘字線之 間。然後，使用讀取電路在該位元線讀取位於該位元的輸 出。 亦可以藉由將所有上下字線均接地，並對至少一條位元 線施加程式規劃電壓，將單一位元線上所有位元設定成相 同的南或低電阻狀態。若所有位元線施加程式規劃電壓， 叮以有效且同時消除程式規劃所有位元。此方式適於進行 區段刪除。 雖然前文已討論較佳具體實施例與其他具體實施例，但 疋涵括範圍並不侷限於此等特定具鱧實施例。申請專利範 圍將會決定本發明範圍。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1223437 ABCD
β 日太|一 第091Π1869號專利申請案 中文申請專利範圍替換本(93年6月) 六、申請專利範圍 " 1 · 一種記憶體結構，包括·· a) —基板； b) 許多位於該基板上之下層字線； c) 许多位於此等下層字線上之上層字線； d) 存多位元線，其介於此等下層字線與此等上層字線之 間’其中每條位元線跨越各條上層字線與各條下層 字線時’分別與該條下層字線及該條上層字線形成 一個跨越點； e) 第一鈣鈦礦材料區，其在每個跨越點處，夾於此等下 層丰線與此等位元線之間；以及 f) 第二鈣鈦礦材料區，其在每個跨越點處，夾於此等上 層字線與此等位元線之間。 2·根據申請專利範圍第丨項之記憶體結構，其中此等下層字 線包括一種下層電極材料，其使得可以在此等下層位元 線上磊晶形成該鈣鈥礦材料。 3·根據申請專利範圍第2項之記憶體結構，其中該下層電極 材料係YBCO。 4.根據申請專利範圍第丨項之記憶體結構，其中該下層字線 材料係鉑或銥。 5·根據申請專利範圍第丨項之記憶體結構，其中該第一鈣鈥 礦材料區係超巨磁電阻（CMr)材料。 6·根據申請專利範圍第1項之記憶體結構，其中該第一鈣鈥 礦材料區係PruCa。3Mn〇3(PCMC〇。 7·根據申請專利範圍第丨項之記憶體結構，其中該第一鈣鈥 本紙張尺度適用中國國家標準(CNS) A4規格7210X2·^
礦材料區係GdQ fauBaCw”。 8.—種製造記憶體結構之方法，5+L括步驟： a) 提供一半導體基板； b) 形成許多下層字線； C)在该下層字線上沈積絕緣材料； d) 蝕刻通到該下層字線之開口； e) 在該下層字線與該絕緣材料上沈積第-層約鈥礦材 料， f) 磨光孩第-層_欽礦材料，如此使妈鈇礦材料留在該 開口内，形成電阻位元； g) 在泫層鈣鈥礦材料上形成許多位元線； h) 在遠位元線上沈積額外絕緣材料層； 0姓刻通到此等位元線之另一開口； j) 在孩位兀線與該絕緣材料上沈積第二層鈣鈦礦材料； k) 磨光孩第二層鈣鈦礦材料，如此使鈣鈦礦材料留下， 形成電阻位元；以及 l) 在泫層鈣鈥礦材料上形成許多上層字線。 9·根據申請專利範圍第8項之方法，其中該下層字線包括一 種私極材料，其使得可以在該下層字線上磊晶形成該鈣 敛^礦.材料層。 1 〇 ·根據申請專利範圍第9項之方法，其中該下層字線材料係 YBCO。 、 11.根據申請專利範圍第8項之方法，其中該下層字線材料係 銘或银。 -2 - 本紙張尺度ϋ财S目雜準(CNS)鐵格χ 297公董了
參 裝 訂
12. 13. 14. 15. 16. 17. 18. 19. 20. ::申請專利範圍第8項之方法，其中該絕緣材料係二氧 :據申請專利範圍第8項之方法，其中賴礦材料係超 巨磁電阻（CMR)材料。 根據申請專利範圍第8靖之女^ 、 P ^ ，、足万法，其中該鈣鈦礦材料係 rr〇 7Ca〇 3Mn〇3(PCMO)。 係 根據申請專利範圍第8項之古 7Ca'3BaC〇2〇 ‘ Gd_ p。万去，其中該賴礦材料 根據申請專利範圍第8項夕女 AA t 罘，、万去，其中磨光該鈣鈦礦材料 的步驟包括化學機械磨光。 =料請專利範圍第8項之方法，其中此等多條位元緣位 、此等夕條下層字線上，形成跨越點記憶體構造。 根據申請專利範圍第8項之方法，其中此等多條上層字線 &於此等多條位元線上，形成跨越點記憶體構造。 根據申請專利範圍第8項之方法，另外包括在沈積該層鈣 鈥礦材料之前形成記憶體電路。 一種記憶體結構，包括： a) —基板； b) 許多位於該基板上之下層字線； c) 許多位於此等下層字線上之上層字線； 線 下 d) 許多位元線，其介於此等下層字線與此等上層字 足間，其中每條位元線跨越各條上層字線與各條「 層字線時，分別與該條下層字線及該條上層字線形 成一個跨越點； y -3- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) A8 B8
e) 第一連續活性層，其介於此等下層字線與此等位元 線之間；以及 f) 第二連續活性層，其介於此等上層字線與此等位元 線之間。 21·根據申請專利範圍第20項之記憶體結構，其中該下層字 線包括一種下層電極材料，其使得可以在此等下層字線 上磊晶形成該鈣鈦礦材料。 2 2 ·根據申請專利範圍第2 1項之記憶體結構，其中該下層電 極材料係YBCO。 ％ 23·根據申請專利範圍第2〇項之記憶體結構，其中該下層字 線係銷或銥。 24·根據申請專利範圍第20項之記憶體結構，其中該第一連 續活性層係一種鈣鈦礦材料。 2 5 ·根據申請專利範圍第2 〇項之記憶體結構，其中該第一連 續活性層係一種超巨磁電阻（CMr)材料。 26.根據申請專利範圍第2〇項之記憶體結構，其中該第—連 續活性層係 PrQ 7CaQ 3Mn〇3(PCMO)。 27·根據申請專利範圍第2〇項之記憶體結構，其中該第一連 續活性層係 Gd。7Ca。3BaC〇2〇5 + 5。 2 8 · 種’製造^憶體結構之方法，包括步驟： a) 提供一半導體基板； b) 形成許多下層字線； c) 在該下層丰線上沈積第一層4弓敲礦材料； d) 自元憶體陣列區外側區去除該第—層鈣鈦礦材料， -4- 本紙張尺度適用中S a家料(CNS) A4規格_X 297公釐)
裴 訂
29. 30. 31. 32. 33. 34. 35. 36. 如此使該第一層i弓鈦礦材料留在該記憶體睁列區 内； e)在該層鈣鈦礦材料上形成許多位元線； 0在該位元線上沈積第二層鈣鈦礦材料；以及 g)自該記憶體陣列區外側區去除該第二層鈣鈦礦材料 ，如此使該第二層鈣鈦礦材料留在該記憶體陣列區 内。 根據申請專利範圍第28項之方法，其中該下層字線包括 種下層電極材料，其使得可以在此等下層電極上磊晶 形成該層鈣鈦礦材料。 根據申請專利範圍第29項之方法，其中該下層 係 YBCO 〇 根據申請專利範圍第28項之方法，丨中該下層字線係鉑 或錶。 根據申請專利範圍第28項之方法，其中該鈣鈦礦材料係 一種超巨磁電阻（CMR)材料。 根據申請專利範圍第28項之方法，其中該鈣鈦礦材料係 Pr〇 7Ca〇.3Mn〇3(PCMO)。 根據申請專利範圍第28項之方法，其中該鈣鈦礦材料係 Gd〇 7Ca。3BaC〇2〇5 + 5。 根據申請專利範圍第28項之方法，其中該位元線位於下 層字線上，形成跨越點記憶體構造，而該上層字線位於 孩位元線上’形成跨越點記憶體構造。 一種改變記憶體陣列内位元電阻係數之方法，包括在第 -5-
字線與一條位元線間施加電壓，並使第二字線保持浮 W動’如此不會有電流流經該條位元線與第二字線之間。 •根據申請專利範圍第36項之方法，其中該第一字線係下 層+線，而該第二字線係上層字線。 •根據申請專利範圍第36項之方法，其中該第一字線係上 層+線，而該第二字線係下層字線。 •根據申請專利範圍第36項之方法，其中該程式規劃電壓 包括许多電壓脈衝，如此可改變該位元電阻係數，但不 會損害該位元。 40’ 一種讀取在記憶體陣列内且具有多種電阻係數狀態之位 元之方法，包括步驟： a) 在第一字線與一條位元線間施加電壓，並使第二字 線保持浮動，如此不會有電流流經該條位元線與第 二字線之間；以及 b) 感應該位元線輸出。 4 1 ·根據申請專利範圍第40項之方法，該第一字線係下層字 線’而該第二字線係上層字線。 42·根據申請專利範圍第4〇項之方法，其中該第一字線係上 層字線，而該第二字線係下層字線。 43· —種實施區段刪除共用位元線記憶體陣列之方法，包括 步驟： a)提供記憶體陣列，其具有上層字線與下層字線，而 且位元線夾於該上層字線與下層字線之間，在每條 位元線跨越各上層字線與各下層字線處，形成上方 -6 - Ϊ紙張尺度適财目S家鮮297公董) 1223437 8 8 8 8 A BCD 六、申請專利範圍 跨越點與下方跨越點，其中在每個上方跨越點與每 個下方跨越點處形成一個電阻位元； b) 使所有下層字線接地； c) 使所有上層字線接地；以及 d) 對所有位元線施加刪除電壓。 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐)
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