KR20030027725A - 공용 비트라인 교점 메모리 배열 - Google Patents

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Abstract

제조 및 사용 방법에 따른 공용 비트 라인 교점 메모리 배열 구조가 제공된다. 메모리 구조는 위에 상부 워드 라인이 놓이는 하부 워드 라인을 포함한다. 하부 워드 라인과 상부 워드 라인 사이에 비트 라인이 개재되어 이 하부 워드 라인과 비트 라인 사이에 제 1 교점이 형성되며, 상기 비트 라인과 상기 상부 워드 라인 사이에 제 2 교점이 형성된다. 하나의 특성, 예컨대 입력전압에 응답하여 변경될 수 있는 저항을 가진 재료는 상기 비트 라인의 위, 아래의 각각의 교점에 제공된다.

Description

공용 비트라인 교점 메모리 배열{SHARED BIT LINE CROSS POINT MEMORY ARRAY}
본 출원은 2001년 6월 28일에 출원된 발명의 명칭이 "Low Cross-talk Electrically Programmable Resistance Cross Point Memory"인 미국 특허 출원 09/893,830호와 2001년 6월 28일에 출원된 발명의 명칭이 "Electrically Programmable Resistance Cross Point Memory"인 미국 특허 출원 09/894,922호의 CIP출원이다. 이들 두 출원은 참고로 여기에서 병합된다.
본 발명은 비휘발성 메모리에 관한 것으로, 특히 교점 메모리 구조에 관한 것이다.
초 거대 자기저항(CMR) 재료 및 고온 초전도(HTSC) 재료 들중 페로브스카이트 구조를 갖는 재료는 외부 영향에 의해 변경될 수 있는 전기 저항성을 갖는 재료이다.
예컨대, 특히 CMR 및 HTSC 재료에 대한 페로브스카이트 구조를 갖는 재료의 특성은 하나이상의 짧은 전기 펄스를 박막 또는 벌크 재료에 가함으로써 수정될 수 있다. 펄스 또는 펄스들로부터의 전계 강도 또는 전류 밀도는 상기 재료의 특성을 수정하기 위해 상기 재료들의 물리적 상태를 스위칭하기에 충분하다. 상기 펄스는 상기 재료를 파괴하거나 또는 유효하게 손상을 주지않도록 매우 낮은 에너지를 갖는다. 다중 펄스는 상기 재료에 인가되어 재료의 특성에 있어서의 증분 변경을 형성할 수 있다. 변경될 수 있는 특성중 하나는 재료의 저항이다. 변경은 초기 변경을 초래하기 위해 사용된 것과는 반대 극성의 펄스를 이용하는 적어도 부분적인 가역일 수 있다.
수반되는 판독회로와 함께 교점 메모리 배열은 칩 표면적의 유효량을 사용할 수 있다. 칩 사이즈의 감소는 상응하는 경제적인 혜택을 가져온다.
이에 따라서, 교점 배열 및 수반되는 판독회로를 위해 필요한 면적을 감소하는 메모리 구조가 제공된다. 두 세트의 워드 라인이 각 비트 라인을 공유함으로써 각 교점의 면적은 한 비트 대신에 두 비트를 유지할 수 있으며, 비트당 비트 라인의 수가 감소하기 때문에 판독회로의 수가 감소된다.
도 1은 공용 비트라인을 가진 교점 메모리 배열 영역의 등축도,
도 2는 메모리 구조의 처리시 단면도,
도 3은 메모리 구조의 처리시 단면도,
도 4는 메모리 구조의 처리시 단면도,
도 5는 메모리 구조의 처리시 단면도,
도 6은 메모리 구조의 처리시 단면도,
도 7은 메모리 구조의 처리시 단면도,
도 8은 메모리 구조의 처리시 단면도,
도 9는 메모리 구조의 처리시 단면도,
도 10은 메모리 구조의 처리시 단면도,
도 11은 메모리 구조의 처리시 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 공용 비트 라인 교점 메모리 배열 영역12 : 기판
14 : 하부 워드 라인16 : 산화물 층
17 : 페로브스카이트 재료18 : 비트 라인
20 : 제 2 산화물 층22 : 상부 워드 라인
25 : 저항
제조 및 사용 방법과 함께 공용 비트라인 교점 메모리 배열 구조가 제공된다. 상기 메모리 구조는 상부 워드 라인이 하부 워드라인 위에 놓이는 하부 워드 라인을 포함한다. 하부 워드 라인과 상부 워드 라인 사이에 비트라인이 개재되어 하부 워드 라인과 비트 라인 사이에 제 1 교점이 형성되고, 비트 라인과 상부 워드 라인 사이에 제 2 교점이 형성된다. 한가지 특성, 예컨대 입력전압에 응답하여 변경될 수 있는 저항을 갖는 재료는 비트 라인의 상, 하 교점 각각에 제공된다.
각 비트는 다른 워드 라인을 부동(floating)이 되게 함으로써 비트 라인과 소정의 워드 라인 사이에 전압 신호를 인가하는 한편, 프로그래밍될 수 있다. 또한, 소망의 워드 라인에 판독 전압을 인가하여 비트 라인의 시그널 오프(signal off)를 판독함으로써 비트가 판독될 수 있다. 또한, 모든 워드 라인을 접지하여 하나이상의 비트 라인에 소거 전압 신호를 인가함으로써 블록 소거가 달성될 수 있다.
도 1은 공용 비트 라인 교점 메모리 배열 영역(10)을 예시하는 등축도이다. 메모리 배열 영역(10)의 예는 위에 복수의 하부 워드 라인(14)이 형성된 기판(12)을 포함한다. 복수의 상부 워드 라인(22)은 제 2 산화물 층(20)위에 놓인다. 패시베이션 층(passivation layer)(24)은 복수의 상부 워드 라인(22)위에 놓인다. 상기 등축도로부터 명백한 바와 같이, 하부 워드 라인과 비트 라인 사이 뿐아니라 상부 워드 라인과 비트라인 사이에 교점 구성이 형성된다. 이와 같은 식으로 두 세트의 워드 라인이 단일 세트의 비트 라인을 공유한다. 저 누화 버전에 있어서, 산화물 층(16)은 에칭되어 복수의 하부 워드 라인(14)을 복수의 비트 라인(18)의 각 교점에 접속하는 페로브스카이트 재료가 증착될 수 있다. 비트 라인과 복수의 상부 워드 라인 사이에 유사한 구조가 형성될 수 있다. 대안으로, 산화물 층(16)과 제 2 산화물 층(20) 대신에 연속 활성 영역이 사용될 수 있다.
"상부" 및 "하부"라는 용어는 도면과 관련해 설명의 편의를 위한 것이며, 특정 방향을 필요로 하는 것으로서 해석되어서는 안된다. 상기 장치는 제조 및 작동시에 소정의 공간 방향을 가정할 수 있다.
도 1은 단지 메모리 배열 영역을 도시한다. 실제 장치에 있어서 기판(12), 하부 워드 라인(14), 비트 라인(18) 및 상부 워드 라인(22)은 메모리 배열 영역을지나서 다른 장치 구조를 포함하는 다른 영역으로 확장될 수 있다는 것은 명백하다.
저 누화 저항 메모리 배열을 형성하는 방법이 제공된다. 도 2는 몇몇 초기 처리다음에 오는 교점 메모리 배열 영역(10)의 단면도를 도시한다. 메모리 배열 영역(10)은 하부 워드 라인(14)이 위에 형성된 기판(12)을 포함한다. 기판에 걸쳐서 하부 워드 라인(14)위에 대략 500nm와 1000nm 사이의 두께로 증착된 산화물 층(16)은 하부 워드 라인(14)에 걸쳐 대략 50nm와 500nm 사이의 두께로 평탄화된다. 개구(15)를 형성하도록 산화물 층(16)이 에칭되어 하부 워드 라인(14)으로의 액세스를 허락한다.
기판(12)은 LaALO3, Si, SiO2, TiN과 같은 비결정성 재료, 다결정체, 결정체로 된 재료나 기타 재료 중 어떤 것이든지 관계없는 소정의 기판 재질이다.
하부 워드 라인(14)은 전도성 산화물 또는 기타 전도성 재료로 만들어진다. 바람직한 실시예에서, 전도성 재료는 페로브스카이트 재료의 에피텍셜 성장을 허락하는 YBa2Cu3O7(YBCO)와 같은 재료이다. 다른 바람직한 실시예에서, 전도성 재료는 백금 또는 이리듐이다. 하부 워드 라인은 약 5nm와 약 500nm 사이 범위의 두께를 가진다.
도 3을 참조하면, 페로브스카이트 재료(17)의 층은 산화물(16)에 걸쳐 증착되어 개구(15)를 채운다. 페로브스카이트 재료(17)는 전기 신호에 응답하여 저항이 변화될 수 있는 재료이다. 페로브스카이트 재료는, 바람직하게는, 예컨대Pr0.7Ca0.3MnO3(PCMO)와 같은 고온 초전도(HTSC) 재료 또는 초 거대 자기저항(CMR) 재료이다. 소정 재료의 다른 예는 Gd0.7Ca0.3BaCo2O5+5이다. 페로브스카이트 재료는, 바람직하게는, 연마 다음에 오는 약 50nm와 500nm 사이의 두께를 갖는 재료이다. 페로브스카이트 재료(17)는 펄스 레이저 증착, rf-스퍼터링, 전자빔 증발, 열 증발, 금속 유기 증착, 졸 겔 증착 및 금속 유기 화학 증기 증착을 포함하는 소정의 증착기술을 사용하여 증착될 수 있다. 페로브스카이트 재료는 바람직하게는 CMP를 사용하여 연마된다.
도 4는 비트 라인(18)의 증착 및 패터닝 다음에 오는 메모리 배열 영역(10)을 도시한다. 비트 라인(18)은 전도성 재료, 바람직하게는 YBCO, 백금, 이리듐, 구리, 은 또는 금을 포함한다. 현재 하부 워드 라인(14)과 비트 라인(18) 사이에 개재된 페로브스카이트 재료는 현재 한 세트의 저항 메모리 비트(25)이다.
도 5는 제 2 산화물 층(20)의 증착, 페로브스카이트 재료(27)의 패터닝, 증착 및 연마 다음에 오는 메모리 영역(10)을 도시한다. 이 공정은 도 3과 관련하여 설명한 것과 유사하다.
도 6은 상부 워드 라인(22)의 형성 및 메모리 배열 영역의 패시베이션 다음에 오는 메모리 배열 영역(10)을 도시한다. 현재 상부 워드 라인(22)과 비트 라인(18) 사이에 개재된 페로브스카이트 재료는 현재 제 2 세트의 저항 메모리 비트(29)이다. 상부 워드 라인(22) 및 하부 워드 라인(14)은 각각 바람직하게는 거의 평행한 행이다. 상부 워드 라인(22)과 하부 워드 라인(14)은 비트 라인(18)에 대해서 교점 배열로 배열되여 각각 규칙적인 패턴으로 비트라인을 교차한다. 교점은 상부 워드 라인 또는 하부 워드 라인이 비트라인과 교차하는 각각의 위치를 말한다. 도시한 바와 같이, 워드 라인 및 비트 라인은 서로에 대해서 거의 90도 정도로 배열된다. 도시되고 설명된 상부 워드 라인 및 하부 워드 라인이 직접 서로에 대해 배열되었음에도 불구하고, 서로에 대해서 오프셋(offset)을 가질 수 있다. 그 경우, 하부 워드 라인과 비트 라인 사이에 형성된 소정의 비트는 비트 라인과 상부 워드 라인 사이에 형성된 상응하는 비트와 정렬되지 않는다.
본 방법의 바람직한 실시예에 있어서, 하나 이상의 트랜지스터 구조, 메모리 회로의 상호 접속 또는 기타 구성요소는 메모리 배열 영역(10)의 형성에 앞서 형성될 수 있다, 메모리 배열 영역(10)에 앞서 메모리 회로의 구성요소를 형성함으로써 연이은 처리로 인한 페로브스카이트 재료의 가능한 열화가 감소되거나 제거된다.
도 7 내지 11은 공용 비트 라인 메모리 구조 및 처리 방법의 다른 실시예를 예시한다. 도 7은 몇몇 초기 처리된 교점 메모리 배열 영역(10)의 단면도를 도시한다. 메모리 배열 영역(10)은 위에 하부 워드 라인(14)이 형성된 기판(12)을 포함한다. 제 1 활성 재료(76)의 층은 하부 워드 라인에 걸쳐 증착된다. 활성 재료는 바람직하게는 예컨대, Pr0.7Ca0.3MnO3(PCMO)등의 고온 초전도(HTSC) 재료 또는 초 거대 자기저항(CMR) 재료와 같은 페로브스카이트 재료이다. 소정 재료의 다른 예는 Gd0.7Ca0.3BaCo2O5+5이다. 제 1 활성 재료(76)의 층은 바람직하게는 5nm와 500nm 두께 사이다.활성재료는 펄스 레이저 증착, rf-스퍼터링, 전자빔 증발, 열 증발, 금속유기 증착, 졸 겔 증착 및 금속 유기 화학 증기 증착을 포함하는 소정의 증착기술을 사용하여 증착될 수 있다. 도 8에 도시한 바와 같은 이온 밀링(ion milling) 또는 기타 소정의 처리에 의해서 메모리 배열 영역 외측으로부터 활성 재료가 제거된다. 또한, 큰 오목 영역을 형성할 수 있어 전면에 페로브스카이트 재료를 증착한 후 화학 기계 연마(CMP)를 이용하여 제 1 활성 재료(76)의 층을 형성한다.
도 9는 비트 라인(18)의 형성 다음에 오는 메모리 배열 영역(10)을 도시한다. 산화물 층을 증착하여 패터닝함으로써 제 1 활성 재료(76)의 층에 개구를 형성함으로써 비트 라인(18)이 형성된다. 소정의 전도성 재료가 이후 증착되고 연마되어 비트라인(18)을 형성한다.
도 10은 제 2 활성 재료(80)의 층을 증착하여 패터닝한 후의 메모리 배열 영역(10)을 도시한다. 제 2 활성 재료(80)의 층은 제 1 활성 재료(76)의 층 형성과 관련하여 상술한 방법을 사용하여 형성된다.
도 11은 상부 워드 라인(22)의 형성 및 패시베이션 산화물(90)의 증착 다음에 오는 메모리 배열 영역(10)을 도시한다. 각 상부 워드 라인(22)은 각 비트 라인(18)과의 교점을 형성한다. 제 2 활성 재료의 층은 형성된 고 저항 재료이다. 상부 저항 비트는 각 워드 라인과 각 비트 라인 사이에 전압 신호를 인가하여 활성 재료 영역을 저 저항 상태로 변환함으로써 각 교점에 형성될 수 있다. 또한, 하부 워드 라인과 비트 라인 사이에 저 저항 비트가 형성될 수 있다. 교점에서의 각 영역은 통상, 한 비트에 대응한다.
또한, 비트 라인은 하부 워드 라인과 함께 교점 배열을 형성한다. 전압 신호를 인가함으로써 저 저항 비트의 세트가 형성될 수 있다. 각 비트 라인은 이후, 상부 워드 라인 중 하나에 접속된 상부 저항 비트의 세트와 하부 워드 라인중 하나에 접속된 저 저항 비트의 세트를 가질 것이다. 이는 두 세트의 워드 라인이 단일 비트라인의 세트를 공유하게 한다. 이는, 또한 극 소수의 비트 라인 판독 회로가 주어진 소망 비트의 수로 사용될 수 있게 한다.
일단 하나의 장치가 완료되어 작동되면 프로그래밍 및 판독될 수 있다. 각 비트의 저항은 프로그램 또는 소거의 단일 비트로 변경될 수 있다. 하나의 워드 라인과 하나의 비트 라인 사이에 프로그래밍 전압을 인가함으로써 저항이 변경되는 한편, 나머지 워드 라인을 부동되게 하여 어떠한 신호도 다른 워드 라인과 비트 라인 사이를 흐르지 못한다. 이는 프로그래밍 전압이 상부 워드 라인상에 있을 때 하부 워드 라인을 부동되도록 설정하는 것 또는 그역을 포함한다. 이는 상위 비트를 예컨대, 하위 비트에 영향을 주지 않고 프로그래밍할 수 있게 한다.
프로그래밍 전압은 비트에 손상을 주지않고 비트의 저항을 변경할 수 있는 전압이다. 몇몇 경우에 있어서, 비트에 손상을 주지않고 비트의 저항을 변경할 수 있는 고정 전압을 인가할 수 없을 수도 있다. 프로그래밍 전압은 비트에 손상을 주지않고 저항을 변경시킬 수 있는 전압 펄스 열일 필요가 있다.
일단 비트가 프로그래밍되면 비트를 판독가능하기가 유용하다. 워드 라인 및 비트 라인을 가로질러 전압을 인가하는 한편 나머지 워드 라인을 부동시켜 비트 라인과 나머지 워드 라인사이에 전류가 흐르지 않도록 함으로써 비트가 판독될 수 있다. 이후, 비트의 출력은 판독회로를 사용하여 비트 라인에서 판독된다.
상부 및 하부의 모든 워드라인을 접지시킴과 아울러 프로그래밍 전압을 적어도 하나의 비트 라인에 인가함으로써 단일 비트 라인에 따른 모든 비트를 하이(high) 또는 로우(low)의 동일 저항 상태로 설정할 수 있다. 프로그래밍 전압이 모든 비트 라인에 인가되면 모든 비트의 블랭킷 프로그래밍(blanket programming)이 동시에 효과적으로 달성된다. 이는 블록 소거를 달성하는데 유용할 수 있다.
바람직한 실시예 및 기타 실시예를 상술하였으나, 범위가 이 특정 실시예로 한정되는 것은 아니다. 오히려, 발명의 범위는 청구범위가 결정할 것이다.
상술한 바와 같이, 본 발명에 의한 공용 비트라인 교점 메모리 배열에 의하면, 두 세트의 워드 라인이 각 비트 라인을 공유함으로써 각 교점의 면적은 한 비트 대신에 두 비트를 유지할 수 있어 비트당 비트 라인의 수가 감소하기 때문에 판독회로의 수가 감소된다는 효과가 있다.

Claims (43)

  1. a) 기판;
    b) 상기 기판위에 놓이는 복수의 하부 워드 라인;
    c) 상기 복수의 하부 워드 라인위에 놓이는 복수의 상부 워드 라인;
    d) 상기 복수의 하부 워드 라인과 상기 복수의 상부 워드 라인 사이에 개재되며, 상기 상부 워드 라인과 상기 하부 워드 라인 사이를 교차하면서 각각의 하부 워드 라인 및 각각의 상부 워드 라인과 교점을 각각 형성하는 복수의 비트 라인;
    e) 상기 복수의 하부 워드 라인과 상기 복수의 비트 라인사이의 각각의 교점에 개재된 제 1 페로브스카이트 재료 영역; 및
    f) 상기 복수의 상부 워드 라인과 상기 복수의 비트 라인 사이의 각 교점에 개재된 제 2 페로브스카이트 재료 영역을 포함하는 것을 특징으로 하는 메모리 구조.
  2. 제 1 항에 있어서,
    상기 복수의 하부 워드 라인은 상기 복수의 하부 비트 라인위에 놓이는 상기 페로브스카이트 재료의 에피텍셜 형성을 허용하는 하부 전극 재료를 포함하는 것을 특징으로 하는 메모리 구조.
  3. 제 2 항에 있어서,
    상기 하부 전극 재료는 YBCO인 것을 특징으로 하는 메모리 구조.
  4. 제 1 항에 있어서,
    상기 하부 전극 재료는 백금 또는 이리듐인 것을 특징으로 하는 메모리 구조.
  5. 제 1 항에 있어서,
    상기 제 1 페로브스카이트 재료 영역은 초 거대 자기저항(CMR) 재료인 것을 특징으로 하는 메모리 구조.
  6. 제 1 항에 있어서,
    상기 제 1 페로브스카이트 재료 영역은 Pr0.7Ca0.3MnO3(PCMO)인 것을 특징으로 하는 메모리 구조.
  7. 제 1 항에 있어서,
    상기 제 1 페로브스카이트 재료 영역은 Gd0.7Ca0.3BaCo2O5+5인 것을 특징으로 하는 메모리 구조.
  8. a) 반도체 기판을 제공하는 단계;
    b) 복수의 하부 워드 라인을 형성하는 단계;
    c) 상기 하부 워드 라인위에 놓이는 아이솔레이션 재료를 증착하는 단계;
    d) 상기 하부 워드 라인에 개구를 에칭하는 단계;
    e) 상기 하부 워드 라인 및 아이솔레이션 재료위에 제 1 페로브스카이트 재료 층을 증착하는 단계;
    f) 상기 제 1 페로브스카이트 재료 층을 연마함으로써 페로브스카이트 재료가 상기 개구에 잔류하여 저항 비트를 형성하는 단계;
    g) 상기 페로브스카이트 재료 층위에 놓이는 복수의 비트 라인을 형성하는 단계;
    h) 상기 비트 라인위에 놓이는 부가적인 아이솔레이션 재료 층을 증착하는 단계;
    i) 상기 복수의 비트 라인에 다른 개구를 에칭하는 단계;
    j) 상기 비트 라인 및 아이솔레이션 재료위에 놓이는 제 2 페로브스카이트 재료 층을 증착하는 단계;
    k) 상기 제 2 페로브스카이트 재료 층을 연마함으로써 페로브스카이트 재료가 잔류하여 저항 비트를 형성하는 단계; 및
    l) 상기 페로브스카이트 재료 층위에 놓이는 복수의 상부 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조방법.
  9. 제 8 항에 있어서,
    상기 하부 워드 라인은 상기 하부 워드 라인위에 놓이는 상기 페로브스카이트 재료 층의 에피텍셜 형성을 허용하는 전극 재료를 포함하는 것을 특징으로 하는 메모리 구조 제조방법.
  10. 제 9 항에 있어서,
    상기 하부 워드 라인 재료는 YBCO인 것을 특징으로 하는 메모리 구조 제조방법.
  11. 제 8 항에 있어서,
    상기 하부 워드 라인 재료는 백금 또는 이리듐인 것을 특징으로 하는 메모리 구조 제조방법.
  12. 제 8 항에 있어서,
    상기 아이솔레이션 재료는 이산화규소인 것을 특징으로 하는 메모리 구조 제조방법.
  13. 제 8 항에 있어서,
    상기 페로브스카이트 재료는 초 거대 자기저항(CMR) 재료인 것을 특징으로 하는 메모리 구조 제조방법.
  14. 제 8 항에 있어서,
    상기 페로브스카이트 재료는 Pr0.7Ca0.3MnO3(PCMO)인 것을 특징으로 하는 메모리 구조 제조방법.
  15. 제 8 항에 있어서,
    상기 페로브스카이트 재료는 Gd0.7Ca0.3BaCo2O5+5인 것을 특징으로 하는 메모리 구조 제조방법.
  16. 제 8 항에 있어서,
    상기 페로브스카이트 재료를 연마하는 단계는 화학 기계 연마를 포함하는 것을 특징으로 하는 메모리 구조 제조방법.
  17. 제 8 항에 있어서,
    상기 복수의 비트 라인은 상기 복수의 하부 워드 라인위에 놓여 교점 메모리 구성을 형성하는 것을 특징으로 하는 메모리 구조 제조방법.
  18. 제 8 항에 있어서,
    상기 복수의 상부 워드 라인은 상기 복수의 하부 워드 라인위에 놓여 교점 메모리 구성을 형성하는 것을 특징으로 하는 메모리 구조 제조방법.
  19. 제 8 항에 있어서,
    상기 페로브스카이트 재료 층을 증착하기에 앞서 메모리 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 구조 제조방법.
  20. a) 기판;
    b) 상기 기판위에 놓이는 복수의 하부 워드 라인;
    c) 상기 복수의 하부 워드 라인위에 놓이는 복수의 상부 워드 라인;
    d) 상기 복수의 하부 워드 라인과 상기 복수의 상부 워드 라인 사이에 개재되며, 상기 상부 워드 라인과 상기 하부 워드 라인 사이를 교차하면서 각각의 하부 워드 라인 및 각각의 상부 워드 라인과 교점을 각각 형성하는 복수의 비트 라인;
    e) 상기 복수의 하부 워드 라인과 상기 복수의 비트 라인사이에 개재된 제 1 연속 활성 층; 및
    f) 상기 복수의 상부 워드 라인과 상기 복수의 비트 라인 사이에 개재된 제 2 연속 활성 층을 포함하는 것을 특징으로 하는 메모리 구조.
  21. 제 20 항에 있어서,
    상기 하부 워드 라인은 상기 하부 워드 라인위에 놓이는 상기 페로브스카이트 재료의 에피텍셜 형성을 허용하는 하부 전극 재료를 포함하는 것을 특징으로 하는 메모리 구조.
  22. 제 21 항에 있어서,
    상기 하부 전극 재료는 YBCO인 것을 특징으로 하는 메모리 구조.
  23. 제 20 항에 있어서,
    상기 하부 워드 라인은 백금 또는 이리듐인 것을 특징으로 하는 메모리 구조.
  24. 제 20 항에 있어서,
    상기 제 1 연속 활성 층은 페로브스카이트 재료인 것을 특징으로 하는 메모리 구조.
  25. 제 20 항에 있어서,
    상기 제 1 연속 활성 층은 초 거대 자기저항(CMR) 재료인 것을 특징으로 하는 메모리 구조.
  26. 제 20 항에 있어서,
    상기 제 1 연속 활성 층은 Pr0.7Ca0.3MnO3(PCMO)인 것을 특징으로 하는 메모리 구조.
  27. 제 20 항에 있어서,
    상기 제 1 연속 활성 층은 Gd0.7Ca0.3BaCo2O5+5인 것을 특징으로 하는 메모리 구조.
  28. a) 반도체 기판을 제공하는 단계;
    b) 복수의 하부 워드 라인을 형성하는 단계;
    c) 상기 하부 워드 라인위에 놓이는 제 1 페로브스카이트 재료 층을 증착하는 단계;
    d) 메모리 배열 영역의 외측 영역으로부터 제 1 페로브스카이트 재료 층을 제거함으로써 제 1 페로브스카이트 재료 층을 상기 메모리 배열 영역내에 잔류시키는 단계;
    e) 상기 페로브스카이트 재료 층위에 놓이는 복수의 비트 라인을 형성하는 단계;
    f) 상기 복수의 비트 라인위에 놓이는 제 2 페로브스카이트 재료 층을 증착하는 단계; 및
    g) 상기 메모리 배열 영역의 외측 영역으로부터 제 2 페로브스카이트 재료 층을 제거함으로써 제 2 페로브스카이트 재료 층을 상기 메모리 배열 영역내에 잔류시키는 단계를 포함하는 것을 특징으로 하는 메모리 구조 제조방법.
  29. 제 28 항에 있어서,
    상기 하부 워드 라인은 상기 하부 전극위에 놓이는 상기 페로브스카이트 재료 층의 에피텍셜 형성을 허용하는 하부 전극 재료를 포함하는 것을 특징으로 하는 메모리 구조 제조방법.
  30. 제 29 항에 있어서,
    상기 하부 전극 재료는 YBCO인 것을 특징으로 하는 메모리 구조 제조방법.
  31. 제 28 항에 있어서,
    상기 하부 워드 라인은 백금 또는 이리듐인 것을 특징으로 하는 메모리 구조 제조방법.
  32. 제 28 항에 있어서,
    상기 페로브스카이트 재료는 초 거대 자기저항(CMR) 재료인 것을 특징으로 하는 메모리 구조 제조방법.
  33. 제 28 항에 있어서,
    상기 페로브스카이트 재료는 Pr0.7Ca0.3MnO3(PCMO)인 것을 특징으로 하는 메모리 구조 제조방법.
  34. 제 28 항에 있어서,
    상기 페로브스카이트 재료는 Gd0.7Ca0.3BaCo2O5+5인 것을 특징으로 하는 메모리 구조 제조방법.
  35. 제 28 항에 있어서,
    상기 비트 라인은 상기 하부 워드 라인위에 놓여 교점 메모리 구성을 형성하며, 상기 상부 워드 라인은 상기 비트 라인위에 놓여 교점 메모리 구성을 형성하는 것을 특징으로 하는 메모리 구조 제조방법.
  36. 메모리 배열 내에서 비트의 저항을 변경하는 방법으로서, 제 2 워드 라인을 부동하도록하여 비트 라인과 제 2 워드 라인 사이에 어떠한 전류도 흐르지 않도록 하면서 제 1 워드 라인과 비트 라인 사이에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비트 저항 변경방법.
  37. 제 36 항에 있어서,
    상기 제 1 워드 라인은 하부 워드 라인이며, 상기 제 2 워드 라인은 상부 워드 라인인 것을 특징으로 하는 비트 저항 변경방법.
  38. 제 36 항에 있어서,
    상기 제 1 워드 라인은 상부 워드 라인이며, 상기 제 2 워드 라인은 하부 워드 라인인 것을 특징으로 하는 비트 저항 변경방법.
  39. 제 36 항에 있어서,
    프로그래밍 전압이 복수의 전압 펄스를 포함함으로써 상기 비트에 손상을 주지않고 상기 비트의 저항이 변경되는 것을 특징으로 하는 비트 저항 변경방법.
  40. 메모리 배열 내에서 다중 저항 상태를 갖는 비트 판독방법으로서,
    a) 제 2 워드 라인을 부동되도록하여 비트 라인과 제 2 워드 라인 사이에 어떠한 전류도 흐르지 않도록 하면서 제 1 워드 라인과 비트 라인 사이에 전압을 인가하는 단계; 및
    b) 상기 비트 라인의 출력을 감지하는 단계를 포함하는 것을 특징으로 하는 비트 판독방법.
  41. 제 40 항에 있어서,
    상기 제 1 워드 라인은 하부 워드 라인이며, 상기 제 2 워드 라인은 상부 워드 라인인 것을 특징으로 하는 비트 판독방법.
  42. 제 40 항에 있어서,
    상기 제 1 워드 라인은 상부 워드 라인이며, 상기 제 2 워드 라인은 하부 워드 라인인 것을 특징으로 하는 비트 판독방법.
  43. 공용 비트 라인 메모리 배열의 블록 소거 수행방법으로서,
    a) 상부 워드 라인 및 하부 워드 워드 라인에 상기 상부 워드 라인과 상기 하부 워드 라인 사이에 개재된 비트 라인을 제공하여 각 비트 라인이 상부 워드 라인 및 하부 워드 라인 각각 사이에서 교차하는 상위 교점 및 하위 교점을 형성하는 단계로서 각각의 상위 교점 및 각각의 하위 교점에 저항 비트가 형성되는 단계;
    b) 모든 하부 워드 라인을 접지하는 단계;
    c) 모든 상부 워드 라인을 접지하는 단계; 및
    d) 모든 비트 라인에 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 블록 소거 수행방법.
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