JP2003197877A - 共有ビット線クロスポイントメモリアレイ - Google Patents
共有ビット線クロスポイントメモリアレイInfo
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Abstract
(57)【要約】
【課題】 クロスポイントアレイ、およびそれらが伴う
読出し回路のために必要とされる面積を低減する。 【解決手段】 基板１２と、基板１２の上にある複数の
下部ワード線１４と、複数の下部ワード線１４の上にあ
る複数の上部ワード線２２と、複数の下部ワード線１４
と複数の上部ワード線２２との間に置かれた複数のビッ
ト線１８であって、各ビット線１８は、上部ワード線２
２と下部ワード線１４との間で交差するときに、各下部
ワード線１４および各上部ワード線２２とともにクロス
ポイントを形成する、複数のビット線１８と、各クロス
ポイントで、複数の下部ワード線１４と複数のビット線
１８との間に置かれた第１のペロブスカイト材料領域
と、各クロスポイントで、複数の上部ワード線２２と複
数のビット線１８との間に置かれた第２のペロブスカイ
ト材料領域と、を含む。
読出し回路のために必要とされる面積を低減する。 【解決手段】 基板１２と、基板１２の上にある複数の
下部ワード線１４と、複数の下部ワード線１４の上にあ
る複数の上部ワード線２２と、複数の下部ワード線１４
と複数の上部ワード線２２との間に置かれた複数のビッ
ト線１８であって、各ビット線１８は、上部ワード線２
２と下部ワード線１４との間で交差するときに、各下部
ワード線１４および各上部ワード線２２とともにクロス
ポイントを形成する、複数のビット線１８と、各クロス
ポイントで、複数の下部ワード線１４と複数のビット線
１８との間に置かれた第１のペロブスカイト材料領域
と、各クロスポイントで、複数の上部ワード線２２と複
数のビット線１８との間に置かれた第２のペロブスカイ
ト材料領域と、を含む。
Description
【０００１】
【発明の属する技術分野】本願は、「Ｌｏｗ Ｃｒｏｓ
ｓ−ｔａｌｋ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｃｒｏｓｓ
Ｐｏｉｎｔ Ｍｅｍｏｒｙ」と題された、２００１年６
月２８日出願の米国特許出願第０９／８９３，８３０
号、および「Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅｓｉｓｔａｎｃｅ Ｃｒｏｓｓ Ｐｏ
ｉｎｔ Ｍｅｍｏｒｙ」と題された、２００１年６月２
８日出願の米国特許出願第０９／８９４，９２２号の一
部継続出願である。これらの出願はともに、本明細書中
において参考のため援用する。
ｓ−ｔａｌｋ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｃｒｏｓｓ
Ｐｏｉｎｔ Ｍｅｍｏｒｙ」と題された、２００１年６
月２８日出願の米国特許出願第０９／８９３，８３０
号、および「Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａ
ｍｍａｂｌｅＲｅｓｉｓｔａｎｃｅ Ｃｒｏｓｓ Ｐｏ
ｉｎｔ Ｍｅｍｏｒｙ」と題された、２００１年６月２
８日出願の米国特許出願第０９／８９４，９２２号の一
部継続出願である。これらの出願はともに、本明細書中
において参考のため援用する。
【０００２】本発明は、不揮発性メモリに関し、より詳
細には、クロスポイント（ｃｒｏｓｓ ｐｏｉｎｔ）メ
モリ構造に関する。
細には、クロスポイント（ｃｒｏｓｓ ｐｏｉｎｔ）メ
モリ構造に関する。
【０００３】
【従来の技術】ペロブスカイト構造を有する材料のう
ち、巨大磁気抵抗（ＣＭＲ）材料、および高温超伝導
（ＨＴＳＣ）材料は、外部からの影響により変化させら
れ得る電気抵抗特性を有する材料である。
ち、巨大磁気抵抗（ＣＭＲ）材料、および高温超伝導
（ＨＴＳＣ）材料は、外部からの影響により変化させら
れ得る電気抵抗特性を有する材料である。
【０００４】例えば、ペロブスカイト構造を有する材料
の性質は、特にＣＭＲ材料およびＨＴＳＣ材料に関して
は、薄膜材料またはバルク材料に、１つ以上の短い電気
パルスを印加することにより変更され得る。１つまたは
複数のパルスの電界強度または電流密度は、材料の物理
状態を切り換えて、材料の性質を変更するために十分で
ある。パルスは、材料を破損または著しく損傷しないよ
うに十分に低エネルギーである。多重パルスが、材料の
性質の漸進的変化（ｉｎｃｒｅｍｅｎｔａｌｃｈａｎｇ
ｅｓ）を生じさせるために、材料に印加され得る。変化
させられ得る性質の１つが、材料の抵抗である。この変
化は、初期の変化を引き起こすために用いられたパルス
と反対の極性のパルスを用いて、少なくとも部分的に逆
にすることが可能であり得る。
の性質は、特にＣＭＲ材料およびＨＴＳＣ材料に関して
は、薄膜材料またはバルク材料に、１つ以上の短い電気
パルスを印加することにより変更され得る。１つまたは
複数のパルスの電界強度または電流密度は、材料の物理
状態を切り換えて、材料の性質を変更するために十分で
ある。パルスは、材料を破損または著しく損傷しないよ
うに十分に低エネルギーである。多重パルスが、材料の
性質の漸進的変化（ｉｎｃｒｅｍｅｎｔａｌｃｈａｎｇ
ｅｓ）を生じさせるために、材料に印加され得る。変化
させられ得る性質の１つが、材料の抵抗である。この変
化は、初期の変化を引き起こすために用いられたパルス
と反対の極性のパルスを用いて、少なくとも部分的に逆
にすることが可能であり得る。
【０００５】
【発明が解決しようとする課題】クロスポイントメモリ
アレイは、それらが伴う読出し回路とともに、チップの
表面積のかなりの部分を用い得る。チップサイズの低減
には、相応する経済的利益がある。よって、クロスポイ
ントアレイ、およびそれらが伴う読出し回路のために必
要とされる面積を低減する、メモリ構造が提供される。
アレイは、それらが伴う読出し回路とともに、チップの
表面積のかなりの部分を用い得る。チップサイズの低減
には、相応する経済的利益がある。よって、クロスポイ
ントアレイ、およびそれらが伴う読出し回路のために必
要とされる面積を低減する、メモリ構造が提供される。
【０００６】本発明の目的は、クロスポイントアレイ、
およびそれらが伴う読出し回路のために必要とされる面
積を低減するメモリ構造を提供することである。
およびそれらが伴う読出し回路のために必要とされる面
積を低減するメモリ構造を提供することである。
【０００７】
【課題を解決するための手段】本発明によるメモリ構造
は、基板と、該基板の上にある複数の下部ワード線と、
該複数の下部ワード線の上にある複数の上部ワード線
と、該複数の下部ワード線と該複数の上部ワード線との
間に置かれた複数のビット線であって、各ビット線は、
該上部ワード線と該下部ワード線との間で交差するとき
に、各下部ワード線および各上部ワード線とともにクロ
スポイントを形成する、複数のビット線と、各クロスポ
イントで、該複数の下部ワード線と該複数のビット線と
の間に置かれた第１のペロブスカイト材料領域と、各ク
ロスポイントで、該複数の上部ワード線と該複数のビッ
ト線との間に置かれた第２のペロブスカイト材料領域と
を含む。
は、基板と、該基板の上にある複数の下部ワード線と、
該複数の下部ワード線の上にある複数の上部ワード線
と、該複数の下部ワード線と該複数の上部ワード線との
間に置かれた複数のビット線であって、各ビット線は、
該上部ワード線と該下部ワード線との間で交差するとき
に、各下部ワード線および各上部ワード線とともにクロ
スポイントを形成する、複数のビット線と、各クロスポ
イントで、該複数の下部ワード線と該複数のビット線と
の間に置かれた第１のペロブスカイト材料領域と、各ク
ロスポイントで、該複数の上部ワード線と該複数のビッ
ト線との間に置かれた第２のペロブスカイト材料領域と
を含む。
【０００８】前記複数の下部ワード線は、前記複数の下
部ビット線の上にある前記ペロブスカイト材料のエピタ
キシャル形成を可能にする下部電極材料を含んでもよ
い。
部ビット線の上にある前記ペロブスカイト材料のエピタ
キシャル形成を可能にする下部電極材料を含んでもよ
い。
【０００９】前記下部電極材料はＹＢＣＯであってもよ
い。
い。
【００１０】前記下部電極材料はプラチナまたはイリジ
ウムであってもよい。
ウムであってもよい。
【００１１】前記第１のペロブスカイト材料領域は巨大
磁気抵抗（ＣＭＲ）材料であってもよい。
磁気抵抗（ＣＭＲ）材料であってもよい。
【００１２】前記第１のペロブスカイト材料領域はＰｒ
０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であってもよ
い。
０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）であってもよ
い。
【００１３】前記第１のペロブスカイト材料領域はＧｄ
０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋ ５であってもよい。
０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋ ５であってもよい。
【００１４】本発明によるメモリ構造を製造する方法
は、ａ）半導体基板を設ける工程と、ｂ） 複数の下部
ワード線を形成する工程と、ｃ）該下部ワード線の上に
ある絶縁材料を堆積する工程と、ｄ）該下部ワード線へ
の開口部をエッチングする工程と、ｅ）該下部ワード線
および該絶縁材料の上にある第１のペロブスカイト材料
層を堆積する工程と、ｆ）該第１のペロブスカイト材料
層を研磨する工程であって、それによって、ペロブスカ
イト材料が該開口部内に残り、抵抗性ビットを形成す
る、工程と、ｇ）該ペロブスカイト材料層の上にある複
数のビット線を形成する工程と、ｈ）該ビット線の上に
あるさらなる絶縁材料層を堆積する工程と、ｉ）該複数
のビット線への別の開口部をエッチングする工程と、
ｊ）該ビット線および該絶縁材料の上にある第２のペロ
ブスカイト材料層を堆積する工程と、ｋ）該第２のペロ
ブスカイト材料層を研磨する工程であって、それによっ
て、ペロブスカイト材料が残り、抵抗性ビットを形成す
る、工程と、ｌ）該ペロブスカイト材料層の上にある複
数の上部ワード線を形成する工程とを包含する。
は、ａ）半導体基板を設ける工程と、ｂ） 複数の下部
ワード線を形成する工程と、ｃ）該下部ワード線の上に
ある絶縁材料を堆積する工程と、ｄ）該下部ワード線へ
の開口部をエッチングする工程と、ｅ）該下部ワード線
および該絶縁材料の上にある第１のペロブスカイト材料
層を堆積する工程と、ｆ）該第１のペロブスカイト材料
層を研磨する工程であって、それによって、ペロブスカ
イト材料が該開口部内に残り、抵抗性ビットを形成す
る、工程と、ｇ）該ペロブスカイト材料層の上にある複
数のビット線を形成する工程と、ｈ）該ビット線の上に
あるさらなる絶縁材料層を堆積する工程と、ｉ）該複数
のビット線への別の開口部をエッチングする工程と、
ｊ）該ビット線および該絶縁材料の上にある第２のペロ
ブスカイト材料層を堆積する工程と、ｋ）該第２のペロ
ブスカイト材料層を研磨する工程であって、それによっ
て、ペロブスカイト材料が残り、抵抗性ビットを形成す
る、工程と、ｌ）該ペロブスカイト材料層の上にある複
数の上部ワード線を形成する工程とを包含する。
【００１５】前記下部ワード線は、前記下部ワード線の
上にある前記ペロブスカイト材料層のエピタキシャル形
成を可能にする下部電極材料を含んでもよい。
上にある前記ペロブスカイト材料層のエピタキシャル形
成を可能にする下部電極材料を含んでもよい。
【００１６】前記下部ワード線材料はＹＢＣＯであって
もよい。
もよい。
【００１７】前記下部ワード線材料はプラチナまたはイ
リジウムであってもよい。
リジウムであってもよい。
【００１８】前記絶縁材料は二酸化シリコンであっても
よい。
よい。
【００１９】前記ペロブスカイト材料は巨大磁気抵抗
（ＣＭＲ）材料であってもよい。
（ＣＭＲ）材料であってもよい。
【００２０】前記ペロブスカイト材料はＰｒ０．７Ｃａ
０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
【００２１】前記ペロブスカイト材料はＧｄ０．７Ｃａ
０．３ＢａＣｏ２Ｏ５＋５であってもよい。
０．３ＢａＣｏ２Ｏ５＋５であってもよい。
【００２２】前記ペロブスカイト材料を研磨する工程は
化学的機械的研磨を含んでもよい。
化学的機械的研磨を含んでもよい。
【００２３】前記複数のビット線は、クロスポイントメ
モリ構成を形成する前記複数の下部ワード線の上にあっ
てもよい。
モリ構成を形成する前記複数の下部ワード線の上にあっ
てもよい。
【００２４】前記複数の上部ワード線は、クロスポイン
トメモリ構成を形成する前記複数のビット線の上にあっ
てもよい。
トメモリ構成を形成する前記複数のビット線の上にあっ
てもよい。
【００２５】前記ペロブスカイト材料層を堆積する前
に、メモリ回路を形成する工程をさらに包含してもよ
い。
に、メモリ回路を形成する工程をさらに包含してもよ
い。
【００２６】本発明によるメモリ構造は、ａ）基板と、
ｂ）該基板の上にある複数の下部ワード線と、ｃ）該複
数の下部ワード線の上にある複数の上部ワード線と、
ｄ）該複数の下部ワード線と該複数の上部ワード線との
間に置かれた複数のビット線であって、各ビット線は、
該上部ワード線と該下部ワード線との間で交差するとき
に、各下部ワード線および各上部ワード線とともにクロ
スポイントを形成する、複数のビット線と、ｅ）該複数
の下部ワード線と該複数のビット線との間に置かれた第
１の連続的な活性層と、ｆ）該複数の上部ワード線と該
複数のビット線との間に置かれた第２の連続的な活性層
とを含む。
ｂ）該基板の上にある複数の下部ワード線と、ｃ）該複
数の下部ワード線の上にある複数の上部ワード線と、
ｄ）該複数の下部ワード線と該複数の上部ワード線との
間に置かれた複数のビット線であって、各ビット線は、
該上部ワード線と該下部ワード線との間で交差するとき
に、各下部ワード線および各上部ワード線とともにクロ
スポイントを形成する、複数のビット線と、ｅ）該複数
の下部ワード線と該複数のビット線との間に置かれた第
１の連続的な活性層と、ｆ）該複数の上部ワード線と該
複数のビット線との間に置かれた第２の連続的な活性層
とを含む。
【００２７】該下部ワード線は、該下部ワード線の上に
ある該ペロブスカイト材料のエピタキシャル形成を可能
にする下部電極材料を含んでもよい。
ある該ペロブスカイト材料のエピタキシャル形成を可能
にする下部電極材料を含んでもよい。
【００２８】前記下部電極材料はＹＢＣＯであってもよ
い。
い。
【００２９】前記下部ワード線はプラチナまたはイリジ
ウムであってもよい。
ウムであってもよい。
【００３０】前記第１の連続的な活性層はペロブスカイ
ト材料であってもよい。
ト材料であってもよい。
【００３１】前記第１の連続的な活性層は巨大磁気抵抗
（ＣＭＲ）材料であってもよい。
（ＣＭＲ）材料であってもよい。
【００３２】前記第１の連続的な活性層はＰｒ０．７Ｃ
ａ０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
ａ０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
【００３３】前記第１の連続的な活性層はＧｄ０．７Ｃ
ａ０．３ＢａＣｏ２Ｏ５＋５であってもよい。
ａ０．３ＢａＣｏ２Ｏ５＋５であってもよい。
【００３４】本発明によるメモリ構造を製造する方法
は、ａ）半導体基板を設ける工程と、ｂ）複数の下部ワ
ード線を形成する工程と、ｃ）該下部ワード線の上にあ
る第１のペロブスカイト材料層を堆積する工程と、ｄ）
該第１のペロブスカイト材料層をメモリアレイエリアの
外側の領域から除去する工程であって、それによって、
該第１のペロブスカイト材料層が該メモリアレイエリア
内に残る、工程と、ｅ）該ペロブスカイト材料層の上に
ある複数のビット線を形成する工程と、ｆ）該複数のビ
ット線の上にある第２のペロブスカイト材料層を堆積す
る工程と、ｇ）該第２のペロブスカイト材料層を該メモ
リアレイエリアの外側の領域から除去する工程であっ
て、それによって、該第２のペロブスカイト材料層が該
メモリアレイエリア内に残る、工程とを包含する。
は、ａ）半導体基板を設ける工程と、ｂ）複数の下部ワ
ード線を形成する工程と、ｃ）該下部ワード線の上にあ
る第１のペロブスカイト材料層を堆積する工程と、ｄ）
該第１のペロブスカイト材料層をメモリアレイエリアの
外側の領域から除去する工程であって、それによって、
該第１のペロブスカイト材料層が該メモリアレイエリア
内に残る、工程と、ｅ）該ペロブスカイト材料層の上に
ある複数のビット線を形成する工程と、ｆ）該複数のビ
ット線の上にある第２のペロブスカイト材料層を堆積す
る工程と、ｇ）該第２のペロブスカイト材料層を該メモ
リアレイエリアの外側の領域から除去する工程であっ
て、それによって、該第２のペロブスカイト材料層が該
メモリアレイエリア内に残る、工程とを包含する。
【００３５】前記下部ワード線は、前記下部電極の上に
ある前記ペロブスカイト材料層のエピタキシャル形成を
可能にする、下部電極材料を含んでもよい。
ある前記ペロブスカイト材料層のエピタキシャル形成を
可能にする、下部電極材料を含んでもよい。
【００３６】前記下部電極材料はＹＢＣＯであってもよ
い。
い。
【００３７】前記下部ワード線材料はプラチナまたはイ
リジウムであってもよい。
リジウムであってもよい。
【００３８】前記ペロブスカイト材料は巨大磁気抵抗
（ＣＭＲ）材料であってもよい。
（ＣＭＲ）材料であってもよい。
【００３９】前記ペロブスカイト材料はＰｒ０．７Ｃａ
０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
０．３ＭｎＯ３（ＰＣＭＯ）であってもよい。
【００４０】前記ペロブスカイト材料はＧｄ０．７Ｃａ
０．３ＢａＣｏ２Ｏ５＋５であってもよい。
０．３ＢａＣｏ２Ｏ５＋５であってもよい。
【００４１】前記ビット線はクロスポイントメモリ構成
を形成する前記下部ワード線の上にあり、前記上部ワー
ド線はクロスポイントメモリ構成を形成する前記ビット
線の上にあってもよい。
を形成する前記下部ワード線の上にあり、前記上部ワー
ド線はクロスポイントメモリ構成を形成する前記ビット
線の上にあってもよい。
【００４２】本発明によるメモリアレイ内のビットの抵
抗率を変える方法は、第１のワード線とビット線との間
に電圧を印加しつつ、第２のワード線が浮遊することを
可能にし、該ビット線と該第２のワード線との間に信号
が流れないようにする工程を包含する。
抗率を変える方法は、第１のワード線とビット線との間
に電圧を印加しつつ、第２のワード線が浮遊することを
可能にし、該ビット線と該第２のワード線との間に信号
が流れないようにする工程を包含する。
【００４３】前記第１のワード線は下部ワード線であ
り、前記第２のワード線は上部ワード線であってもよ
い。
り、前記第２のワード線は上部ワード線であってもよ
い。
【００４４】前記第１のワード線は上部ワード線であ
り、前記第２のワード線は下部ワード線であってもよ
い。
り、前記第２のワード線は下部ワード線であってもよ
い。
【００４５】前記プログラミング電圧は複数の電圧パル
スを含んでもよく、それにより、前記ビットの抵抗率が
前記ビットを損傷させず変化する。
スを含んでもよく、それにより、前記ビットの抵抗率が
前記ビットを損傷させず変化する。
【００４６】本発明によるメモリアレイ内の多重抵抗状
態を有するビットを読み出す方法は、ａ）第１のワード
線とビット線との間に電圧を印加しつつ、第２のワード
線が浮遊することを可能にし、該ビット線と該第２のワ
ード線との間に電流が流れないようにする工程と、ｂ）
該ビット線の出力を検出する工程とを包含する。
態を有するビットを読み出す方法は、ａ）第１のワード
線とビット線との間に電圧を印加しつつ、第２のワード
線が浮遊することを可能にし、該ビット線と該第２のワ
ード線との間に電流が流れないようにする工程と、ｂ）
該ビット線の出力を検出する工程とを包含する。
【００４７】前記第１のワード線は下部ワード線であ
り、前記第２のワード線は上部ワード線であってもよ
い。
り、前記第２のワード線は上部ワード線であってもよ
い。
【００４８】前記第１のワード線は上部ワード線であ
り、前記第２のワード線は下部ワード線であってもよ
い。
り、前記第２のワード線は下部ワード線であってもよ
い。
【００４９】本発明による共有ビット線メモリアレイの
ブロック消去を行う方法は、ａ）上部ワード線および下
部ワード線を有するメモリアレイに、該上部ワード線と
該下部ワード線との間に置かれたビット線を設けること
により、各ビットが各上部ワード線と各下部ワード線の
間を交差する、上側クロスポイントおよび下側クロスポ
イントを形成する工程であって、抵抗性ビットが、各上
側クロスポイントおよび各下側クロスポイントに形成さ
れる、工程と、ｂ）全ての下部ワード線を接地する工程
と、ｃ）全ての上部ワード線を接地する工程と、ｄ）消
去電圧を全てのビット線に印加する工程とを包含する。
ブロック消去を行う方法は、ａ）上部ワード線および下
部ワード線を有するメモリアレイに、該上部ワード線と
該下部ワード線との間に置かれたビット線を設けること
により、各ビットが各上部ワード線と各下部ワード線の
間を交差する、上側クロスポイントおよび下側クロスポ
イントを形成する工程であって、抵抗性ビットが、各上
側クロスポイントおよび各下側クロスポイントに形成さ
れる、工程と、ｂ）全ての下部ワード線を接地する工程
と、ｃ）全ての上部ワード線を接地する工程と、ｄ）消
去電圧を全てのビット線に印加する工程とを包含する。
【００５０】各ビット線を２組のワード線で共有するこ
とにより、各クロスポイントの面積では、１つではな
く、２つのビットを有することができ、１ビット毎のビ
ット線の数が低減されるため、読出し回路の数が低減さ
れる。
とにより、各クロスポイントの面積では、１つではな
く、２つのビットを有することができ、１ビット毎のビ
ット線の数が低減されるため、読出し回路の数が低減さ
れる。
【００５１】共有ビット線クロスポイントメモリアレイ
構造は、製造方法および使用方法とともに提供される。
このメモリ構造は下部ワード線を含み、その下部ワード
線の上に上部ワード線有する。第１のクロスポイントが
下部ワード線とビット線との間に形成され、第２のクロ
スポイントがビット線と上部ワード線との間に形成され
るように、ビット線が下部ワード線と上部ワード線との
間に置かれる。例えば、抵抗が入力電圧に応じて変化し
得る性質を有する材料が、ビット線の上下の各クロスポ
イントに提供される。
構造は、製造方法および使用方法とともに提供される。
このメモリ構造は下部ワード線を含み、その下部ワード
線の上に上部ワード線有する。第１のクロスポイントが
下部ワード線とビット線との間に形成され、第２のクロ
スポイントがビット線と上部ワード線との間に形成され
るように、ビット線が下部ワード線と上部ワード線との
間に置かれる。例えば、抵抗が入力電圧に応じて変化し
得る性質を有する材料が、ビット線の上下の各クロスポ
イントに提供される。
【００５２】各ビットは、電圧信号をビット線と適切な
ワード線との間に印加しつつ、他のワード線を浮動のま
まにすることによりプログラムされ得る。同様に、ビッ
トは、読出し電圧を所望のワード線に印加しつつ、ビッ
ト線から信号を読み出すことにより読み出され得る。ブ
ロック消去もまた、全てのワード線を接地しつつ、消去
電圧信号を１以上のビット線に印加することにより達成
され得る。
ワード線との間に印加しつつ、他のワード線を浮動のま
まにすることによりプログラムされ得る。同様に、ビッ
トは、読出し電圧を所望のワード線に印加しつつ、ビッ
ト線から信号を読み出すことにより読み出され得る。ブ
ロック消去もまた、全てのワード線を接地しつつ、消去
電圧信号を１以上のビット線に印加することにより達成
され得る。
【００５３】
【発明の実施の形態】図１は、共有ビット線クロスポイ
ントメモリアレイエリア１０を示す等角図である。メモ
リアレイエリア１０の実施形態は、その上に複数の下部
ワード線１４が形成された基板１２を含む。酸化物層１
６は、基板１２および下部ワード線１４の上にある。複
数のビット線１８は、酸化物層１６の上にある。第２の
酸化物層２０は、複数のビット線１８の上にある。複数
の上部ワード線２２は、第２の酸化物層２０の上にあ
る。パシベーション層２４は、複数の上部ワード線２２
の上にある。等角図より明らかなように、クロスポイン
ト構成は、下部ワード線とビット線との間、および上部
ワード線とビット線との間に形成される。このように、
２組のワード線が１組のビット線を共有する。低クロス
トークバージョンでは、酸化物層１６がエッチングされ
ることにより、ペロブスカイト材料を堆積することがで
き、各クロスポイントで、複数の下部ワード線１４を複
数のビット線１８に接続し得る。同様の構造が、ビット
線と複数の上部ワード線との間に形成され得る。あるい
は、連続的な活性領域が、酸化物層１６および第２の酸
化物層２０の代わりに用いられ得る。
ントメモリアレイエリア１０を示す等角図である。メモ
リアレイエリア１０の実施形態は、その上に複数の下部
ワード線１４が形成された基板１２を含む。酸化物層１
６は、基板１２および下部ワード線１４の上にある。複
数のビット線１８は、酸化物層１６の上にある。第２の
酸化物層２０は、複数のビット線１８の上にある。複数
の上部ワード線２２は、第２の酸化物層２０の上にあ
る。パシベーション層２４は、複数の上部ワード線２２
の上にある。等角図より明らかなように、クロスポイン
ト構成は、下部ワード線とビット線との間、および上部
ワード線とビット線との間に形成される。このように、
２組のワード線が１組のビット線を共有する。低クロス
トークバージョンでは、酸化物層１６がエッチングされ
ることにより、ペロブスカイト材料を堆積することがで
き、各クロスポイントで、複数の下部ワード線１４を複
数のビット線１８に接続し得る。同様の構造が、ビット
線と複数の上部ワード線との間に形成され得る。あるい
は、連続的な活性領域が、酸化物層１６および第２の酸
化物層２０の代わりに用いられ得る。
【００５４】「上部」および「下部」なる用語は、図面
に関する説明を容易にするためのものであり、特定の適
応を必要とするものとして解釈すべきではないことに留
意されたい。デバイスは、製造および動作中、任意の空
間的適応（ｓｐａｔｉａｌｏｒｉｅｎｔａｔｉｏｎ）を
有し得る。
に関する説明を容易にするためのものであり、特定の適
応を必要とするものとして解釈すべきではないことに留
意されたい。デバイスは、製造および動作中、任意の空
間的適応（ｓｐａｔｉａｌｏｒｉｅｎｔａｔｉｏｎ）を
有し得る。
【００５５】図１は、メモリアレイエリアのみを示す。
実際のデバイスでは、基板１２、下部ワード線１４、ビ
ット線１８、および上部ワード線２２が、メモリアレイ
エリアを十分に越えて、他のデバイス構造を含む他のエ
リアにまで延び得ることは明らかである。
実際のデバイスでは、基板１２、下部ワード線１４、ビ
ット線１８、および上部ワード線２２が、メモリアレイ
エリアを十分に越えて、他のデバイス構造を含む他のエ
リアにまで延び得ることは明らかである。
【００５６】低クロストーク抵抗メモリアレイを形成す
る方法を提供する。図２は、いくつかの初期的な処理を
行った後のクロスポイントメモリアレイエリア１０の断
面図を示す。メモリアレイエリア１０は、その上に下部
ワード線１４が形成された基板１２を含む。基板上に堆
積され、下部ワード線１４上で約５００ｎｍ〜１０００
ｎｍの厚さである酸化物層１６は、下部ワード線上で約
５０ｎｍ〜５００ｎｍの厚さにまで平坦化される。酸化
物層１６はエッチングされ、下部ワード線１４へのアク
セスを可能にする開口部１５を形成する。
る方法を提供する。図２は、いくつかの初期的な処理を
行った後のクロスポイントメモリアレイエリア１０の断
面図を示す。メモリアレイエリア１０は、その上に下部
ワード線１４が形成された基板１２を含む。基板上に堆
積され、下部ワード線１４上で約５００ｎｍ〜１０００
ｎｍの厚さである酸化物層１６は、下部ワード線上で約
５０ｎｍ〜５００ｎｍの厚さにまで平坦化される。酸化
物層１６はエッチングされ、下部ワード線１４へのアク
セスを可能にする開口部１５を形成する。
【００５７】基板１２は、ＬａＡｌＯ３、Ｓｉ、ＳｉＯ
２、ＴｉＮまたは他の材料等のアモルファス、多結晶、
または結晶のいずれかである、任意の適切な材料であ
る。
２、ＴｉＮまたは他の材料等のアモルファス、多結晶、
または結晶のいずれかである、任意の適切な材料であ
る。
【００５８】下部ワード線１４は、導電性酸化物または
他の導電性材料から形成される。好適な実施形態では、
導電性材料は、上にあるペロブスカイト材料のエピタキ
シャル成長を可能にする、ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣ
Ｏ）等の材料である。別の好適な実施形態では、導電性
材料は、プラチナまたはイリジウムである。下部ワード
線は、約５ｎｍ〜約５００ｎｍの範囲の厚さである。
他の導電性材料から形成される。好適な実施形態では、
導電性材料は、上にあるペロブスカイト材料のエピタキ
シャル成長を可能にする、ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣ
Ｏ）等の材料である。別の好適な実施形態では、導電性
材料は、プラチナまたはイリジウムである。下部ワード
線は、約５ｎｍ〜約５００ｎｍの範囲の厚さである。
【００５９】次に、図３を参照して、ペロブスカイト材
料層１７が酸化物１６の上に堆積され、開口部１５が埋
められる。ペロブスカイト材料１７は、電気信号に応答
して変化する抵抗率を有し得る材料である。ペロブスカ
イト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料、
または高温超伝導（ＨＴＳＣ）材料であり、例えば、Ｐ
ｒ０．７Ｃａ０．３ＭＮＯ３（ＰＣＭＯ）である。適切
な材料の別の例は、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ
５＋５である。ペロブスカイト材料は、好適には、研磨
後の厚さが約５０ｎｍ〜５００ｎｍの厚さである。ペロ
ブスカイト材料１７は、パルス化レーザ堆積、ｒｆ−ス
パッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆
積、ゾルゲル堆積、および有機金属化学気相成長を含む
任意の適切な堆積技術を用いて堆積され得る。ペロブス
カイト材料は、好適には、ＣＭＰを用いて研磨される。
料層１７が酸化物１６の上に堆積され、開口部１５が埋
められる。ペロブスカイト材料１７は、電気信号に応答
して変化する抵抗率を有し得る材料である。ペロブスカ
イト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料、
または高温超伝導（ＨＴＳＣ）材料であり、例えば、Ｐ
ｒ０．７Ｃａ０．３ＭＮＯ３（ＰＣＭＯ）である。適切
な材料の別の例は、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ
５＋５である。ペロブスカイト材料は、好適には、研磨
後の厚さが約５０ｎｍ〜５００ｎｍの厚さである。ペロ
ブスカイト材料１７は、パルス化レーザ堆積、ｒｆ−ス
パッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆
積、ゾルゲル堆積、および有機金属化学気相成長を含む
任意の適切な堆積技術を用いて堆積され得る。ペロブス
カイト材料は、好適には、ＣＭＰを用いて研磨される。
【００６０】図４は、ビット線１８の堆積およびパター
ニング後のメモリアレイエリア１０を示す。ビット線１
８は導電性材料を含み、好適には、ＹＢＣＯ、プラチ
ナ、イリジウム、銅、銀、または金を含む。ここで、下
部ワード線１４とビット線１８との間に置かれたペロブ
スカイト材料が、１組の抵抗性メモリビット２５とな
る。
ニング後のメモリアレイエリア１０を示す。ビット線１
８は導電性材料を含み、好適には、ＹＢＣＯ、プラチ
ナ、イリジウム、銅、銀、または金を含む。ここで、下
部ワード線１４とビット線１８との間に置かれたペロブ
スカイト材料が、１組の抵抗性メモリビット２５とな
る。
【００６１】図５は、第２の酸化物層２０の堆積後、な
らびにペロブスカイト材料２７のパターニング、堆積お
よび研磨後のメモリエリア１０を示す。この処理は、図
３に関して上述された処理と同様のものである。
らびにペロブスカイト材料２７のパターニング、堆積お
よび研磨後のメモリエリア１０を示す。この処理は、図
３に関して上述された処理と同様のものである。
【００６２】図６は、上部ワード線２２の形成後、およ
びメモリアレイエリアのパッシベーション後のメモリア
レイエリア１０を示す。ここで、上部ワード線２２とビ
ット線１８との間に置かれたペロブスカイト材料が、第
２の組の抵抗性メモリビット２９となる。上部ワード線
２２および下部ワード線１４は、それぞれ、好適には、
実質的に平行な行である。上部ワード線２２および下部
ワード線１４は、それぞれが規則的なパターンでビット
線と交差するように、ビット線１８に対して、クロスポ
イント配列で配列される。クロスポイントとは、上部ワ
ード線または下部ワード線のいずれかのワード線がビッ
ト線と交差する各位置を指す。示されるとおり、ワード
線およびビット線は、相互に、実質的に９０度で配列さ
れる。示され説明されるとおり、上部ワード線および下
部ワード線は、相互に直接的にアライメントされるが、
相互にオフセットすることも可能である。その場合、下
部ワード線とビット線との間に形成されたいずれのビッ
トも、ビット線と上部ワード線との間に形成された対応
するビットとはアライメントされない。
びメモリアレイエリアのパッシベーション後のメモリア
レイエリア１０を示す。ここで、上部ワード線２２とビ
ット線１８との間に置かれたペロブスカイト材料が、第
２の組の抵抗性メモリビット２９となる。上部ワード線
２２および下部ワード線１４は、それぞれ、好適には、
実質的に平行な行である。上部ワード線２２および下部
ワード線１４は、それぞれが規則的なパターンでビット
線と交差するように、ビット線１８に対して、クロスポ
イント配列で配列される。クロスポイントとは、上部ワ
ード線または下部ワード線のいずれかのワード線がビッ
ト線と交差する各位置を指す。示されるとおり、ワード
線およびビット線は、相互に、実質的に９０度で配列さ
れる。示され説明されるとおり、上部ワード線および下
部ワード線は、相互に直接的にアライメントされるが、
相互にオフセットすることも可能である。その場合、下
部ワード線とビット線との間に形成されたいずれのビッ
トも、ビット線と上部ワード線との間に形成された対応
するビットとはアライメントされない。
【００６３】本方法の好適な実施形態では、メモリ回路
のトランジスタ構造、相互接続、または他の構成要素の
うちの１つ以上が、メモリアレイエリア１０の形成の前
に形成され得る。メモリアレイエリア１０より先にメモ
リ回路の構成要素を形成することにより、後の処理によ
るペロブスカイト材料の劣化の可能性が低減されるか、
またはなくなる。
のトランジスタ構造、相互接続、または他の構成要素の
うちの１つ以上が、メモリアレイエリア１０の形成の前
に形成され得る。メモリアレイエリア１０より先にメモ
リ回路の構成要素を形成することにより、後の処理によ
るペロブスカイト材料の劣化の可能性が低減されるか、
またはなくなる。
【００６４】図７〜図１１は、共有ビット線メモリ構造
および処理方法の別の実施形態を示す。図７は、いくつ
かの初期的な処理を行った後のクロスポイントメモリア
レイエリア１０の断面図を示す。メモリアレイエリア１
０は、その上に下部ワード線１４が形成された基板１２
を含む。第１の活性材料層７６は、下部ワード線上に堆
積される。活性材料は、好適には、巨大磁気抵抗（ＣＭ
Ｒ）材料または高温超伝導（ＨＴＳＣ）材料等のペロブ
スカイト材料であり、例えば、Ｐｒ０．７Ｃａ ０．３Ｍ
ＮＯ３（ＰＣＭＯ）である。適切な材料の別の例は、Ｇ
ｄ０．７Ｃａ０ ．３ＢａＣｏ２Ｏ５＋５である。第１の
活性材料層７６は、好適には、約５ｎｍ〜５００ｎｍの
厚さである。活性材料は、パルス化レーザ堆積、ｒｆ−
スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆
積、ゾルゲル堆積、および有機金属化学気相成長を含む
任意の適切な堆積技術を用いて堆積され得る。活性材料
は、図８に示すように、イオンミリングまたは他の適切
な処理により、メモリアレイエリアの外側から除去され
る。また、大きな溝部を形成し、その上にペロブスカイ
ト材料を堆積し、次いで、化学的機械的研磨（ＣＭＰ）
を用いて第１の活性材料層７６を形成することも可能で
ある。
および処理方法の別の実施形態を示す。図７は、いくつ
かの初期的な処理を行った後のクロスポイントメモリア
レイエリア１０の断面図を示す。メモリアレイエリア１
０は、その上に下部ワード線１４が形成された基板１２
を含む。第１の活性材料層７６は、下部ワード線上に堆
積される。活性材料は、好適には、巨大磁気抵抗（ＣＭ
Ｒ）材料または高温超伝導（ＨＴＳＣ）材料等のペロブ
スカイト材料であり、例えば、Ｐｒ０．７Ｃａ ０．３Ｍ
ＮＯ３（ＰＣＭＯ）である。適切な材料の別の例は、Ｇ
ｄ０．７Ｃａ０ ．３ＢａＣｏ２Ｏ５＋５である。第１の
活性材料層７６は、好適には、約５ｎｍ〜５００ｎｍの
厚さである。活性材料は、パルス化レーザ堆積、ｒｆ−
スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆
積、ゾルゲル堆積、および有機金属化学気相成長を含む
任意の適切な堆積技術を用いて堆積され得る。活性材料
は、図８に示すように、イオンミリングまたは他の適切
な処理により、メモリアレイエリアの外側から除去され
る。また、大きな溝部を形成し、その上にペロブスカイ
ト材料を堆積し、次いで、化学的機械的研磨（ＣＭＰ）
を用いて第１の活性材料層７６を形成することも可能で
ある。
【００６５】図９は、ビット線１８の形成後のメモリア
レイエリア１０を示す。ビット線１８は、酸化物層を堆
積し、第１の活性材料層７６への開口部を形成するため
にパターニングすることにより形成される。次いで、適
切な導電性材料が堆積され、研磨され、ビット線１８が
形成される。
レイエリア１０を示す。ビット線１８は、酸化物層を堆
積し、第１の活性材料層７６への開口部を形成するため
にパターニングすることにより形成される。次いで、適
切な導電性材料が堆積され、研磨され、ビット線１８が
形成される。
【００６６】図１０は、第２の活性材料層８０の堆積お
よびパターニング後のメモリアレイエリア１０を示す。
第２の活性材料層８０は、第１の活性材料層７６の形成
に関して上述された方法を用いて形成される。
よびパターニング後のメモリアレイエリア１０を示す。
第２の活性材料層８０は、第１の活性材料層７６の形成
に関して上述された方法を用いて形成される。
【００６７】図１１は、上部ワード線２２の形成後およ
びパッシベーション酸化物９０の堆積後のメモリアレイ
エリア１０を示す。各上部ワード線２２は、各ビット線
１８とともにクロスポイントを形成する。第２の活性材
料層は、形成されたとおり高抵抗性材料である。各ワー
ド線と各ビット線との間に電圧信号を印加し、活性材料
の領域を低抵抗状態に変換することにより、上部抵抗性
ビットが各クロスポイントに形成され得る。同様に、下
部抵抗ビットが、下部ワード線とビット線との間に形成
され得る。クロスポイントの各領域は、一般に、ビット
に対応する。
びパッシベーション酸化物９０の堆積後のメモリアレイ
エリア１０を示す。各上部ワード線２２は、各ビット線
１８とともにクロスポイントを形成する。第２の活性材
料層は、形成されたとおり高抵抗性材料である。各ワー
ド線と各ビット線との間に電圧信号を印加し、活性材料
の領域を低抵抗状態に変換することにより、上部抵抗性
ビットが各クロスポイントに形成され得る。同様に、下
部抵抗ビットが、下部ワード線とビット線との間に形成
され得る。クロスポイントの各領域は、一般に、ビット
に対応する。
【００６８】ビット線はまた、下部ワード線とともにク
ロスポイントアレイを形成する。電圧信号を印加するこ
とにより、１組の下部抵抗ビットが形成され得る。そし
て、各ビット線は、１組の上部抵抗性ビットを上部ワー
ド線のうちの１つに接続し、１組の下部抵抗性ビットを
下部ワード線のうちの１つに接続する。これにより、２
組のワード線が１組のビット線を共有することが可能に
なる。また、これにより、より少数のビット線読出し回
路を所与の数の所望のビットに対して用いることが可能
になる。
ロスポイントアレイを形成する。電圧信号を印加するこ
とにより、１組の下部抵抗ビットが形成され得る。そし
て、各ビット線は、１組の上部抵抗性ビットを上部ワー
ド線のうちの１つに接続し、１組の下部抵抗性ビットを
下部ワード線のうちの１つに接続する。これにより、２
組のワード線が１組のビット線を共有することが可能に
なる。また、これにより、より少数のビット線読出し回
路を所与の数の所望のビットに対して用いることが可能
になる。
【００６９】デバイスが完成し動作すると、プログラム
および読出しをすることができる。各ビットの抵抗率
は、単一のビットをプログラムまたは消去するために変
化させられ得る。この抵抗率は、１本のワード線と１本
のビット線との間にプログラミング電圧を印加しつつ、
残りのワード線が浮遊することを可能にし、他のワード
線とビット線との間に信号が流れないようにすることに
より変化する。これは、プログラミング電圧が上部ワー
ド線に印加されているときに、下部ワード線が浮遊する
ように設定するか、またはその逆に設定することを含
む。これにより、例えば、下位ビットに影響を与えるこ
となく、上位ビットをプログラムすることが可能にな
る。
および読出しをすることができる。各ビットの抵抗率
は、単一のビットをプログラムまたは消去するために変
化させられ得る。この抵抗率は、１本のワード線と１本
のビット線との間にプログラミング電圧を印加しつつ、
残りのワード線が浮遊することを可能にし、他のワード
線とビット線との間に信号が流れないようにすることに
より変化する。これは、プログラミング電圧が上部ワー
ド線に印加されているときに、下部ワード線が浮遊する
ように設定するか、またはその逆に設定することを含
む。これにより、例えば、下位ビットに影響を与えるこ
となく、上位ビットをプログラムすることが可能にな
る。
【００７０】プログラミング電圧は、ビットを損傷させ
ずにビットの抵抗率を変化させることが可能な電圧であ
る。いくつかの場合、ビットを損傷させずにビットの抵
抗率を変化させることが可能な一定の電圧を印加するこ
とが不可能であり得る。プログラミング電圧は、ビット
を損傷させずに抵抗率を変化させ得る一連の電圧パルス
を必要とし得る。
ずにビットの抵抗率を変化させることが可能な電圧であ
る。いくつかの場合、ビットを損傷させずにビットの抵
抗率を変化させることが可能な一定の電圧を印加するこ
とが不可能であり得る。プログラミング電圧は、ビット
を損傷させずに抵抗率を変化させ得る一連の電圧パルス
を必要とし得る。
【００７１】ビットがプログラムされると、ビットを読
み出すことが可能であることは有効である。ビットは、
１本のワード線および１本のビット線全体にわたって電
圧を印加しつつ、残りのワード線が浮遊することを可能
にし、ビット線と残りのワード線との間に信号が流れな
いようにすることにより読み出され得る。次いで、ビッ
トの出力が、読出し回路を用いて、ビット線に読み出さ
れる。
み出すことが可能であることは有効である。ビットは、
１本のワード線および１本のビット線全体にわたって電
圧を印加しつつ、残りのワード線が浮遊することを可能
にし、ビット線と残りのワード線との間に信号が流れな
いようにすることにより読み出され得る。次いで、ビッ
トの出力が、読出し回路を用いて、ビット線に読み出さ
れる。
【００７２】上側および下側の全てのワード線を接地
し、少なくとも１つのビット線にプログラミング電圧を
印加することにより、単一のビット線に沿った全てのビ
ットをハイまたはローの同じ抵抗状態に設定することも
可能である。プログラミング電圧が全てのビット線に印
加される場合、全てのビットのブランケットプログラミ
ングが、効果的に同時に達成される。これは、ブロック
消去を達成するために有効である。
し、少なくとも１つのビット線にプログラミング電圧を
印加することにより、単一のビット線に沿った全てのビ
ットをハイまたはローの同じ抵抗状態に設定することも
可能である。プログラミング電圧が全てのビット線に印
加される場合、全てのビットのブランケットプログラミ
ングが、効果的に同時に達成される。これは、ブロック
消去を達成するために有効である。
【００７３】上記において好適な実施形態および他の実
施形態に関して議論したが、その適用範囲は、これら特
定の実施形態に限定されない。特許請求の範囲が、本発
明の範囲を規定するものとする。
施形態に関して議論したが、その適用範囲は、これら特
定の実施形態に限定されない。特許請求の範囲が、本発
明の範囲を規定するものとする。
【００７４】
【発明の効果】本発明のメモリ構造は、基板と、基板の
上にある複数の下部ワード線と、複数の下部ワード線の
上にある複数の上部ワード線と、複数の下部ワード線と
複数の上部ワード線との間に置かれた複数のビット線で
あって、各ビット線は、上部ワード線と下部ワード線と
の間で交差するときに、各下部ワード線および各上部ワ
ード線とともにクロスポイントを形成する、複数のビッ
ト線と、各クロスポイントで、複数の下部ワード線と複
数のビット線との間に置かれた第１のペロブスカイト材
料領域と、各クロスポイントで、複数の上部ワード線と
複数のビット線との間に置かれた第２のペロブスカイト
材料領域と、を含むことにより、クロスポイントアレ
イ、およびそれらが伴う読出し回路のために必要とされ
る面積を低減する。
上にある複数の下部ワード線と、複数の下部ワード線の
上にある複数の上部ワード線と、複数の下部ワード線と
複数の上部ワード線との間に置かれた複数のビット線で
あって、各ビット線は、上部ワード線と下部ワード線と
の間で交差するときに、各下部ワード線および各上部ワ
ード線とともにクロスポイントを形成する、複数のビッ
ト線と、各クロスポイントで、複数の下部ワード線と複
数のビット線との間に置かれた第１のペロブスカイト材
料領域と、各クロスポイントで、複数の上部ワード線と
複数のビット線との間に置かれた第２のペロブスカイト
材料領域と、を含むことにより、クロスポイントアレ
イ、およびそれらが伴う読出し回路のために必要とされ
る面積を低減する。
【００７５】本発明の共有ビット線クロスポイントメモ
リアレイ構造が、製造方法および使用方法とともに提供
される。このメモリ構造は下部ワード線を含み、その下
部ワード線の上に上部ワード線を有する。第１のクロス
ポイントが下部ワード線とビット線との間に形成され、
第２のクロスポイントがビット線と上部ワード線との間
に形成されるように、ビット線が下部ワード線と上部ワ
ード線との間に置かれる。例えば、抵抗が入力電圧に応
じて変化し得る性質を有する材料が、ビット線の上下の
各クロスポイントに提供される。
リアレイ構造が、製造方法および使用方法とともに提供
される。このメモリ構造は下部ワード線を含み、その下
部ワード線の上に上部ワード線を有する。第１のクロス
ポイントが下部ワード線とビット線との間に形成され、
第２のクロスポイントがビット線と上部ワード線との間
に形成されるように、ビット線が下部ワード線と上部ワ
ード線との間に置かれる。例えば、抵抗が入力電圧に応
じて変化し得る性質を有する材料が、ビット線の上下の
各クロスポイントに提供される。
【図１】図１は、共有ビット線を有するクロスポイント
メモリアレイエリアの等角図である。
メモリアレイエリアの等角図である。
【図２】図２は、処理中のメモリ構造の断面図である。
【図３】図３は、処理中のメモリ構造の断面図である。
【図４】図４は、処理中のメモリ構造の断面図である。
【図５】図５は、処理中のメモリ構造の断面図である。
【図６】図６は、処理中のメモリ構造の断面図である。
【図７】図７は、処理中のメモリ構造の断面図である。
【図８】図８は、処理中のメモリ構造の断面図である。
【図９】図９は、処理中のメモリ構造の断面図である。
【図１０】図１０は、処理中のメモリ構造の断面図であ
る。
る。
【図１１】図１１は、処理中のメモリ構造の断面図であ
る。
る。
１０ メモリアレイエリア
１２ 基板
１４ 下部ワード線
１６ 酸化物層
１８ ビット線
２０ 酸化物層
２２ 上部ワード線
２４ パシベーション層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 43/08 Ｍ
ＺＡＡＺ
ＺＡＡ 43/10
43/10 27/10 ４４７
Claims (43)
- 【請求項１】 メモリ構造であって、 ａ） 基板と、 ｂ） 該基板の上にある複数の下部ワード線と、 ｃ） 該複数の下部ワード線の上にある複数の上部ワー
ド線と、 ｄ） 該複数の下部ワード線と該複数の上部ワード線と
の間に置かれた複数のビット線であって、各ビット線
は、該上部ワード線と該下部ワード線との間で交差する
ときに、各下部ワード線および各上部ワード線とともに
クロスポイントを形成する、複数のビット線と、 ｅ） 各クロスポイントで、該複数の下部ワード線と該
複数のビット線との間に置かれた第１のペロブスカイト
材料領域と、 ｆ） 各クロスポイントで、該複数の上部ワード線と該
複数のビット線との間に置かれた第２のペロブスカイト
材料領域と、を含む、メモリ構造。 - 【請求項２】 前記複数の下部ワード線は、前記複数の
下部ビット線の上にある前記ペロブスカイト材料のエピ
タキシャル形成を可能にする下部電極材料を含む、請求
項１に記載のメモリ構造。 - 【請求項３】 前記下部電極材料はＹＢＣＯである、請
求項２に記載のメモリ構造。 - 【請求項４】 前記下部電極材料はプラチナまたはイリ
ジウムである、請求項１に記載のメモリ構造。 - 【請求項５】 前記第１のペロブスカイト材料領域は巨
大磁気抵抗（ＣＭＲ）材料である、請求項１に記載のメ
モリ構造。 - 【請求項６】 前記第１のペロブスカイト材料領域はＰ
ｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）である、請求
項１に記載のメモリ構造。 - 【請求項７】 前記第１のペロブスカイト材料領域はＧ
ｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５である、請求項
１に記載のメモリ構造。 - 【請求項８】 メモリ構造を製造する方法であって、 ａ） 半導体基板を設ける工程と、 ｂ） 複数の下部ワード線を形成する工程と、 ｃ） 該下部ワード線の上にある絶縁材料を堆積する工
程と、 ｄ） 該下部ワード線への開口部をエッチングする工程
と、 ｅ） 該下部ワード線および該絶縁材料の上にある第１
のペロブスカイト材料層を堆積する工程と、 ｆ） 該第１のペロブスカイト材料層を研磨する工程で
あって、それによって、ペロブスカイト材料が該開口部
内に残り、抵抗性ビットを形成する、工程と、 ｇ） 該ペロブスカイト材料層の上にある複数のビット
線を形成する工程と、 ｈ） 該ビット線の上にあるさらなる絶縁材料層を堆積
する工程と、 ｉ） 該複数のビット線への別の開口部をエッチングす
る工程と、 ｊ） 該ビット線および該絶縁材料の上にある第２のペ
ロブスカイト材料層を堆積する工程と、 ｋ） 該第２のペロブスカイト材料層を研磨する工程で
あって、それによって、ペロブスカイト材料が残り、抵
抗性ビットを形成する、工程と、 ｌ） 該ペロブスカイト材料層の上にある複数の上部ワ
ード線を形成する工程と、を包含する、方法。 - 【請求項９】 前記下部ワード線は、該下部ワード線の
上にある前記ペロブスカイト材料層のエピタキシャル形
成を可能にする下部電極材料を含む、請求項８に記載の
方法。 - 【請求項１０】 前記下部ワード線材料はＹＢＣＯであ
る、請求項９に記載の方法。 - 【請求項１１】 前記下部ワード線材料はプラチナまた
はイリジウムである、請求項８に記載の方法。 - 【請求項１２】 前記絶縁材料は二酸化シリコンであ
る、請求項８に記載の方法。 - 【請求項１３】 前記ペロブスカイト材料は巨大磁気抵
抗（ＣＭＲ）材料である、請求項８に記載の方法。 - 【請求項１４】 前記ペロブスカイト材料はＰｒ０．７
Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）である、請求項８に記
載の方法。 - 【請求項１５】 前記ペロブスカイト材料はＧｄ０．７
Ｃａ０．３ＢａＣｏ ２Ｏ５＋５である、請求項８に記載
の方法。 - 【請求項１６】 前記ペロブスカイト材料を研磨する工
程は化学的機械的研磨を含む、請求項８に記載の方法。 - 【請求項１７】 前記複数のビット線は、クロスポイン
トメモリ構成を形成する前記複数の下部ワード線の上に
ある、請求項８に記載の方法。 - 【請求項１８】 前記複数の上部ワード線は、クロスポ
イントメモリ構成を形成する前記複数のビット線の上に
ある、請求項８に記載の方法。 - 【請求項１９】 前記ペロブスカイト材料層を堆積する
前に、メモリ回路を形成する工程をさらに包含する、請
求項８に記載の方法。 - 【請求項２０】 メモリ構造であって、 ａ） 基板と、 ｂ） 該基板の上にある複数の下部ワード線と、 ｃ） 該複数の下部ワード線の上にある複数の上部ワー
ド線と、 ｄ） 該複数の下部ワード線と該複数の上部ワード線と
の間に置かれた複数のビット線であって、各ビット線
は、該上部ワード線と該下部ワード線との間で交差する
ときに、各下部ワード線および各上部ワード線とともに
クロスポイントを形成する、複数のビット線と、 ｅ） 該複数の下部ワード線と該複数のビット線との間
に置かれた第１の連続的な活性層と、 ｆ） 該複数の上部ワード線と該複数のビット線との間
に置かれた第２の連続的な活性層と、を含む、メモリ構
造。 - 【請求項２１】 前記下部ワード線は、前記下部ワード
線の上にある前記ペロブスカイト材料のエピタキシャル
形成を可能にする下部電極材料を含む、請求項２０に記
載のメモリ構造。 - 【請求項２２】 前記下部電極材料はＹＢＣＯである、
請求項２１に記載のメモリ構造。 - 【請求項２３】 前記下部ワード線はプラチナまたはイ
リジウムである、請求項２０に記載のメモリ構造。 - 【請求項２４】 前記第１の連続的な活性層はペロブス
カイト材料である、請求項２０に記載のメモリ構造。 - 【請求項２５】 前記第１の連続的な活性層は巨大磁気
抵抗（ＣＭＲ）材料である、請求項２０に記載のメモリ
構造。 - 【請求項２６】 前記第１の連続的な活性層はＰｒ
０．７Ｃａ０．３ＭｎＯ ３（ＰＣＭＯ）である、請求項
２０に記載のメモリ構造。 - 【請求項２７】 前記第１の連続的な活性層はＧｄ
０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５である、請求項２
０に記載のメモリ構造。 - 【請求項２８】 メモリ構造を製造する方法であって、 ａ） 半導体基板を設ける工程と、 ｂ） 複数の下部ワード線を形成する工程と、 ｃ） 該下部ワード線の上にある第１のペロブスカイト
材料層を堆積する工程と、 ｄ） 該第１のペロブスカイト材料層をメモリアレイエ
リアの外側の領域から除去する工程であって、それによ
って、該第１のペロブスカイト材料層が該メモリアレイ
エリア内に残る、工程と、 ｅ） 該ペロブスカイト材料層の上にある複数のビット
線を形成する工程と、 ｆ） 該複数のビット線の上にある第２のペロブスカイ
ト材料層を堆積する工程と、 ｇ） 該第２のペロブスカイト材料層を該メモリアレイ
エリアの外側の領域から除去する工程であって、それに
よって、該第２のペロブスカイト材料層が該メモリアレ
イエリア内に残る、工程と、を包含する、方法。 - 【請求項２９】 前記下部ワード線は、前記下部電極の
上にある前記ペロブスカイト材料層のエピタキシャル形
成を可能にする、下部電極材料を含む、請求項２８に記
載の方法。 - 【請求項３０】 前記下部電極材料はＹＢＣＯである、
請求項２９に記載の方法。 - 【請求項３１】 前記下部ワード線材料はプラチナまた
はイリジウムである、請求項２８に記載の方法。 - 【請求項３２】 前記ペロブスカイト材料は巨大磁気抵
抗（ＣＭＲ）材料である、請求項２８に記載の方法。 - 【請求項３３】 前記ペロブスカイト材料はＰｒ０．７
Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）である、請求項２８に
記載の方法。 - 【請求項３４】 前記ペロブスカイト材料はＧｄ０．７
Ｃａ０．３ＢａＣｏ ２Ｏ５＋５である、請求項２８に記
載の方法。 - 【請求項３５】 前記ビット線はクロスポイントメモリ
構成を形成する前記下部ワード線の上にあり、前記上部
ワード線はクロスポイントメモリ構成を形成する前記ビ
ット線の上にある、請求項２８に記載の方法。 - 【請求項３６】 メモリアレイ内のビットの抵抗率を変
える方法であって、第１のワード線とビット線との間に
電圧を印加しつつ、第２のワード線が浮遊することを可
能にし、該ビット線と該第２のワード線との間に信号が
流れないようにする工程を包含する、方法。 - 【請求項３７】 前記第１のワード線は下部ワード線で
あり、前記第２のワード線は上部ワード線である、請求
項３６に記載の方法。 - 【請求項３８】 前記第１のワード線は上部ワード線で
あり、前記第２のワード線は下部ワード線である、請求
項３６に記載の方法。 - 【請求項３９】 前記プログラミング電圧は複数の電圧
パルスを含み、それにより、前記ビットの抵抗率が該ビ
ットを損傷させず変化する、請求項３６に記載の方法。 - 【請求項４０】 メモリアレイ内の多重抵抗状態を有す
るビットを読み出す方法であって、 ａ） 第１のワード線とビット線との間に電圧を印加し
つつ、第２のワード線が浮遊することを可能にし、該ビ
ット線と該第２のワード線との間に電流が流れないよう
にする工程と、 ｂ） 該ビット線の出力を検出する工程と、を包含す
る、方法。 - 【請求項４１】 前記第１のワード線は下部ワード線で
あり、前記第２のワード線は上部ワード線である、請求
項４０に記載の方法。 - 【請求項４２】 前記第１のワード線は上部ワード線で
あり、前記第２のワード線は下部ワード線である、請求
項４０に記載の方法。 - 【請求項４３】 共有ビット線メモリアレイのブロック
消去を行う方法であって、 ａ） 上部ワード線および下部ワード線を有するメモリ
アレイに、該上部ワード線と該下部ワード線との間に置
かれたビット線を設けることにより、各ビットが各上部
ワード線と各下部ワード線の間を交差する、上側クロス
ポイントおよび下側クロスポイントを形成する工程であ
って、抵抗性ビットが、各上側クロスポイントおよび各
下側クロスポイントに形成される、工程と、 ｂ） 全ての下部ワード線を接地する工程と、 ｃ） 全ての上部ワード線を接地する工程と、 ｄ） 消去電圧を全てのビット線に印加する工程と、を
包含する方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002269194A Expired - Fee Related JP4683816B2 (ja) | 2001-09-26 | 2002-09-13 | 共有ビット線クロスポイントメモリアレイ |
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| Country | Link |
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| JP (1) | JP4683816B2 (ja) |
| KR (1) | KR100807208B1 (ja) |
| CN (1) | CN1186799C (ja) |
| TW (1) | TWI223437B (ja) |
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