JP2005109446A - Rramに応用するための単一マスクpt/pcmo/ptスタックのエッチングプロセス - Google Patents

Rramに応用するための単一マスクpt/pcmo/ptスタックのエッチングプロセス Download PDF

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Abstract

【課題】 Pt/PCMO/Ptスタックをドライエッチングする方法を提供すること。
【解決手段】 本発明によるPCMOスタックをドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、PCMO薄膜を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与しパターニングするステップと、ハードマスク層をエッチングするステップと、上部電極をドライエッチングするステップと、PCMO層を複数ステップのエッチングプロセスでドライエッチングするステップと、下部電極をドライエッチングするステップと、PCMOベースのデバイスを完成させるステップとを包含する。
【選択図】 図1

Description

本発明は、RRAM(抵抗ランダムアクセスメモリ)に応用するためのPt/PCMO(Pr1−xCaMnO)/Ptスタックドライエッチングプロセスに関するが、本発明の方法は、DRAMS、キャパシタ、センサ、光ディスプレイ、光スイッチ、トランスデューサ、イメージャ、および他の磁気デバイスの製造にも用いられ得る。
(発明の背景)
PCMO金属酸化物は、ドライエッチングプロセスによってエッチングするにはひどく硬質である。PCMOエッチングは、クロリンおよびアルゴンを使用するが、商業的に利用するにはエッチング速度が過度に遅く、プロセスにおいて用いられるマスクが不安定であり、損傷を免れないことが報告されている。PCMOは、純アルゴンを用いてスパッタリングされているが、マスク材料および下に位置する任意の層と比較すると、PCMO薄膜のエッチングの選択性に乏しいという点で、同じ問題の多くが生じることも報告されている。
Leeら、"Dry Etching to Form Submicron Features in CMR Oxides:PrBaCaMnO3 and LaSrMnO3"、インターネット<URL:mse.ufl.edu/〜spear/recent_papers/cmr_oxides/cmr_oxides.pdf>
本発明の目的は、Pt/PCMO/Ptスタックをドライエッチングする方法を提供することである。
本発明の別の目的は、単一のハードマスクを用いてPt/PCMO/Ptスタックをドライエッチングして、クリーンなサイドウォールおよびフィールドを提供することである。
本発明のさらなる目的は、RRAMに応用するため、特に、PCMOを有するRRAM、またはその中にドーピングされたPCMO薄膜を有するRRAMを作製するためのハードマスクおよび下に位置する層にわたって高い選択性を示すPt/PCMO/Ptスタックをドライエッチングする方法を提供することである。
本発明によるPCMOスタックをドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、PCMO薄膜を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与し、パターニングするステップと、該ハードマスク層をエッチングするステップと、該上部電極をドライエッチングするステップと、複数ステップのエッチングプロセスで該PCMOをドライエッチングするステップと、該下部電極をドライエッチングするステップと、該PCMOベースのデバイスを完成させるステップとを包含し、それにより上記目的を達成する。
前記上部電極をドライエッチングするステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを包含し、該酸素のパーセンテージは、約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは、約5%〜80%の範囲、好ましくは、40%〜80%の範囲であり、残りのガス成分はCl含有ガスからなっていてもよい。
前記ドライエッチングするステップは、約1mTorr〜50mTorrの圧力、好ましくは、3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmのガス流速、好ましくは、約40sccm〜70sccmのガス流速を提供するステップを包含してもよい。
前記PCMO層をドライエッチングするステップは、Ar、Oおよび塩素含有ガスからなるエッチング化学物質を用いる第1のエッチングステップと、ArおよびOからなるエッチング化学物質を用いる第2のエッチングステップとを包含してもよい。
前記第1のエッチングステップおよび前記第2のエッチングステップは、前記PCMOがエッチングされるまで交互に適用されてもよい。
前記PCMO層をドライエッチングするステップは、2ステップのエッチングプロセスを包含し、前記第1のエッチングステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いて、該PCMO層をエッチングするステップを包含し、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、残りのガス成分はCl含有ガスからなり、かつ、該PCMO層をドライエッチングするステップは、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmの範囲、好ましくは、40sccm〜70sccmの範囲である、ガス流速を提供するステップをさらに包含してもよい。
前記第2のPCMOエッチングステップは、ArおよびOからなる混合ガスを用いてPCMO層をエッチングするステップであって、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、該第2のPCMOエッチングステップは、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmの範囲、好ましくは、約40sccm〜70sccmの範囲のガス流速を提供するステップをさらに包含してもよい。
前記下部電極をドライエッチングするステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを備え、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、残りのガス成分は、Cl含有ガスからなっていてもよい。
前記ドライエッチングするステップは、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmのガス流速、好ましくは、約40ssc〜70sccmのガス流速を提供するステップを包含してもよい。
前記上部電極と前記ハードマスクとの間に約5nm〜50nmの範囲の厚さを有するTiの層をさらに堆積して、該ハードマスクの接着力を強化するステップをさらに包含してもよい。
本発明によるPCMOスタックをドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、PCMO薄膜を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与し、パターニングするステップと、該ハードマスク層をエッチングするステップと、該上部電極をドライエッチングするステップと、複数ステップのエッチングプロセスで該PCMO層をドライエッチングするステップであって、Ar、O、および塩素含有ガスからなるエッチング化学物質を用いる第1のエッチングステップと、ArおよびOからなるエッチング化学物質を用いる第2のエッチングステップとを包含する、ドライエッチングするステップと、該下部電極をドライエッチングするステップと、該PCMOベースのデバイスを完成させるステップとを包含し、該上部電極および該下部電極をドライエッチングする該ステップ、ならびに該第1のPCMOエッチングステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを包含し、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%から80%の範囲であり、残りのガス成分は、Cl含有ガスからなり、それにより上記目的を達成する。
前記上部電極および前記下部電極をドライエッチングするステップ、ならびに前記第1のPCMOエッチングステップは、約1mTorr〜50mTorr、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmのガス流速、好ましくは、約40sccm〜70sccmのガス流速を提供するステップを包含してもよい。
前記第2のエッチングステップは、ArおよびOからなる混合ガスを用いてPCMOをエッチングするステップを包含し、該酸素のパーセンテージは約1%〜5%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、該第2のエッチングステップは、約20sccm〜100sccmのガス流速、好ましくは、約40sccm〜70sccmのガス流速を、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wである基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、提供するステップをさらに包含してもよい。
前記第1のエッチングステップおよび前記第2のエッチングステップは、前記PCMOがエッチングされるまで交互に適用されてもよい。
前記上部電極と前記ハードマスクとの間に約5nm〜50nmの範囲の厚さを有するTiの層をさらに堆積して、該ハードマスクの接着力を強化するステップをさらに包含してもよい。
(発明の要旨)
PCMOスタックをドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、PCMO薄膜を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与してパターニングするステップと、ハードマスク層をエッチングするステップと、上部電極をドライエッチングするステップと、複数ステップのエッチングプロセスでPCMO層をドライエッチングするステップと、下部電極をドライエッチングするステップであって、このドライエッチングするステップは、Ar、O、およびCl含有ガスを含むエッチング化学物質を用いる、ステップと、PCMOベースのデバイスを完成させるステップとを包含する。
本発明のこの要旨および目的は、本発明の性質を迅速に理解できるように提供される。本発明は、以下に詳述される本発明の好ましい実施形態を図面と共に参照することにより、さらに詳細に理解され得る。
本発明によるエッチング方法は、Pt/PCMO/Ptスタックをドライエッチングすることにより、単一のハードマスクを用いてクリーンなサイドウォールおよびフィールドを提供し、RRAMに応用するため、特に、PCMOを有するRRAM、またはその中にドーピングされたPCMO薄膜を有するRRAMを作製するためのハードマスクおよび下に位置する層にわたって高い選択性を示すという利点がある。
(好ましい実施形態の詳細な説明)
本発明の方法は、単一のマスキングステップを用いてPCMOベースのデバイスをドライエッチングする技術を提供する。図1を参照して、本発明の方法は、一般に10で示される。本発明の方法の最初のステップは、適切な基板を準備することであり、この基板は、シリコン、二酸化シリコン、またはポリシリコンであり得、かつ、複数の構造がこの基板に形成され得る(ブロック12)。バリア層がこの基板上に堆積され(ブロック14)、このバリア層材料は、Ta、TaN、Ti、TiN、TiAlN、TiSiN、TaSiNおよびTiAlからなる材料の群より選択される。IrO、RuOまたはYBaCu7−x(YBCO)等のプラチナ、イリジウム、ルテニウム、および、イリジウムおよびルテニウムの酸化物からなる材料の群より選択された材料を用いて、下部電極が約30nm〜500nmの厚さでバリア層上に作製される(ブロック16)。PrCa1−xMnO(PCMO)薄膜が約10nm〜500nmの厚さで下部電極上に堆積される(ブロック18)。Pt、Ir、Ru、およびこれらの導電性酸化物からなる材料の群から選択された材料で形成される上部電極がPCMO薄膜上に堆積され(ブロック20)、約10nm〜300nmの範囲の厚さを有する。TiN、TiO、Ta、TaN、TiAlN、TiSiN、TaSiNまたはTiAl等のハードマスクが上部電極上に堆積される(ブロック22)。ハードマスクの厚さは、約10nm〜300nmである。本発明の方法の改変された実施形態において、上部電極とハードマスクとの間の接着力を強化するために約5nm〜50nmの範囲の厚さを有するTiの薄膜が用いられ得る。その後、フォトレジストがハードマスク上に堆積され、かつ、必要なパターンで現像される(ブロック24)。従来技術を用いてハードマスクがエッチングされた(ブロック26)後、このフォトレジストに縞模様が付けられ、ウェハは、Pt/PCMO/Ptスタックをドライエッチングする準備が整う。
上部電極は、本発明の方法により、Ar、O、およびClの混合ガスを使用してドライエッチングされ得る(ブロック28)。Clガスは、BCl、CCl、SiCl、またはこれらの組み合わせと置換され得る。全ガス流速は、約20sccm〜100sccm、好ましくは、約40sccm〜70sccmである。プロセス圧力は、約1mTorr〜50mTorr、好ましい値は、約1mTorr〜10mTorrである。マイクロ波電力は約400W〜1000Wであり、基板RFバイアス電力は約10W〜1000Wである。基板温度は、約−50℃〜500℃に維持される。ガス化学物質における酸素のパーセンテージは、約1%〜50%の範囲であり、好ましくは、約5%〜30%の範囲である。ガス化学物質におけるArのパーセンテージは、約5%〜80%の範囲であり、好ましくは、約40%〜80%の範囲である。残りのガス成分はClからなる。
上部電極がエッチングされた後、PCMO層をエッチングするために同じプロセスが用いられ得る(ブロック30)が、PCMOエッチングについては、2ステップまたは複数のステップのエッチングプロセスが、より良好な結果をもたらすことがわかった。第1のエッチングステップにおいて、ArおよびOならびに塩素含有ガスは、PCMO薄膜のほとんどを除去するために用いられるエッチング化学物質を含む。第1のPCMOエッチングステップに、上部電極をエッチングするために用いられたものと同じエッチングプロセスおよびパラメータが用いられる。第2のエッチングステップにおいて、ArおよびOは、PCMO薄膜の残留物を除去するために用いられるエッチング化学物質を含む。これらの2つのステップは、各ステップにおいて用いられるエッチング時間が比較的短い場合に、繰返されるサイクルにおいて交互に適用され得る。Ar、ClおよびOエッチング化学物質は、ArおよびOのみの雰囲気で用いる場合よりもエッチング速度が高いが、ArおよびOのみを用いることによって、すべての3つのガスをエッチング化学物質に用いた場合よりもクリーンなサイドウォールおよびフィールドがもたらされ、従って、結果として、デバイスは、より良いスループットレートを有し、かつ、従来技術で行われたように、PCMOに単一ステップエッチングプロセスが用いられた場合に、より信頼できる性能特性を示す。第2のPCMOエッチングステップのパラメータは、塩素含有ガスが削除されること、従って、混合ガスの100%がアルゴンおよび酸素であること以外は、第1のステップのものと同じである。PCMO層のエッチングが完了した後、下部電極は、上部電極をエッチングするために用いられたものと同じプロセスを用いてエッチングされ得る(ブロック32)。PCMO含有デバイスは、その後、完成する(ブロック34)。
本発明のドライエッチング方法は、Ir/PCMO/Ir、Ru/PCMO/Ru、IrO/PCMO/IrO、およびRuO/PCMO/RuOキャパシタに適用され得る。キャパシタのPt/PCMO/Ptスタックがエッチングされた後、TiNハードマスクおよびバリア層は、従来技術のエッチング技術を用いてエッチングされ得る。ハードマスクおよびバリア層の両方に、Ti/TiN/Pt(下部電極)/PCMO/Pt(上部電極)/Ti/TiNスタック等のほぼ同じ厚さの範囲の同じ材料を用いることが好ましく、これにより、単一のエッチングステップで、ハードマスクおよびバリア層のエッチングによる除去が可能になる。そうではなく、異種の材料が用いられた場合、所望の結果を得るために、複数のマスキングおよびエッチングステップが必要とされ得る。
発明の方法の別の実施形態において、デバイスを完成させるために必要な場合、TiNハードマスク層が上部電極上に残り得る。別の実施形態において、バリア層は、下部電極が形成される前にパターニングされ得、従って、別個のバリア層除去ステップの必要がなくなる。
図2および図3は、本発明の方法により作製された構造の例を示す。ドライエッチングシステムは、任意の従来技術、すなわち高密度プラズマリアクタで実行され得る。このようなリアクタのある例は、ECR(Electron Cyclotron Resonance)プラズマリアクタである。この場合、プラズマのイオン密度およびイオンエネルギーは、ECRマイクロ波電力およびRFバイアス電力を調整することによって、独立して制御される。図2および図3のガス化学物質は、Ar(40%〜80%)、O(5%〜30%)およびCl(30%〜50%)である。プロセス圧力は、1mTorr〜10mTorrである。マイクロ波電力は500W〜800Wであり、RFバイアス電力は100W〜400Wである。エッチングは3つのステップで行われる。第1のステップは、Cl、ArおよびO雰囲気を用いてPt上部電極をエッチングし、第2のステップは、交互のサイクルを用いてPCMO薄膜をエッチングする(例えば、Cl+Ar+Oを用いてPCMOのバルクをエッチングし、その後、エッチングステップの間中、ArおよびOを用い、その際、Arは、約90%〜50%の範囲であり、Oは、約10%〜50%の範囲である)。第3のステップは、上部電極をエッチングするために用いられたものと同じプロセスを用いて下部電極をエッチングする。第4のステップは、選択的ステップであり、従来のエッチング技術を用いてハードマスクおよびバリア層がエッチングされる。図2は、下部電極上のPt/PCMOストップ(TiN(80nm)/Pt(50nm)/PCMO(150nm)/Pt(150nm)/Ti/Siのエッチングプロファイル)のスタックのエッチングのエッチングプロファイルを示し、図3は、Tiバリア層上のPt/PCMO/Ptストップスタックのエッチング(TiN(80nm)/Pt(120nm)/PCMO(180nm)/Pt(100nm)/Ti/Siのエッチングプロファイル)である。
本発明の方法の別の変形は、TiN、TiO、Ta、TaN、TiAlN、TiSiN、TaSiN、またはTiAlを単一のハードマスクとして用いて、Pt/PCMO/Pt等の上部電極/PCMO/下部電極のスタックをエッチングする。
これまで、RRAMに応用するための単一マスクPt/PCMO/Ptスタックのエッチングプロセスを開示してきた。本発明のさらなる変形および改変が添付の請求項の範囲にて定義された本発明の範囲内で成され得ることが理解される。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
(要約)
本発明によるPCMOスタックをドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、PCMO薄膜を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与しパターニングするステップと、ハードマスク層をエッチングするステップと、上部電極をドライエッチングするステップと、PCMO層を複数ステップのエッチングプロセスでドライエッチングするステップと、下部電極をドライエッチングするステップと、PCMOベースのデバイスを完成させるステップとを包含する。
図1は、本発明の方法のブロック図である。 図2は、TiN/Pt/PCMO/Pt/Ti/Siスタックのエッチングプロファイルを示す。 図3は、TiN/Pt/PCMO/Pt/Ti/Siスタックのエッチングプロファイルを示す。

Claims (15)

  1. PCMOスタックをドライエッチングする方法であって、
    基板を準備するステップと、
    バリア層を堆積するステップと、
    下部電極を堆積するステップと、
    PCMO薄膜を堆積するステップと、
    上部電極を堆積するステップと、
    ハードマスク層を堆積するステップと、
    フォトレジストを付与し、パターニングするステップと、
    該ハードマスク層をエッチングするステップと、
    該上部電極をドライエッチングするステップと、
    複数ステップのエッチングプロセスで該PCMOをドライエッチングするステップと、
    該下部電極をドライエッチングするステップと、
    該PCMOベースのデバイスを完成させるステップと
    を包含する、方法。
  2. 前記上部電極をドライエッチングするステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを包含し、該酸素のパーセンテージは、約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは、約5%〜80%の範囲、好ましくは、40%〜80%の範囲であり、残りのガス成分はCl含有ガスからなる、請求項1に記載の方法。
  3. 前記ドライエッチングするステップは、約1mTorr〜50mTorrの圧力、好ましくは、3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmのガス流速、好ましくは、約40sccm〜70sccmのガス流速を提供するステップを包含する、請求項2に記載の方法。
  4. 前記PCMO層をドライエッチングするステップは、Ar、Oおよび塩素含有ガスからなるエッチング化学物質を用いる第1のエッチングステップと、ArおよびOからなるエッチング化学物質を用いる第2のエッチングステップとを包含する、請求項1に記載の方法。
  5. 前記第1のエッチングステップおよび前記第2のエッチングステップは、前記PCMOがエッチングされるまで交互に適用される、請求項4に記載の方法。
  6. 前記PCMO層をドライエッチングするステップは、2ステップのエッチングプロセスを包含し、前記第1のエッチングステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いて、該PCMO層をエッチングするステップを包含し、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、残りのガス成分はCl含有ガスからなり、かつ、該PCMO層をドライエッチングするステップは、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmの範囲、好ましくは、40sccm〜70sccmの範囲のガス流速を提供するステップをさらに包含する、請求項4に記載の方法。
  7. 前記第2のPCMOエッチングステップは、ArおよびOからなる混合ガスを用いてPCMO層をエッチングするステップであって、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、該第2のPCMOエッチングステップは、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmの範囲、好ましくは、約40sccm〜70sccmの範囲のガス流速を提供するステップをさらに包含する、請求項6に記載の方法。
  8. 前記下部電極をドライエッチングするステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを備え、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、残りのガス成分は、Cl含有ガスからなる、請求項1に記載の方法。
  9. 前記ドライエッチングするステップは、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmのガス流速、好ましくは、約40ssc〜70sccmのガス流速を提供するステップを包含する、請求項8に記載の方法。
  10. 前記上部電極と前記ハードマスクとの間に約5nm〜50nmの範囲の厚さを有するTiの層をさらに堆積して、該ハードマスクの接着力を強化するステップをさらに包含する、請求項1に記載の方法。
  11. PCMOスタックをドライエッチングする方法であって、
    基板を準備するステップと、
    バリア層を堆積するステップと、
    下部電極を堆積するステップと、
    PCMO薄膜を堆積するステップと、
    上部電極を堆積するステップと、
    ハードマスク層を堆積するステップと、
    フォトレジストを付与し、パターニングするステップと、
    該ハードマスク層をエッチングするステップと、
    該上部電極をドライエッチングするステップと、
    複数ステップのエッチングプロセスで該PCMO層をドライエッチングするステップであって、Ar、O、および塩素含有ガスからなるエッチング化学物質を用いる第1のエッチングステップと、ArおよびOからなるエッチング化学物質を用いる第2のエッチングステップとを包含する、ドライエッチングするステップと、
    該下部電極をドライエッチングするステップと、
    該PCMOベースのデバイスを完成させるステップと
    を包含し、
    該上部電極および該下部電極をドライエッチングする該ステップ、ならびに該第1のPCMOエッチングステップは、Arと、Oと、Cl、BCl、CCl、SiCl、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを包含し、該酸素のパーセンテージは約1%〜50%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%から80%の範囲であり、残りのガス成分は、Cl含有ガスからなる、方法。
  12. 前記上部電極および前記下部電極をドライエッチングするステップ、ならびに前記第1のPCMOエッチングステップは、約1mTorr〜50mTorr、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wの基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、約20sccm〜100sccmのガス流速、好ましくは、約40sccm〜70sccmのガス流速を提供するステップを包含する、請求項11に記載の方法。
  13. 前記第2のエッチングステップは、ArおよびOからなる混合ガスを用いてPCMOをエッチングするステップを包含し、該酸素のパーセンテージは約1%〜5%の範囲、好ましくは、約5%〜30%の範囲であり、該Arのパーセンテージは約5%〜80%の範囲、好ましくは、約40%〜80%の範囲であり、該第2のエッチングステップは、約20sccm〜100sccmのガス流速、好ましくは、約40sccm〜70sccmのガス流速を、約1mTorr〜50mTorrの圧力、好ましくは、約3mTorr〜10mTorrの圧力で、約400W〜1000Wのマイクロ波電力で、約10W〜1000Wである基板RFバイアス電力で、および約−50℃〜500℃の基板温度で、提供するステップをさらに包含する、請求項11に記載の方法。
  14. 前記第1のエッチングステップおよび前記第2のエッチングステップは、前記PCMOがエッチングされるまで交互に適用される、請求項11に記載の方法。
  15. 前記上部電極と前記ハードマスクとの間に約5nm〜50nmの範囲の厚さを有するTiの層をさらに堆積して、該ハードマスクの接着力を強化するステップをさらに包含する、請求項11に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7981760B2 (en) 2008-05-08 2011-07-19 Panasonic Corporation Method for manufacturing nonvolatile storage element and method for manufacturing nonvolatile storage device
JP2015191922A (ja) * 2014-03-27 2015-11-02 株式会社東芝 半導体装置の製造方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
JP2005243808A (ja) * 2004-02-25 2005-09-08 Sharp Corp 半導体素子の製造方法
US7186658B2 (en) * 2004-05-24 2007-03-06 Winbond Electronics Corporation Method and resulting structure for PCMO film to obtain etching rate and mask to selectively by inductively coupled plasma
US7169637B2 (en) * 2004-07-01 2007-01-30 Sharp Laboratories Of America, Inc. One mask Pt/PCMO/Pt stack etching process for RRAM applications
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
WO2006058150A2 (en) * 2004-11-23 2006-06-01 Massachusetts Institute Of Technology Multilevel fabrication processing by functional regrouping of material deposition, lithography, and etching
KR100627633B1 (ko) 2005-06-30 2006-09-25 한국화학연구원 원자층 침착법을 이용한 비휘발성 rram 소자용 니켈산화물 박막의 제조 방법
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US20070105390A1 (en) * 2005-11-09 2007-05-10 Oh Travis B Oxygen depleted etching process
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) * 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
TWI340473B (en) * 2007-01-12 2011-04-11 Winbond Electronics Corp Nonvolatile memory and fabrication method thereof
CN100495683C (zh) * 2007-06-04 2009-06-03 中国科学院物理研究所 一种制作电阻随机存储单元阵列的方法
US7618894B2 (en) * 2007-07-26 2009-11-17 Unity Semiconductor Corporation Multi-step selective etching for cross-point memory
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8227783B2 (en) * 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8377718B2 (en) 2010-11-10 2013-02-19 Micron Technology, Inc. Methods of forming a crystalline Pr1-xCaxMnO3 (PCMO) material and methods of forming semiconductor device structures comprising crystalline PCMO
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8466031B2 (en) 2011-05-27 2013-06-18 Micron Technology, Inc. Mixed valent oxide memory and method
US8592795B2 (en) * 2011-07-01 2013-11-26 Micron Technology, Inc. Multilevel mixed valence oxide (MVO) memory
US10003022B2 (en) * 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
CN106381507B (zh) * 2016-09-09 2018-10-09 武汉大学 一种用于熔融三元碳酸盐电解体系的惰性阳极
CN106435634B (zh) * 2016-09-09 2018-10-09 武汉大学 一种用于熔盐净化烟气体系的惰性阳极

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280524A (ja) * 2001-03-16 2002-09-27 Nec Corp 容量素子の形成方法
JP2003068983A (ja) * 2001-06-28 2003-03-07 Sharp Corp 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ
JP2003197877A (ja) * 2001-09-26 2003-07-11 Sharp Corp 共有ビット線クロスポイントメモリアレイ
JP2003258201A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2003282839A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 強誘電体メモリ装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774004B1 (en) * 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array
US6774054B1 (en) * 2003-08-13 2004-08-10 Sharp Laboratories Of America, Inc. High temperature annealing of spin coated Pr1-xCaxMnO3 thim film for RRAM application

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280524A (ja) * 2001-03-16 2002-09-27 Nec Corp 容量素子の形成方法
JP2003068983A (ja) * 2001-06-28 2003-03-07 Sharp Corp 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ
JP2003197877A (ja) * 2001-09-26 2003-07-11 Sharp Corp 共有ビット線クロスポイントメモリアレイ
JP2003258201A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2003282839A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 強誘電体メモリ装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7981760B2 (en) 2008-05-08 2011-07-19 Panasonic Corporation Method for manufacturing nonvolatile storage element and method for manufacturing nonvolatile storage device
JP2015191922A (ja) * 2014-03-27 2015-11-02 株式会社東芝 半導体装置の製造方法

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