JP2005203733A - バッファ化層メモリセル - Google Patents
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Abstract
【解決手段】下部電極202を形成するステップ、下部電極202の上に配置される巨大磁気抵抗(CMR)メモリ膜204を形成するステップ、メモリ膜204の上に配置されるメモリ安定半導体バッファ層206(通常、金属酸化物)を形成するステップ、および半導体バッファ層206の上に配置される上部電極208を形成するステップを包含する。この方法のいくつかの局面において、半導体バッファ層206は、YBa2Cu3O7−X(YBCO)などから形成され、10〜200ナノメートル(nm)の範囲の厚さを有する。上部および下部電極208、202は、TiN/Tiなどであり得る。CMRメモリ膜204は、Pr1−XCaXMnO3(PCMO)メモリ膜から形成され得、ここでxは0.1〜0.6の領域であり、10〜200nmの範囲の厚さを有する。
【選択図】図4
Description
本発明は、係属中の出願シリアルNo.10/655,700(発明の名称:ASYMMETRIC−AREA MEMORY CELL、発明者:Hsuら、出願日:2003年9月5日、アトーニー整理番号:SLA819)の一部継続出願である。
(発明の分野)
本発明は、一般に不揮発性メモリアレイ用の薄膜抵抗メモリデバイスに関する。より詳細には、電極に隣接してバッファ層を有するバイポーラプログラム可能メモリセルに関する。
当該技術水準の抵抗器ランダムアクセスメモリ(RRAM)は、巨大磁気抵抗(CMR)メモリ膜、より典型的には、Pr0.7Ca0.3MnO3(PCMO)タイプのCMR材料から生成されることが多い。CMR材料は、その抵抗が大半の環境下において一定を維持するので不揮発性を有すると言われ得る。しかし、高い電場によってCMR材料を流れる電流が誘発される場合、CMR抵抗に変化が生じ得る。狭パルスプログラミング中に、電極付近のメモリ抵抗器の抵抗率が変化する。実験データによると、カソード付近のCMR材料の抵抗率は増加し、他方アノードでは低減する。消去プロセス中は、パルス極性が反転する。すなわち、カソードとアノードの呼び名が反対になる。
下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜を形成するステップと、
該メモリ膜の上に配置されるメモリ安定半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含する方法。
前記上部電極を形成するステップは、TiN、TiN/Pt、TiN/In、PtRhOx化合物、およびPtIrOx化合物を含む群から選択される材料から上部電極を形成するステップを含む、項目1に記載の方法。
前記上部電極を形成するステップは、該下部電極の面積におよそ等しい面積を有する上部電極を形成するステップを含む、項目1に記載の方法。
ソースおよびドレイン活性領域を有するCMOSトランジスタを形成するステップと、
トランジスタ活性領域に対して金属レベル間相互接続を形成するステップと、
該レベル間相互接続の上に配置される下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜を形成するステップと、
該メモリ膜の上に配置されるメモリ安定半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含する方法。
第1極性を有する第1電圧パルスをメモリセル上部電極に印加するステップと、
該第1パルスに応答して、メモリ安定半導体領域によって該上部電極からバッファ化された巨大磁気抵抗(CMR)メモリ膜中に低抵抗を生成するステップと、
該第1極性の反対である第2極性を有する第2電圧パルスを該メモリセル上部電極に印加するステップと、
該第2パルスに応答して、該CMRメモリ膜中に高抵抗を生成するステップと、
該第1および第2極性を含む群から選択された極性、および5マイクロ秒よりも大きなパルス幅を有する第3パルスを印加するステップと、
該第3パルスに応答して、該CMRメモリ膜中に低抵抗を生成するステップと
を包含する方法。
前記第2パルスに応答してCMRメモリ膜中に高抵抗を生成するステップは、100k〜10Mオームの範囲の抵抗を生成するステップを含む、項目11に記載の方法。
前記第2極性を有する第2パルスをメモリセル上部電極に印加するステップは、5〜500nsの範囲の幅を有する電圧パルスを印加するステップを含む、項目12に記載の方法。
前記第1極性を有する第1パルスをメモリセル上部電極に印加するステップは、2〜6ボルトの範囲の電圧振幅を有するパルスを印加するステップを含み、
前記第2極性を有する第2パルスをメモリセル上部電極に印加するステップは、2〜6ボルトの範囲の電圧振幅を有するパルスを印加するステップを含む、
項目13に記載の方法。
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜と、
該CMRメモリ膜の上に配置されるメモリ安定半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備えるバッファ化メモリセル。
前記上部電極は、該下部電極の面積におよそ等しい面積を有する、項目15に記載のメモリセル。
前記上部電極は、TiN、TiN/Pt、TiN/In、PtRhOx化合物、およびPtIrOx化合物を含む群から選択される材料から形成される、項目15に記載のメモリセル。
トランジスタ活性領域の上に配置される金属レベル間相互接続と、
該レベル間相互接続の上に配置される下部電極と、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜と、
該CMRメモリ膜の上に配置されるメモリ安定半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備えるRRAMバッファ化層メモリセル。
本明細書中において参考として援用される、(関連出願)のセクションで上記された係属中の特許出願(名称「ASYMMETRIC−AREA MEMORY CELL」)は、二極性スイッチ可能抵抗メモリ抵抗器を製造する方法を記載する。この構造は、抵抗器の垂直寸法に沿った、メモリ材料の断面積が変化する。メモリ抵抗器の厚さが非常に薄い場合、小型非対称面積メモリセルを製造するのは難題であり得る。しかし、本発明のバッファ化層メモリセルは、均一な材料断面積(上に定義)を有する構造を形成する。したがって、メモリ抵抗器製造プロセスは、簡単であり、かつ容易に非常に小さいサイズにスケール変更される。
Claims (24)
- バッファ化メモリセルを形成するための方法であって、
下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜を形成するステップと、
該メモリ膜の上に配置されるメモリ安定半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含する方法。 - 前記半導体バッファ層を形成するステップは、金属酸化物材料から該半導体バッファ層を形成するステップを含む、請求項1に記載の方法。
- 前記金属酸化物材料から半導体バッファ層を形成するステップは、YBa2Cu3O7−X(YBCO)、酸化インジウム(In2O3)、および酸化ルテニウム(RuO2)を含む群から選択される材料から該半導体バッファ層を形成するステップを含む、請求項2に記載の方法。
- 前記半導体バッファ層を形成するステップは、10〜200ナノメートル(nm)の範囲の厚さを有する該半導体バッファ層を形成するステップを含む、請求項3に記載の方法。
- 前記下部電極を形成するステップは、TiN/Ti、Pt/TiN/Ti、In/TiN/Ti、PtRhOx化合物、およびPtIrOx化合物を含む群から選択される材料から電極を形成するステップを含み、
前記上部電極を形成するステップは、TiN、TiN/Pt、TiN/In、PtRhOx化合物、およびPtIrOx化合物を含む群から選択される材料から上部電極を形成するステップを含む、
請求項1に記載の方法。 - 前記下部電極の上に配置されるCMRメモリ膜を形成するステップは、Pr1−XCaXMnO3(PCMO)メモリ膜を形成するステップを含み、ここでxは0.1〜0.6の領域にある、請求項1に記載の方法。
- 前記CMRメモリ膜を形成するステップは、10〜200nmの範囲の厚さを有するCMRメモリ膜を形成するステップを含む、請求項1に記載の方法。
- 前記下部電極を形成するステップは、所定面積を有する下部電極を形成するステップと、
前記上部電極を形成するステップは、該下部電極の面積におよそ等しい面積を有する上部電極を形成するステップを含む、
請求項1に記載の方法。 - 前記CMR膜を形成するステップは、前記下部電極の面積におよそ等しい面積を有するCMR膜形成するステップを含む、請求項8に記載の方法。
- RRAMバッファ化層メモリセルを形成するための方法であって、
ソースおよびドレイン活性領域を有するCMOSトランジスタを形成するステップと、
トランジスタ活性領域に対して金属レベル間相互接続を形成するステップと、
該レベル間相互接続の上に配置される下部電極を形成するステップと、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜を形成するステップと、
該メモリ膜の上に配置されるメモリ安定半導体バッファ層を形成するステップと、
該半導体バッファ層の上に配置される上部電極を形成するステップと
を包含する方法。 - バイポーラおよびユニポーラパルスを使用してバッファ化層メモリセルをプログラミングするための方法であって、
第1極性を有する第1電圧パルスをメモリセル上部電極に印加するステップと、
該第1パルスに応答して、メモリ安定半導体領域によって該上部電極からバッファ化された巨大磁気抵抗(CMR)メモリ膜中に低抵抗を生成するステップと、
該第1極性の反対である第2極性を有する第2電圧パルスを該メモリセル上部電極に印加するステップと、
該第2パルスに応答して、該CMRメモリ膜中に高抵抗を生成するステップと、
該第1および第2極性を含む群から選択された極性、および5マイクロ秒よりも大きなパルス幅を有する第3パルスを印加するステップと、
該第3パルスに応答して、該CMRメモリ膜中に低抵抗を生成するステップと
を包含する方法。 - 前記第1パルスに応答してCMRメモリ膜中に低抵抗を生成するステップは、1000〜10kオームの範囲の抵抗を生成するステップを含み、
前記第2パルスに応答してCMRメモリ膜中に高抵抗を生成するステップは、100k〜10Mオームの範囲の抵抗を生成するステップを含む、
請求項11に記載の方法。 - 前記第1極性を有する第1パルスをメモリセル上部電極に印加するステップは、5〜500ナノ秒(ns)の範囲の幅を有する電圧パルスを印加するステップを含み、
前記第2極性を有する第2パルスをメモリセル上部電極に印加するステップは、5〜500nsの範囲の幅を有する電圧パルスを印加するステップを含む、
請求項12に記載の方法。 - 前記CMR膜が10〜200ナノメートルの範囲の厚さを有し、
前記第1極性を有する第1パルスをメモリセル上部電極に印加するステップは、2〜6ボルトの範囲の電圧振幅を有するパルスを印加するステップを含み、
前記第2極性を有する第2パルスをメモリセル上部電極に印加するステップは、2〜6ボルトの範囲の電圧振幅を有するパルスを印加するステップを含む、
請求項13に記載の方法。 - 下部電極と、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜と、
該CMRメモリ膜の上に配置されるメモリ安定半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備えるバッファ化メモリセル。 - 前記下部電極は所定面積を有し、
前記上部電極は、該下部電極の面積におよそ等しい面積を有する、
請求項15に記載のメモリセル。 - 前記CMR膜は、前記下部電極の面積におよそ等しい面積を有する、請求項16に記載のメモリセル。
- 前記CMRメモリ膜が10〜200ナノメートル(nm)の範囲の厚さを有する、請求項15に記載のメモリセル。
- 前記半導体バッファ層は金属酸化物材料から形成される、請求項15に記載のメモリセル。
- 前記半導体バッファ層は、YBa2Cu3O7−X(YBCO)、酸化インジウム(In2O3)、および酸化ルテニウム(RuO2)を含む群から選択される材料から形成される、請求項15に記載のメモリセル。
- 前記半導体バッファ層は、10〜200nmの範囲の厚さを有する、請求項20に記載の方法。
- 前記下部電極は、TiN/Ti、Pt/TiN/Ti、In/TiN/Ti、PtRhOx化合物、およびPtIrOx化合物を含む群から選択される材料から形成され、
前記上部電極は、TiN、TiN/Pt、TiN/In、PtRhOx化合物、およびPtIrOx化合物を含む群から選択される材料から形成される、
請求項15に記載のメモリセル。 - 前記CMRメモリ膜は、Pr1−XCaXMnO3(PCMO)から形成され、ここでxは0.1〜0.6の領域にある、請求項15に記載のメモリセル。
- ソースおよびドレイン活性領域を有するCMOSトランジスタと、
トランジスタ活性領域の上に配置される金属レベル間相互接続と、
該レベル間相互接続の上に配置される下部電極と、
該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜と、
該CMRメモリ膜の上に配置されるメモリ安定半導体バッファ層と、
該半導体バッファ層の上に配置される上部電極と
を備えるRRAMバッファ化層メモリセル。
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