JP2023084675A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）をなす層間の相互混合（ｉｎｔｅｒ－ｍｉｘｉｎｇ）及び拡散（ｄｉｆｆｕｓｅ）を最小化させ、トンネルバリア層の結晶性を向上させて、ＭＴＪの特性を向上させることができる半導体装置及びその製造方法を提供すること。【解決手段】 発明の一実施形態に係る半導体装置は、変更可能な磁化方向を有する自由層と、固定された磁化方向を有する固定層と、前記自由層と前記固定層との間に介在されるトンネルバリア層とを備えるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造を含むことができ、前記トンネルバリア層は、各々個別的に結晶化された２個の単原子層（ｔｗｏ ｍｏｎｏｌａｙｅｒ）以下の厚みを有する複数の物質層を備えることができる。【選択図】 図２

Description

本特許文献は、メモリ回路または装置と、半導体装置におけるこれらの応用に関する。
近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進まれている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。
本発明の実施形態等が解決しようとする課題は、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）をなす層間の相互混合（ｉｎｔｅｒ－ｍｉｘｉｎｇ）及び拡散（ｄｉｆｆｕｓｅ）を最小化させ、トンネルバリア層の結晶性を向上させて、ＭＴＪの特性を向上させることができる半導体装置及びその製造方法を提供することにある。
上記の課題を解決するための本発明の一実施形態に係る半導体装置は、変更可能な磁化方向を有する自由層と、固定された磁化方向を有する固定層と、前記自由層と前記固定層との間に介在されるトンネルバリア層とを備えるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造を含むことができ、前記トンネルバリア層は、各々個別的に結晶化された２個の単原子層（ｔｗｏ ｍｏｎｏｌａｙｅｒ）以下の厚みを有する複数の物質層を備えることができる。
また、前記課題を解決するための本発明の一実施形態に係る半導体装置の製造方法は、基板上に第１の磁性層を形成するステップと、第１の磁性層上にトンネルバリア層を形成するステップと、前記トンネルバリア層上に第２の磁性層を形成するステップとを含むことができ、前記トンネルバリア層を形成するステップは、（i）前記第１の磁性層上に物質層を形成するステップと、（ii）前記物質層に対してＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）工程を行うステップとからなる単位過程を繰り返して行うことを含むことができる。
上述した本発明の実施形態等に係る半導体装置及びその製造方法によれば、トンネルバリア層の結晶性を向上させ、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造物をなす層間の相互混合及び拡散を最小化させて可変抵抗素子の特性を向上させることができる。
比較例に係る可変抵抗素子の製造方法を説明するための断面図である。 比較例に係る可変抵抗素子の製造方法を説明するための断面図である。 本発明の一実施形態に係る可変抵抗素子を示す断面図である。 本発明の一実施形態に係る可変抵抗素子の製造方法を説明するための図である。 本発明の一実施形態に係る可変抵抗素子の製造方法を説明するための図である。 本発明の一実施形態に係る可変抵抗素子の製造方法を説明するための図である。 本発明の一実施形態に係る可変抵抗素子の製造方法を説明するための図である。 本発明の一実施形態に係る可変抵抗素子の製造方法を説明するための図である。 本発明の一実施形態に係るトンネルバリア層の製造方法の一例を説明するための図である。 本発明の一実施形態に係るトンネルバリア層の製造方法の一例を説明するための図である。 本発明の一実施形態に係るトンネルバリア層の製造方法の一例を説明するための図である。 本発明の一実施形態に係るトンネルバリア層の製造方法の一例を説明するための図である。 本発明の一実施形態に係るトンネルバリア層の製造方法の一例を説明するための図である。 本発明の一実施形態に係るトンネルバリア層の製造方法の一例を説明するための図である。 本発明の一実施形態及び比較例に係る製造方法により製造された可変抵抗素子のＭＲ（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）及びＨｅｘ（ｅｘｃｈａｎｇｅ ｃｏｕｐｌｉｎｇ ｆｉｅｌｄ）を示すグラフである。 本発明の一実施形態に係るメモリ装置及びその製造方法を説明するための断面図である。 本発明の他の一実施形態に係るメモリ装置及びその製造方法を説明するための断面図である。
以下、図面を参照しながら実施形態を説明する。
図１は、実施形態に係るシミュレーション装置１のハードウェア構成の一例を示すブロック図である。
以下では、添付された図面を参照して様々な実施形態が詳細に説明される。
図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。
本発明の実施形態を説明するのに先立ち、実施形態等との対比のための比較例及びその問題点を先に説明する。
図１Ａ及び図１Ｂは、比較例に係る可変抵抗素子の製造方法を説明するための断面図である。
図１Ａに示すように、比較例に係る可変抵抗素子１は、自由層１２、トンネルバリア層１３、及び固定層１４を備えるＭＴＪ構造を含むＭＲＡＭであることができる。磁気抵抗に基づく不揮発性メモリ技術であるＭＲＡＭの１つの類型は、このような磁気トンネル接合（ＭＴＪ）構造を含み、自由層１２の磁化方向の変化がスピン伝達トルク（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ）によってなされるＳＴＴ－ＭＲＡＭ（（ｓｐｉｎ ｔｏｒｑｕｅ ｔｒａｎｓｆｅｒ ＭＲＡＭ）である。
自由層１２は、磁化方向が可変的なので、磁化方向によって実際にデータを格納できる層であって、ストレージ層（ｓｔｏｒａｇｅ ｌａｙｅｒ）などとも呼ばれることができる。
固定層１４は、磁化方向が固定されて自由層１２の磁化方向と対比され得る層であって、基準層（ｒｅｆｅｒｅｎｃｅ ｌａｙｅｒ）などとも呼ばれることができる。
可変抵抗素子１においては、印加される電圧または電流によって自由層１２の磁化方向が変化し、固定層１４の磁化方向と平行な状態になるか、または反平行な状態になることができ、それにより、可変抵抗素子１が低抵抗状態または高抵抗状態の間でスイッチングすることができる。
トンネルバリア層１３は、絶縁性の酸化物を含むことができ、電子のトンネリングを可能にして自由層１２の磁化方向を変化させる役割を果たすことができる。
可変抵抗素子１は、ＭＴＪ構造の特性を改善するための様々な層をさらに備えることができる。例えば、可変抵抗素子１は、ＭＴＪ構造の下部に配置されるバッファ層１１をさらに備えることができる。
バッファ層１１は、自由層１２の下で自由層１２の底面と直接接触しながら自由層１２の垂直磁気異方性を向上させる役割を果たすことができる。または、バッファ層１１は、上部に位置する層等の結晶成長を助ける役割を果たすこともできる。または、バッファ層１１は、上部に位置する層等と下部電極（図示せず）の格子定数不一致を解消する役割を果たすこともできる。
ＭＴＪを含む可変抵抗素子１において、自由層１２の磁化方向のスイッチングは、ＴＭＲ（ｔｕｎｎｅｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）の影響を受けることができる。高いＴＭＲを有するＭＲＡＭセルは、高い読み取り信号を有することができ、これは、作動中にＭＲＡＭセルの読み取り速度を上げることができる。
一般に、ＭＴＪを構成する層等の微細構造に構造的欠陥がない均一な結晶構造を有するＭＴＪが構造的欠陥があるＭＴＪに比べてＴＭＲが高い。したがって、トンネルバリア層１３とその上部及び下部の強磁性層１２、１４の結晶成長を介してコヒーレントトンネリング（ｃｏｈｅｒｅｎｔ ｔｕｎｎｅｌｉｎｇ）を極大化することによってＴＭＲを増加させる方法が利用される。
これにより、求められる所定の下部構造物が形成された基板１０上に、バッファ層１１、自由層１２、トンネルバリア層１３、及び固定層１４形成のための物質層を形成した後、熱処理工程を適用することにより、自由層１２、トンネルバリア層１３、及び固定層１４を結晶化しなければならない。このとき、自由層１２、トンネルバリア層１３、及び固定層１４の結晶成長のための熱処理工程は、高温で長時間にわたって行われる。熱処理工程は、一般的にファーネス（ｆｕｒｎａｃｅ）方式によってなされ、結晶化が可能な温度でなされる熱処理過程自体にのみ数十分の時間がかかり、熱処理前後の昇温過程及び冷却過程まで含むと、実際、ファーネス内で熱処理工程が進まれる時間は、数時間に達するようになる。したがって、このような高温長時間の熱処理を行うようになると、ＭＴＪに加えられる総熱露出量（ｔｏｔａｌ ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）が極めて高く、ＭＴＪを構成する層のみならず、その下部に位置する層にも影響を及ぼすことができる。
図１Ａに示されたように、高温長時間の熱処理により、バッファ層１１と自由層１２との間でそれぞれの層をなす金属原子などの相互混合及び拡散現象が発生しうる。これにより、バッファ層１１のうち、バッファ層１１と自由層１２との間の界面に隣接した部分内に自由層１２から由来した金属原子などを含む粒子１２’が存在するようになり、自由層１２のうち、バッファ層１１と自由層１２との間の界面に隣接した部分内にバッファ層１１から由来した金属原子などを含む粒子１１’が存在するようになる。このような可変抵抗素子１をなすそれぞれの層間に層をなす金属原子などの相互混合及び拡散現象は、可変抵抗素子１の特性を劣化させる要因として作用する。
また、長時間の高温熱処理により結晶化されたトンネルバリア層１３は、内部構造に多数の欠陥が発生しうる。図１Ａに示されたように、高温長時間の熱処理により結晶化されたトンネルバリア層１３は、結晶化欠陥が発生して不均一な結晶構造を有するようになる。
高温長時間の熱処理によるトンネルバリア層１３の結晶成長の際の問題点については、図１Ｂを参照して再度説明する。
図１Ｂに示すように、トンネルバリア層１３形成のための物質層１３Ａを単一層として形成し、これに対して一度に高温長時間熱処理により結晶化させるようになるので、結晶成長及び配向が不均一になされるようになる。これにより、トンネルバリア層１３内部に結晶化欠陥が発生し、不均一な結晶構造を有するようになるので、可変抵抗素子１のＴＭＲが低下するという問題がある。
これにより、本実施形態においては、ＭＴＪのトンネルバリア層の結晶性を向上させ、層間の相互混合及び拡散を最小化させて、可変抵抗素子の特性を向上させることができる半導体装置及びその製造方法を提供しようとする。
図２は、本発明の一実施形態に係る可変抵抗素子を示す断面図である。
図２に示すように、本発明の一実施形態に係る可変抵抗素子１００は、変更可能な磁化方向を有する自由層１０４、固定された磁化方向を有する固定層１０６、及び前記自由層１０４と固定層１０６との間に介在されるトンネルバリア層１０５を備えるＭＴＪ構造を含むことができる。
自由層１０４は、変更可能な磁化方向を有することにより、互いに異なるデータを格納できる層であって、ストレージ層（ｓｔｏｒａｇｅ ｌａｙｅｒ）などとも呼ばれることができる。自由層１０４は、相違した磁化方向の１つ、または相違した電子スピン方向の１つを有することができ、ＭＴＪ構造で自由層１０４の極性（ｐｏｌａｒｉｔｙ）を切り換えて、抵抗値が変化され得る。一部実施形態において、自由層１０４の極性は、ＭＴＪ構造に対する電圧または電流信号（例えば、特定閾値以上の駆動電流）を印加するとき、変化または反転される。自由層１０４の極性変化によって自由層１０４及び固定層１０６は、互いに異なる磁化方向または互いに異なる電子のスピン方向を有するようになることで、可変抵抗素子１００が互いに異なるデータを格納するか、または互いに異なるデータビットを表すことができる。自由層１０４の磁化方向は、自由層１０４、トンネルバリア層１０５、及び固定層１０６の表面に実質的に垂直であることができる。すなわち、自由層１０４の磁化方向は、自由層１０４、トンネルバリア層１０５、及び固定層１０６の積層方向に実質的に平行であることができる。したがって、自由層１０４の磁化方向は、上から下へ向かう方向及び下から上へ向かう方向の間で可変されることができる。このような自由層１０４の磁化方向の変化は、印加された電流または電圧により生成されるスピン伝達トルクにより導かれることができる。
自由層１０４は、強磁性物質を含む単一膜または多重膜構造を有することができる。例えば、自由層１０４は、Ｆｅ、Ｎｉ、またはＣｏを主成分とする合金、例えば、Ｆｅ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｂ合金などを含むか、または金属からなる積層構造、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどの積層構造を含むことができる。
トンネルバリア層１０５は、データ読み取り及びデータ記録動作の両方で電子のトンネリングを可能にすることができる。新しいデータを格納するための書き込み動作の際、高い書き込み電流（ｗｒｉｔｅ ｃｕｒｒｅｎｔ）がトンネルバリア層１０５を介して流れるようになり、自由層１０４の磁化方向を変化させて新しいデータビットを書き込むためにＭＴＪの抵抗状態を変化させることができる。読み出し動作の際、低い読み出し電流（ｒｅａｄｉｎｇ ｃｕｒｒｅｎｔ）がトンネルバリア層１０５を介して流れるようになり、自由層１０４の磁化方向を変化させずに、自由層１０４の既存磁化方向によるＭＴＪの既存抵抗状態を測定して、ＭＴＪに格納されたデータビットを読み出すことができる。トンネルバリア層１０５は、絶縁性の酸化物、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＲｕＯ２、Ｂ２Ｏ３などの酸化物を含むことができる。
可変抵抗素子１００の特性を高めるために、トンネルバリア層１０５は、低いＲＡ（ｒｅｓｉｓｔａｎｃｅ ａｒｅａ ｐｒｏｄｕｃｔ）値及び高いＴＭＲ特性を保障できなければならない。
ＴＭＲは、高い電気抵抗状態と低い電気抵抗状態とでＭＴＪが配置された上部電極と下部電極との間の抵抗の関数であって、平行（ｐａｒａｌｌｅｌ）状態でのセルの電気抵抗（Ｒｐ）に対する、反平行（ａｎｔｉ－ｐａｒａｌｌｅｌ）状態でのセルの電気抵抗（Ｒａｐ）と平行状態でのセルの電気抵抗（Ｒｐ）との間の差で表されることができる。構造的欠陥がない均一な結晶構造を有するＭＴＪが構造的欠陥があるＭＴＪに比べてＴＭＲが高い。ＴＭＲが高いほど、セルのオン／オフ状態の間でより大きい信号差を生成するので、安定的な読み出し動作のために、高いＴＭＲを有することが求められる。磁気メモリ素子の抵抗は、トンネルバリア層１０５の厚みＴによって変わることができる。
ＲＡ値は、単位面積で規格化した抵抗値であって、抵抗と面積との積で表される。ＲＡ値は、磁気メモリ素子で信号対雑音比（ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ）及びＲＣ（ｒｅｓｉｓｔａｎｃｅ ｃａｐａｃｉｔｏｒ）時間定数を結晶する重要な要因である。ＲＡ値は、プログラミングの間、自由層１０４の磁化方向を切り換えるのに使用される電圧（例えば、閾値スイッチング電圧）の表示（ｉｎｄｉｃａｔｉｏｎ）である。磁気メモリセルのＲＡ増加は、より高い閾値スイッチング電圧を用いるようになり、セルの性能を低下させ、セルの使用寿命を減少させることができる。トンネルバリア層１０５の厚みＴを減らすことによってＲＡ値を減少させることができる。しかし、トンネルバリア層１０５の厚みＴが減少されれば、ＴＭＲも減少することができる。したがって、トンネルバリア層１０５の厚みＴ調節だけでは、低いＲＡ値及び高いＴＭＲ特性の両方をなすことができない。
低いＲＡを維持しながらＴＭＲを増加させるための方案の１つとして、本実施形態によれば、トンネルバリア層１０５の結晶構造で構造的欠陥を除去または最小化させることができる。
本実施形態において、トンネルバリア層１０５は、内部に欠陥を有さないか、欠陥が最小化された均一な結晶構造を有することができる。一実施形態において、トンネルバリア層１０５は、ｂｃｃ（００１）結晶構造を有することができる。一実施形態において、トンネルバリア層１０５は、自由層１０４と同じ結晶構造を有することができる。一実施形態において、トンネルバリア層１０５及び自由層１０４は、ｂｃｃ（００１）結晶構造を有することができる。
本実施形態において、トンネルバリア層１０５の高い結晶性により自由層１０４及び固定層１０６とのコヒーレントトンネリングを極大化することができ、ＴＭＲ特性を向上させ、ＲＡを減少させることができる。
トンネルバリア層１０５の均一な結晶構造形成については、図３Ａ～図３Ｅ、及び図４Ａ～図４Ｆに示された実施形態と関連して、下記においてより具体的に説明する。
トンネルバリア層１０５の厚みＴは、ＲＡ値が２０Ωμｍ２以下になる範囲であることができる。前述したように、トンネルバリア層１０５の厚みＴが低くなると、ＲＡ値は低くなるが、ＴＭＲが減少されて、可変抵抗素子１００の特性が劣化されることができる。したがって、トンネルバリア層１０５の厚みＴは、低いＲＡ値と高いＴＭＲとを共に考慮して、可変抵抗素子１００が最適の特性を発揮できるように設定されることができる。
トンネルバリア層１０５が、ＲＡ値が２０Ωμｍ２を超過する厚みＴを有する場合には、抵抗が高すぎるようになり、駆動動作の側面で素子への適用が困難であることができる。トンネルバリア層１０５の厚みＴの下限は、ＲＡ値及びＴＭＲの両者を考慮して、可変抵抗素子１００の特性を劣化させない範囲であることができる。
固定層１０６は、固定された磁化方向を有することができ、このような固定された磁化方向は、自由層１０４の磁化方向が変わる間、変化しない。固定層１０６は、基準層（ｒｅｆｅｒｅｎｃｅ ｌａｙｅｒ）などとも呼ばれることができる。一部実施形態において、固定層１０６は、上から下へ向かう磁化方向に固定されることができる。一部実施形態において、固定層１０６は、下から上へ向かう磁化方向に固定されることができる。
固定層１０６は、強磁性物質を含む単一膜または多重膜構造を有することができる。例えば、固定層１０６は、Ｆｅ、Ｎｉ、またはＣｏを主成分とする合金、例えば、Ｆｅ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｂ合金などを含むか、または金属からなる積層構造、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどの積層構造を含むことができる。
可変抵抗素子１００に電圧または電流が印加されれば、スピン伝達トルクにより自由層１０４の磁化方向が可変され得る。自由層１０４と固定層１０６との磁化方向が互いに平行な場合、可変抵抗素子１００は、低抵抗状態にあることができ、例えば、デジタルデータビット「０」を表すことができる。逆に、自由層１０４の磁化方向と固定層１０６の磁化方向とが互いに反平行な場合、可変抵抗素子１００は、高抵抗状態にあることができ、例えば、デジタルデータビット「１」を表すことができる。一部実施形態において、可変抵抗素子１００は、自由層１０４と固定層１０６との磁化方向が互いに平行であるとき、データビット「１」を格納し、自由層１０４と固定層１０６との磁化方向が互いに反平行であるとき、データビット「０」を格納するように構成されることができる。
可変抵抗素子１００は、ＭＴＪ構造に加えて、ＭＴＪ構造の特性や工程過程を改善するための様々な用途を有する層をさらに備えることができる。例えば、可変抵抗素子１００は、バッファ層１０２、下部層１０３、スペーサ層１０７、磁気補正層１０８、及びキャッピング層１０９をさらに備えることができる。
バッファ層１０２は、下部層１０３の下に形成されて、上部に位置する層等の結晶成長を助けることができ、結果として、自由層１０４の垂直磁気異方性をさらに向上させることができる。バッファ層１０２は、単一金属、金属合金、金属窒化物、金属酸化物など、様々な導電物質を含む単一膜構造または多重膜構造を有することができる。また、バッファ層１０２は、下部電極（図示せず）と下部層１０３との格子定数不一致を解消するために、下部電極（図示せず）と整合性に優れた物質で形成することができる。例えば、バッファ層１０２は、タンタル（Ｔａ）を含むことができる。
下部層１０３は、自由層１０４の下で自由層１０４の底面と直接接触しながら、自由層１０４の垂直磁気異方性を向上させる役割を果たすことができる。下部層１０３は、金属、金属合金、金属窒化物、または金属酸化物の１つ以上を含む単一膜構造または多重膜構造を有することができる。一実施形態において、下部層１０３は、金属窒化物を含む単一膜または多重膜構造を有することができる。例えば、下部層１０３は、ＴａＮ、ＡｌＮ、ＳｉＮ、ＴｉＮ、ＶＮ、ＣｒＮ、ＧａＮ、ＧｅＮ、ＺｒＮ、ＮｂＮ、ＭｏＮ、またはＨｆＮの１つ以上を含むことができる。
本実施形態において、バッファ層１０２及び下部層１０３は、その上部に位置する自由層１０４との相互混合または拡散が防止または最小化され得る。通常的な場合、ＭＴＪを構成する層を結晶化させるために長時間の高温熱処理が必要であり、このような長時間の高温熱処理は、ＭＴＪ構造の下部に位置するバッファ層１０２及び下部層１０３にも影響を及ぼすようになる。結果として、バッファ層１０２及び下部層１０３に含まれた金属原子などが上部に位置する自由層１０４内に拡散され、自由層１０４内に含まれた金属原子などが下部のバッファ層１０２及び下部層１０３に拡散されることができる。しかし、本実施形態においては、特定の熱処理条件を採用することで、熱処理工程の際、ＭＴＪ構造下部に位置するバッファ層１０２及び下部層１０３に対する熱露出量を最小化することができる。したがって、バッファ層１０２及び下部層１０３と、自由層１０４の間の相互混合または拡散を防止または最小化することができるので、バッファ層１０２と下部層１０３、及び自由層１０４は、各々均一性が向上した構造を有することができ、特性劣化を最小化することができる。特定熱処理によりバッファ層１０２及び下部層１０３と、自由層１０４の間の相互混合または拡散防止をなすことができることについては、図３Ａ～図３Ｅ、及び図４Ａ～図４Ｆに示された実施形態と関連して、下記においてより具体的に説明する。
スペーサ層１０７は、固定層１０６と磁気補正層１０８との間に介在されて、これらの間のバッファの役割を果たしながら、磁気補正層１０８の特性を向上させる役割をすることができる。スペーサ層１０７は、Ｒｕなどのような貴金属を含むことができる。
磁気補正層１０８は、固定層１０６により生成される漂遊磁界の影響を相殺または減少させる機能をすることができる。このような場合、固定層１０６により生成される漂遊磁界が自由層１０４に及ぼす影響が減少し、自由層１０４での偏向磁場が減少しうる。すなわち、磁気補正層１０８により、固定層１０６からの漂遊磁界に起因する自由層１０４の磁化反転特性（ヒステリシス曲線）のシフトが無効化され得る。このために、磁気補正層１０８は、固定層１０６の磁化方向と反平行な磁化方向を有することができる。本実施形態において、固定層１０６が上から下へ向かう磁化方向を有する場合、磁気補正層１０８は、下から上へ向かう磁化方向を有することができる。逆に、固定層１０６が下から上へ向かう磁化方向を有する場合、磁気補正層１０８は、上から下へ向かう磁化方向を有することができる。磁気補正層１０８は、スペーサ層１０７を介して固定層１０６と反磁性交換結合されて、ＳＡＦ（ｓｙｎｔｈｅｔｉｃ ａｎｔｉ－ｆｅｒｒｏｍａｇｎｅｔ）構造を形成できる。磁気補正層１０８は、強磁性物質を含む単一膜構造または多重膜構造を有することができる。
本実施形態において、磁気補正層１０８は、固定層１０６の上に存在するが、磁気補正層１０８の位置は様々に変形されることができる。例えば、磁気補正層１０８は、ＭＴＪ構造の下に位置することができる。または、例えば、磁気補正層１０８は、ＭＴＪ構造とは別にパターニングされながら、ＭＴＪ構造の上、下、または横に配置されることができる。
キャッピング層１０９は、可変抵抗素子１００を保護する役割をすることができ、場合によって、可変抵抗素子１００のパターニングの際、ハードマスクとして機能することもできる。キャッピング層１０９は、金属など、様々な導電物質、またはオキサイドなどを含むことができる。特に、キャッピング層１０９は、層内のピンホール（ｐｉｎ ｈｏｌｅ）が少なく、ウェット及び／又はドライエッチングに対する抵抗性の大きい金属系物質で形成されることができる。例えば、キャッピング層１０９は、Ｒｕなどのような貴金属を含むことができる。
キャッピング層１０９は、単一膜構造または多重膜構造を有することができる。一実施形態において、キャッピング層１０９は、オキサイド、金属、及びその組み合わせを含む多重膜構造を有することができ、例えば、オキサイド層／第１の金属層／第２の金属層からなる多重膜構造を有することができる。
一実施形態において、固定層１０６と磁気補正層１０８との間の格子構造差及び格子ミスマッチを解消するための物質層（図示せず）が固定層１０６と磁気補正層１０８との間に介在されることができる。例えば、このような物質層は、非晶質であることができ、さらに、導電性物質、例えば、金属、金属窒化物、金属酸化物などを含むことができる。
以上説明された実施形態による可変抵抗素子１００は、結晶欠陥が最小化されて、均一な結晶構造を有するトンネルバリア層１０５によりＴＭＲ特性向上及びＲＡ値減少の両側面で優れた効果を発揮でき、バッファ層１０２及び下部層１０３と自由層１０４の間の相互混合または拡散が防止または最小化されて、各層が均一な構造を有することができ、特性劣化を防止できる。
次に、図３Ａ～図３Ｆを参照して、本発明の一実施形態に係る可変抵抗素子の製造方法を説明する。可変抵抗素子についての説明は、上記図２に示された実施形態に記載されているので、本実施形態では、その詳細な説明を省略する。
図３Ａに示すように、求められる所定の下部構造物（図示せず）が形成された基板１０１上に、バッファ層１０２及び下部層１０３を順次形成することができる。
基板１０１は、半導体基板を含むことができる。半導体基板は、単結晶状態であることができ、シリコン－含有物質を含むことができる。すなわち、半導体基板は、単結晶シリコン－含有物質を含むことができる。また、例えば、基板１０１は、バルクシリコン基板であるか、または支持基板、埋没絶縁層、及び単結晶シリコン層が順次積層されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であることができる。
基板１０１に形成された所定の下部構造物は、可変抵抗素子と接続して可変抵抗素子への電流または電圧の供給可否を制御するためのトランジスタ、ダイオードなどのスイッチング素子、及び可変抵抗素子とスイッチング素子との間でこれらを接続させるためのコンタクトプラグなどを含むことができる。スイッチング素子の一端は、コンタクトプラグに電気的に連結されることができ、スイッチング素子の他端は、図示されていない導電ライン、例えば、ソースラインと電気的に連結されることができる。
次いで、下部層１０３上に自由層用物質層１０４Ａを形成できる。
自由層用物質層１０４Ａは、結晶化により自由層（図３Ｂの図面符号１０４参照）に変換される層であって、非晶質（ａｍｏｒｐｈｏｕｓ）であることができる。
図３Ｂに示すように、自由層用物質層１０４Ａは、結晶化されて自由層１０４に変換され、自由層１０４上にトンネルバリア層１０５が形成され得る。
本実施形態において、トンネルバリア層１０５は、薄い厚みを有する単位物質層を形成した後、ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を行って結晶化させる過程をＮ回繰り返すことによって形成されることができる。
トンネルバリア層１０５形成については、図４Ａ～図４Ｆを参照してより具体的に説明する。
図４Ａに示すように、自由層用物質層（図示せず、図３Ａの図面符号１０４Ａ参照）上に第１の物質層１０５Ａ－１を形成できる。
第１の物質層１０５Ａ－１は、トンネルバリア層（図３Ｂの図面符号１０５参照）を形成するための単位物質層であって、絶縁性の酸化物、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＲｕＯ２、Ｂ２Ｏ３などの酸化物を含むことができる。
第１の物質層１０５Ａ－１は、非晶質であることができる。
一実施形態において、第１の物質層１０５Ａ－１の厚みＴ１は、２個の単原子層（ｔｗｏ ｍｏｎｏｌａｙｅｒ）以下の範囲を有することができる。第１の物質層１０５Ａ－１の厚みＴ１は、ＲＴＡにより結晶化欠陥なしに十分に均一な結晶構造が形成され得る程度に薄いことが望ましい。第１の物質層１０５Ａ－１が２個の単原子層を越える厚みを有する場合、ＲＴＡによる結晶化の際、結晶欠陥が発生して結晶構造が不均一に形成され得る。
次に、第１の物質層１０５Ａ－１に対してＲＴＡ工程を行うことができる。
本実施形態では、ＭＴＪ構造の結晶化に利用された通常的な高温長時間の熱処理とは異なり、非常に短い時間内に熱処理が行われるＲＴＡを利用して効果的に結晶化をなすことができる。
一実施形態において、ＲＴＡ工程は、６００℃以下の温度で行われることができる。ＲＴＡ工程の温度は、単位物質層の結晶化及び可変抵抗素子１００の特性劣化の２つの側面を共に考慮して選択されることができる。ＲＴＡ工程が６００℃を超過する温度で行われる場合、結晶化された第１のサブ層（図４Ｂの図面符号１０５－１参照）の結晶性は良くなることができるが、第１の物質層１０５Ａ－１の下部に位置する層等に影響を及ぼして各層等の特性を劣化させることができる。また、ＲＴＡ工程が低すぎる温度で行われる場合、単位物質層の結晶化に必要な十分なエネルギーが加えられないので、結晶化された第１のサブ層１０５－１の結晶性が劣化され得る。したがって、ＲＴＡ工程が行われる温度の下限は、熱処理される単位物質層の結晶化が可能な温度であることができる。
一実施形態において、ＲＴＡ工程は、１分以下の時間の間行われることができる。単位物質層の結晶化のための熱処理時間を最小化することが重要なので、ＲＴＡ工程は、単位物質層の結晶化が可能な最小時間の間なされることができる。ＲＴＡ工程が１分を超過して行われる場合、第１の物質層１０５Ａ－１の下部に位置する層等に対する熱露出量が高まり、各層等の特性を劣化させることができる。ＲＴＡ工程が行われる時間の下限は、熱処理される単位物質層の結晶化が可能な時間であることができる。
図４Ｂに示すように、単位物質層である第１の物質層１０５Ａ－１形成及びＲＴＡ工程実行により、非常に薄い厚みＴ１を有する第１のサブ層１０５－１が形成され得る。
第１の物質層１０５Ａ－１が非常に薄い厚みＴ１で形成され、ＲＴＡ工程により非常に短い時間の間熱処理がなされて、効果的な結晶化が可能なので、第１のサブ層１０５－１は、結晶欠陥なしに均一な結晶構造を有することができる。
図４Ｃに示すように、第１のサブ層１０５－１上に第２の物質層１０５Ａ－２を形成した後、ＲＴＡ工程を行うことができる。
第２の物質層１０５Ａ－２は、第１の物質層１０５Ａ－１と同じ物質を含むことができる。一実施形態において、第２の物質層１０５Ａ－２は、絶縁性の酸化物、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＲｕＯ２、Ｂ２Ｏ３などの酸化物を含むことができる。
第２の物質層１０５Ａ－２の厚みＴ２は、２個の単原子層（ｔｗｏ ｍｏｎｏｌａｙｅｒ）以下の厚みを有することができ、第１の物質層１０５Ａ－１の厚みＴ１と同一であるか、または相違することができる。
第２の物質層１０５Ａ－２に対して適用されるＲＴＡ工程の条件は、第１の物質層１０５Ａ－１に適用されるＲＴＡ工程について説明された範囲内にあることができ、第１の物質層１０５Ａ－１に対して適用されるＲＴＡ工程の条件と同一であるか、または相違することができる。
図４Ｄに示すように、第２の物質層１０５Ａ－２形成及びＲＴＡ工程実行により、第１のサブ層１０５－１上に非常に薄い厚みＴ２を有する第２のサブ層１０５－２が形成され得る。
第２のサブ層１０５－２は、第１のサブ層１０５－１と同様に、第２の物質層１０５Ａ－２が非常に薄い厚みＴ２で形成され、ＲＴＡ工程により非常に短い時間の間熱処理がなされて、効果的な結晶化が可能なので、結晶欠陥なしに均一な結晶構造を有することができる。
図４Ｄには、第１のサブ層１０５－１と第２のサブ層１０５－２との間に界面が存在することと図示されているが、界面が明確に存在せずに、第１のサブ層１０５－１と第２のサブ層１０５－２とが融合された形態で存在することもできる。
図４Ｅに示すように、単位物質層形成及びＲＴＡ工程実行からなる単位サイクルをＮ回行うことにより、第１のサブ層１０５－１、第２のサブ層１０５－２．．．．、第Ｎのサブ層１０５－Ｎが形成され得る。
第１のサブ層１０５－１、第２のサブ層１０５－２．．．．、第Ｎのサブ層１０５－Ｎは、トンネルバリア層１０５を形成できる。それぞれのサブ層は、その間に界面が存在することができ、界面が明確でなく、互いに融合された形態で存在することもできる。
それぞれのサブ層の厚みの合計（Ｔ１＋Ｔ２＋．．．．＋ＴＮ）は、トンネルバリア層１０５の厚みＴに該当することができる。
図４Ｆに示すように、このような方法により結晶欠陥なしに均一な結晶構造を有するトンネルバリア層１０５を形成できる。
トンネルバリア層１０５の厚みＴは、ＲＡ値が２０Ωμｍ２以下になる範囲であることができる。
図４Ａ～図４Ｆに示されたように、トンネルバリア層１０５を形成する間、下部に位置する自由層用物質層１０４Ａも結晶化されて、自由層（１０４、図３Ｂ参照）を形成できる。自由層用物質層１０４Ａの結晶化は、Ｎ回のＲＴＡ工程全体にわたってなされることができ、またはＮ回のＲＴＡ工程のうち一部によってなされることもできる。
本実施形態において、結晶化のためのＲＴＡ工程は、最小時間の間行われるので、ＭＴＪ構造下部に位置するバッファ層１０２及び下部層１０３に対する熱露出量が減少されてバッファ層１０２及び下部層１０３に及ぼす影響を防止または最小化することができる。したがって、自由層１０４と、バッファ層１０２及び下部層１０３の間の相互混合または拡散が防止されて、各層が均一な構造を有することができ、相互混合または拡散に起因する特性劣化を防止できる。
さらに図３Ｂに示すように、自由層１０４上にトンネルバリア層１０５が形成され得る。
トンネルバリア層１０５は、結晶欠陥なしに均一な結晶構造を有することができる。
自由層１０４は、バッファ層１０２及び下部層１０３との相互混合または拡散が抑制されて均一な結晶構造を有することができる。
一実施形態において、トンネルバリア層１０５は、自由層１０４と同じ結晶構造を有することができる。一実施形態において、トンネルバリア層１０５及び自由層１０４は、ｂｃｃ（００１）結晶構造を有することができる。
図３Ｃに示すように、トンネルバリア層１０５上に固定層用物質層１０６Ａが形成され得る。
固定層用物質層１０６Ａは、結晶化により固定層（図３Ｄの図面符号１０６参照）に変換される層であって、非晶質であることができる。
次いで、固定層用物質層１０６Ａに対してアニーリング工程を行って結晶化させることができる。固定層用物質層１０６Ａに対して適用されるアニーリング工程は、固定層用物質層１０６Ａを結晶化させ、下部に位置する層等に影響を及ぼさない条件下で行われることができる。
図３Ｄに示すように、トンネルバリア層１０５上に固定層１０６が形成され得る。
図３Ｅに示すように、固定層１０６上に、スペーサ層１０７、磁気補正層１０８、及びキャッピング層１０９を順次形成することができる。
その後、イオンビームエッチング（Ｉｏｎ Ｂｅａｍ Ｅｔｃｈｉｎｇ、「ＩＢＥ」）などによるパターニング工程を行って、図２に示されたような可変抵抗素子１００が形成され得る。
以上で説明された可変抵抗素子１００の製造方法によれば、薄い厚みを有する単位物質層形成及びＲＴＡ工程実行を繰り返して均一な結晶構造を有するトンネルバリア層１０５を形成でき、ＴＭＲ特性を向上させながら、同時にＲＡ値を減少させることができる。また、熱処理の際、下部に位置する層等に対する熱露出量を最小化させることができ、バッファ層１０２及び下部層１０３と、自由層１０４の間の相互混合または拡散を防止することによって各層の特性劣化を最小化することができる。
図５を参照して一実施形態に係る効果をより具体的に説明する。
図５は、本発明の一実施形態及び比較例に係る製造方法により製造された可変抵抗素子のＭＲ（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）及びＨｅｘ（ｅｘｃｈａｎｇｅ ｃｏｕｐｌｉｎｇ ｆｉｅｌｄ）を示すグラフである。
実施例（Ｅｘａｍｐｌｅ）は、前記図３Ａ～図３Ｆ、図４Ａ～図４Ｅについて説明された方法により、単位物質層形成及びＲＴＡ工程からなるサイクルを数回繰り返してトンネルバリア層を形成した可変抵抗素子を示し、比較例（Ｃｏｍｐａｒａｔｉｖｅ Ｅｘａｍｐｌｅ）は、ＲＴＡ工程を使用せずに、通常的な製造方法のように、ＭＴＪを構成する層等を全て形成した後、ファーネス内で数時間にわたった高温長時間の熱処理により結晶化させて製造された可変抵抗素子を示す。
図５から確認できるように、実施例の場合、Ｈｅｘ特性は、比較例と同等な程度で発揮しながら、ＭＲ特性は、比較例に比べて約１３％程度向上した。すなわち、実施例によれば、トンネルバリア層形成の際に、長時間の高温熱処理による結晶化の代りに、薄い厚みの単位物質層形成及び短時間のＲＴＡによる結晶化を適用することにより、トンネルバリア層の結晶性を高め、熱露出量を最小化させて、バッファ層、下部層と自由層の間の相互混合または拡散を防止して、可変抵抗素子の特性を向上させることができる。
本発明の実施形態による可変抵抗素子１００は、複数で提供されて、セルアレイを構成できる。セルアレイは、各可変抵抗素子１００の両端を駆動するための配線、素子など、様々な構成要素をさらに含むことができる。これについては、図６及び図７を参照して例示的に説明する。
図６は、本発明の一実施形態に係るメモリ装置及びその製造方法を説明するための断面図である。
図６に示すように、本実施形態のメモリ装置は、求められる所定素子（図示せず）、例えば、可変抵抗素子１００へのアクセスを制御するトランジスタなどが形成された基板６００と、基板６００上に位置して、複数の可変抵抗素子１００のそれぞれの下端と基板６００の一部、例えば、トランジスタのドレインを互いに接続させる下部コンタクト６２０と、下部コンタクト６２０上に位置する可変抵抗素子１００と、可変抵抗素子１００上に位置し、複数の可変抵抗素子１００のそれぞれの上端と所定配線（図示せず）、例えば、ビットラインを互いに接続させる上部コンタクト６５０とを備えることができる。
上記のメモリ装置は、下記のような方法により形成されることができる。
まず、トランジスタなどが形成された基板６００を提供した後、基板６００上に第１の層間絶縁膜６１０を形成できる。次いで、第１の層間絶縁膜６１０を選択的にエッチングして基板６００の一部を露出させる穴Ｈを形成した後、穴Ｈに導電物質を埋め込んで下部コンタクト６２０を形成できる。次いで、下部コンタクト６２０及び第１の層間絶縁膜６１０上に可変抵抗素子１００形成のための物質層を形成した後、この物質層を選択的にエッチングして可変抵抗素子１００を形成できる。可変抵抗素子１００形成のための物質層のエッチングは、ＩＢＥ方式などのように強い物理的エッチング特性を有する方式を利用して行われることができる。次いで、可変抵抗素子１００の側壁にブロッキング層１１１を形成できる。ブロッキング層１１１の形成は、ガスソーキング工程を利用して、または前処理工程及び蒸着工程を利用して行われることができる。次いで、可変抵抗素子１００間の空間を絶縁物質で埋め込んで第２の層間絶縁膜６３０を形成できる。次いで、可変抵抗素子１００及び第２の層間絶縁膜６３０上に第３の層間絶縁膜６４０を形成した後、第３の層間絶縁膜６４０を貫通して可変抵抗素子１００の上端と接続する上部コンタクト６５０を形成できる。
本実施形態のメモリ装置で可変抵抗素子１００を形成する全ての層は、互いに整列された側壁を有することができる。これは、可変抵抗素子１００が１つのマスクを用いてエッチングされる方式で形成されるためである。
しかし、図６の実施形態とは異なり、可変抵抗素子１００の一部は、残りと別にパターニングされることができる。これについては、図７に例示的に示した。
図７は、本発明の他の一実施形態に係るメモリ装置及びその製造方法を説明するための断面図である。図６の実施形態との相違を中心に説明する。
図７に示すように、本実施形態のメモリ装置は、可変抵抗素子１００の一部、例えば、バッファ層１０２及び下部層１０３が可変抵抗素子１００の残りの層と整列された側壁を有さないことができる。バッファ層１０２及び下部層１０３は、下部コンタクト７２０と整列された側壁を有することができる。
上記のメモリ装置は、下記のような方法により形成されることができる。
まず、基板７００上に第１の層間絶縁膜７１０を形成した後、第１の層間絶縁膜７１０を選択的にエッチングして基板７００の一部を露出させる穴Ｈを形成できる。次いで、穴Ｈの下部を埋め込む下部コンタクト７２０を形成できる。より具体的に、下部コンタクト７２０の形成は、穴Ｈが形成された結果物を覆う導電物質を形成した後、導電物質が所望の高さになるまでエッチバック等で導電物質の一部を除去する方式によることができる。次いで、下部コンタクト７２０が形成された穴Ｈの残りの空間を埋め込むバッファ層１０２及び下部層１０３を形成できる。より具体的に、バッファ層１０２の形成は、下部コンタクト７２０が形成された結果物を覆うバッファ層用物質膜１０２を形成した後、この物質膜が所望の高さになるまでエッチバック等でこの物質膜の一部を除去する方式によることができる。また、下部層１０３の形成は、下部コンタクト７２０及びバッファ層１０２が形成された結果物を覆う下部層用物質膜１０３を形成した後、第１の層間絶縁膜７１０の上面が露出されるまで平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う方式によることができる。次いで、下部コンタクト７２０及び第１の層間絶縁膜７１０上に可変抵抗素子１００のうち、バッファ層１０２及び下部層１０３を除いた残りの層形成のための物質層を形成した後、この物質層を選択的にエッチングして可変抵抗素子１００の残りを形成できる。その後の後続工程は、図６において説明したことと実質的に同一である。
本実施形態による場合、可変抵抗素子１００形成のために一度にエッチングしなければならない高さが減少するので、エッチング工程の難易度が減少しうる。
また、本実施形態では、バッファ層１０２及び下部層１０３が穴Ｈ内に埋め込まれる場合を説明したが、必要に応じて、他の一部などがさらに埋め込まれることもできる。
以上により、解決しようとする課題のための様々な実施形態等が記載されたが、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で様々な変更及び修正がなされ得ることは明らかである。
１００ 可変抵抗素子
１０１ 基板
１０２ バッファ層
１０３ 下部層
１０４ 自由層
１０５ トンネルバリア層
１０６ 固定層
１０７ スペーサ層
１０８ 磁気補正層
１０９ キャッピング層

Claims (20)

  1. 変更可能な磁化方向を有する自由層と、固定された磁化方向を有する固定層と、前記自由層と前記固定層との間に介在されるトンネルバリア層とを備えるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造を含み、 前記トンネルバリア層は、各々個別的に結晶化された２個の単原子層（ｔｗｏ ｍｏｎｏｌａｙｅｒ）以下の厚みを有する複数の物質層を備える半導体装置。
  2. 前記トンネルバリア層の厚みは、ＲＡ（ｒｅｓｉｓｔａｎｃｅ ａｒｅａ ｐｒｏｄｕｃｔ）値が２０Ωμｍ２以下になる範囲を有する請求項１に記載の半導体装置。
  3. 前記トンネルバリア層は、均一な結晶構造を有する請求項１に記載の半導体装置。
  4. 前記トンネルバリア層は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＲｕＯ２、Ｂ２Ｏ３を含む絶縁性酸化物を含む請求項１に記載の半導体装置。
  5. 前記自由層及び前記トンネルバリア層は、同じ結晶構造を有する請求項１に記載の半導体装置。
  6. 前記自由層及び前記トンネルバリア層は、ｂｃｃ（００１）結晶構造を有する請求項５に記載の半導体装置。
  7. 前記ＭＴＪ構造下部に位置するバッファ層をさらに備え、
    前記バッファ層と前記自由層との間の相互混合または拡散が抑制されて、前記バッファ層は均一な組成を有する請求項１に記載の半導体装置。
  8. 基板上に第１の磁性層を形成するステップと、
    第１の磁性層上にトンネルバリア層を形成するステップと、
    前記トンネルバリア層上に第２の磁性層を形成するステップと、
    を含み、
    前記トンネルバリア層を形成するステップは、（i）前記第１の磁性層上に物質層を形成するステップと、（ii）前記物質層に対してＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）工程を行うステップとからなる単位過程を繰り返して行うことを含む半導体装置の製造方法。
  9. 前記トンネルバリア層は、ＲＡ（ｒｅｓｉｓｔａｎｃｅ ａｒｅａ ｐｒｏｄｕｃｔ）値が２０Ωμｍ２以下になる範囲の厚みを有するように形成される請求項８に記載の半導体装置の製造方法。
  10. 前記物質層は、２個の単原子層（ｔｗｏ ｍｏｎｏｌａｙｅｒ）以下の厚みを有する請求項８に記載の半導体装置の製造方法。
  11. 前記物質層は、非晶質であり、前記ＲＴＡ工程により結晶化されて均一な結晶構造を有する層に変換される請求項８に記載の半導体装置の製造方法。
  12. 前記トンネルバリア層は、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＲｕＯ２、Ｂ２Ｏ３を含む絶縁性酸化物を含む請求項８に記載の半導体装置の製造方法。
  13. 前記ＲＴＡ工程は、６００℃以下の温度で１分以下の時間の間行われる請求項８に記載の半導体装置の製造方法。
  14. 前記第１の磁性層は、非晶質であり、前記ＲＴＡ工程により前記物質層が結晶化される間、前記第１の磁性層も結晶化される請求項８に記載の半導体装置の製造方法。
  15. 前記第１の磁性層及び前記トンネルバリア層は、同じ結晶構造を有する請求項８に記載の半導体装置の製造方法。
  16. 前記第１の磁性層及び前記トンネルバリア層は、ｂｃｃ（００１）結晶構造を有する請求項８に記載の半導体装置の製造方法。
  17. 前記繰り返して行われる単位過程において、それぞれの過程で形成される前記物質層の厚みは、互いに同一であるか、または相違した請求項８に記載の半導体装置の製造方法。
  18. 前記繰り返して行われる単位過程において、それぞれの過程で行われるＲＴＡ工程の条件は、互いに同一であるか、または相違した請求項８に記載の半導体装置の製造方法。
  19. 前記第１の磁性層下部に位置するバッファ層を形成するステップをさらに含み、前記ＲＴＡ工程実行の際に前記バッファ層と前記第１の磁性層との間の相互混合または拡散が抑制されて、前記バッファ層は均一な組成を有する請求項８に記載の半導体装置の製造方法。
  20. 前記第２の磁性層は、非晶質であり、
    前記製造方法は、前記第２の磁性層に対してアニーリング工程を行って結晶化させるステップをさらに含む請求項８に記載の半導体装置の製造方法。
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