JPH0628881A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH0628881A JPH0628881A JP18484092A JP18484092A JPH0628881A JP H0628881 A JPH0628881 A JP H0628881A JP 18484092 A JP18484092 A JP 18484092A JP 18484092 A JP18484092 A JP 18484092A JP H0628881 A JPH0628881 A JP H0628881A
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- data cell
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Abstract
(57)【要約】
【目的】データ読出に要する応答時間の増大を防止す
る。 【構成】読出対象のデータセル回路４に並列接続した電
流源回路５を備える。
る。 【構成】読出対象のデータセル回路４に並列接続した電
流源回路５を備える。
Description
【０００１】
【産業上の利用分野】本発明は、センスアンプ回路に関
し、特にＣＭＯＳ集積回路化された読み出し専用記憶装
置（ＲＯＭ）に用いられるセンスアンプ回路に関する。
し、特にＣＭＯＳ集積回路化された読み出し専用記憶装
置（ＲＯＭ）に用いられるセンスアンプ回路に関する。
【０００２】
【従来の技術】読み出し専用記憶装置（以下、ＲＯＭ）
における、従来のセンスアンプ回路は、図３に示すよう
に、Ｎ−ｃｈ型のトランジスタＮ１とインバータ回路Ｉ
Ｖ１とから成るソースフォロワ回路１と、ゲート及びド
レインを短絡したＰ−ｃｈ型のトランジスタＰ１及び、
ゲートがトランジスタＰ１のゲート／ドレインと接続さ
れたＰ−ｃｈ型のトランジスタＰ２とから構成される電
流ミラー回路２と、ソースが接地されゲートに基準電圧
源ＶＲが接続されたＮ−ｃｈ型のトランジスタＮ２によ
る電流源回路３とを備えて構成されていた。ソースフォ
ロワ回路１の出力にはデータセル回路４が接続され、イ
ンバータ回路ＩＶ１の入力と出力はそれぞれトランジス
タＮ１のソースとゲートとに接続され、電流ミラー回路
２の入力はトランジスタＮ１のドレインに接続され、電
流源回路３の出力は電流ミラー回路２の出力に接続され
てデータ出力点となり、上記出力点にバッファとしてイ
ンバータ回路ＩＶ２が接続されていた。
における、従来のセンスアンプ回路は、図３に示すよう
に、Ｎ−ｃｈ型のトランジスタＮ１とインバータ回路Ｉ
Ｖ１とから成るソースフォロワ回路１と、ゲート及びド
レインを短絡したＰ−ｃｈ型のトランジスタＰ１及び、
ゲートがトランジスタＰ１のゲート／ドレインと接続さ
れたＰ−ｃｈ型のトランジスタＰ２とから構成される電
流ミラー回路２と、ソースが接地されゲートに基準電圧
源ＶＲが接続されたＮ−ｃｈ型のトランジスタＮ２によ
る電流源回路３とを備えて構成されていた。ソースフォ
ロワ回路１の出力にはデータセル回路４が接続され、イ
ンバータ回路ＩＶ１の入力と出力はそれぞれトランジス
タＮ１のソースとゲートとに接続され、電流ミラー回路
２の入力はトランジスタＮ１のドレインに接続され、電
流源回路３の出力は電流ミラー回路２の出力に接続され
てデータ出力点となり、上記出力点にバッファとしてイ
ンバータ回路ＩＶ２が接続されていた。
【０００３】次に、動作について図４を用いて説明す
る。図４では、図３において可変抵抗で表されたデータ
セル回路４の具体例を示している。ここでは、Ｍ00〜Ｍ
33の４×４＝１６ケのトランジスタがデータセル、ＭS0
〜ＭS3の４ケのトランジスタが、Ｘ＝０〜３の４本のデ
ータセルアレイのいずれかを選択するためのセレクト回
路である。各データセルは、データ保持のものはデプレ
ッション型、データ非保持のものはエンハンスメント型
のトランジスタでそれぞれ構成される。
る。図４では、図３において可変抵抗で表されたデータ
セル回路４の具体例を示している。ここでは、Ｍ00〜Ｍ
33の４×４＝１６ケのトランジスタがデータセル、ＭS0
〜ＭS3の４ケのトランジスタが、Ｘ＝０〜３の４本のデ
ータセルアレイのいずれかを選択するためのセレクト回
路である。各データセルは、データ保持のものはデプレ
ッション型、データ非保持のものはエンハンスメント型
のトランジスタでそれぞれ構成される。
【０００４】個々のデータセルのアドレス指定方法は、
以下の通りである。セレクト回路は選択するラインのト
ランジスタのゲートにのみ“Ｈ”レベルを与え、それ以
外には“Ｌ”レベルを与える。データセル部は、選択す
る列のゲートにのみ“Ｌ”レベルを与え、それ以外には
“Ｈ”レベルを与える。これにより、セレクト回路で選
択されたデータセルアレイのうち、注目するセルにのみ
ゲートに“Ｌ”レベルが与えられ、直列に接続されたそ
の他のセルには“Ｈ”レベルが与えられる。この場合、
セレクト回路を含めたデータセルの出力抵抗は、選択さ
れたデータセルがデプレッション型、つまりデータ保持
の時だけ、データセルアレイとセレクタの各トランジス
タのドレイン／ソース間オン抵抗の直列分となる。デー
タ非保持の時は、出力抵抗はほぼ無限大となる。
以下の通りである。セレクト回路は選択するラインのト
ランジスタのゲートにのみ“Ｈ”レベルを与え、それ以
外には“Ｌ”レベルを与える。データセル部は、選択す
る列のゲートにのみ“Ｌ”レベルを与え、それ以外には
“Ｈ”レベルを与える。これにより、セレクト回路で選
択されたデータセルアレイのうち、注目するセルにのみ
ゲートに“Ｌ”レベルが与えられ、直列に接続されたそ
の他のセルには“Ｈ”レベルが与えられる。この場合、
セレクト回路を含めたデータセルの出力抵抗は、選択さ
れたデータセルがデプレッション型、つまりデータ保持
の時だけ、データセルアレイとセレクタの各トランジス
タのドレイン／ソース間オン抵抗の直列分となる。デー
タ非保持の時は、出力抵抗はほぼ無限大となる。
【０００５】例えば、図４の場合、Ｍ03、Ｍ21のふたつ
だけがデータ保持のものである。ここでＭ21のデータを
読み出すとすると、表１のように設定する。
だけがデータ保持のものである。ここでＭ21のデータを
読み出すとすると、表１のように設定する。
【０００６】
【表１】
【０００７】このとき、データセルの出力抵抗は、表２
のようになる。
のようになる。
【０００８】
【表２】
【０００９】また、Ｍ23のデータを読み出すときには、
表３のように設定する。
表３のように設定する。
【００１０】
【表３】
【００１１】このとき、データセルの出力抵抗は、 Ｒ０ ＝ ＲONS2＋ＲON20＋ＲON21＋ＲON22＋ＲＣＦ23 但し、ＲＣＦ23…Ｍ23のカットオフ時の抵抗であり、ほ
ぼ Ｒ０ → ∞ となる。
ぼ Ｒ０ → ∞ となる。
【００１２】センスアンプ部の動作を以下に説明する。
【００１３】ソースフォロワ回路１は、データセル回路
４の出力点、すなわち、トランジスタＮ１のソースにあ
る一定の電位を出力するための回路である。このソース
フォロワ回路１の入力には、ソースフォロワ回路１自身
の出力であるトランジスタＮ１のソース電位がインバー
タ回路ＩＶ１によって高利得で反転増幅され、ゲートに
負帰還されている。ここで、トランジスタＮ１のソース
には負荷として、データセル回路４の等価抵抗の他にイ
ンバータ回路ＩＶ１の入力容量及び、トランジスタＮ１
とデータセル回路４の各トランジスタの拡散層に生じる
寄生容量等から成る浮遊容量ＣS1も接続されている。こ
のため、データセル回路４の各データセル回路４の各デ
ータセルがロウインピーダンスとなる場合はもちろんハ
イインピーダンスとなる場合でも、このソースフォロワ
回路１の出力、つまり、データセル回路４の出力点に
は、定常状態において、インバータ回路ＩＶ１の入力し
きい値電圧ＶＴ（ＩＶ１）にほぼ近い電圧が発生する。
４の出力点、すなわち、トランジスタＮ１のソースにあ
る一定の電位を出力するための回路である。このソース
フォロワ回路１の入力には、ソースフォロワ回路１自身
の出力であるトランジスタＮ１のソース電位がインバー
タ回路ＩＶ１によって高利得で反転増幅され、ゲートに
負帰還されている。ここで、トランジスタＮ１のソース
には負荷として、データセル回路４の等価抵抗の他にイ
ンバータ回路ＩＶ１の入力容量及び、トランジスタＮ１
とデータセル回路４の各トランジスタの拡散層に生じる
寄生容量等から成る浮遊容量ＣS1も接続されている。こ
のため、データセル回路４の各データセル回路４の各デ
ータセルがロウインピーダンスとなる場合はもちろんハ
イインピーダンスとなる場合でも、このソースフォロワ
回路１の出力、つまり、データセル回路４の出力点に
は、定常状態において、インバータ回路ＩＶ１の入力し
きい値電圧ＶＴ（ＩＶ１）にほぼ近い電圧が発生する。
【００１４】今、データセル回路４の選択したデータセ
ルがデータ保持のものである場合、上記データセルの出
力抵抗ＲＯにＶＴ（ＩＶ１）の電圧が印加され、 ｉ２＝ＶＴ（ＩＶ１）／ＲＯ という信号電流ｉ２が電流ミラー回路２の入力であるト
ランジスタＰ１のドレインから流出する。この信号電流
ｉ２は、選択したデータセルアレイのうち、注目する上
記データセルに直列接続された他のデータセルにデータ
保持のものがどれだけあるかによって変化する。つま
り、上記他のデータセルが全てデプレッション型の時に
最大値ｉ２MAX となり、全てエンハンスメント型の時に
最小値ｉ２MI N をとる。また、選択した上記データセル
がデータ非保持のものである場合、トランジスタＰ１の
ドレインからは電流は流出しない。
ルがデータ保持のものである場合、上記データセルの出
力抵抗ＲＯにＶＴ（ＩＶ１）の電圧が印加され、 ｉ２＝ＶＴ（ＩＶ１）／ＲＯ という信号電流ｉ２が電流ミラー回路２の入力であるト
ランジスタＰ１のドレインから流出する。この信号電流
ｉ２は、選択したデータセルアレイのうち、注目する上
記データセルに直列接続された他のデータセルにデータ
保持のものがどれだけあるかによって変化する。つま
り、上記他のデータセルが全てデプレッション型の時に
最大値ｉ２MAX となり、全てエンハンスメント型の時に
最小値ｉ２MI N をとる。また、選択した上記データセル
がデータ非保持のものである場合、トランジスタＰ１の
ドレインからは電流は流出しない。
【００１５】ここで、トランジスタＰ２の動作点が飽和
領域にあるときの電流ミラー回路２の出力電流が入力に
対して仮に１：１であれば、同様にその動作点が飽和領
域にあるときの電流源回路３のトランジスタＮ２が、例
えば ｉDS ＝ ｉ2MIN／２ という電流を流すようなバイアスをトランジスタＮ２の
ゲートに与える。これにより、データセル回路４の選択
した上記データセルがデータ保持のものであり、信号電
流ｉ２が流れる場合、このセンスアンプの出力電位は
“Ｈ”になり、反対にデータ非保持のものである場合に
は“Ｌ”になる。つまり、デプレッション型とエンハン
スメント型というＭＯＳトランジスタのしきい値の差と
して保持したデータを、電位差に変換して出力すること
ができるというものであった。
領域にあるときの電流ミラー回路２の出力電流が入力に
対して仮に１：１であれば、同様にその動作点が飽和領
域にあるときの電流源回路３のトランジスタＮ２が、例
えば ｉDS ＝ ｉ2MIN／２ という電流を流すようなバイアスをトランジスタＮ２の
ゲートに与える。これにより、データセル回路４の選択
した上記データセルがデータ保持のものであり、信号電
流ｉ２が流れる場合、このセンスアンプの出力電位は
“Ｈ”になり、反対にデータ非保持のものである場合に
は“Ｌ”になる。つまり、デプレッション型とエンハン
スメント型というＭＯＳトランジスタのしきい値の差と
して保持したデータを、電位差に変換して出力すること
ができるというものであった。
【００１６】図２は、ソースフォロワ回路１の動作の一
例を示す電圧および電流の波形である。図中、破線で示
したものが従来のセンスアンプ回路におけるデータ無し
のデータセルを選択した状態からデータ有りのセルを選
択したときのセンスアンプ回路各部の電圧、電流波形で
ある。
例を示す電圧および電流の波形である。図中、破線で示
したものが従来のセンスアンプ回路におけるデータ無し
のデータセルを選択した状態からデータ有りのセルを選
択したときのセンスアンプ回路各部の電圧、電流波形で
ある。
【００１７】まず、アドレス信号の変化と共にデータセ
ルがロウインピーダンスになると、まだソースフォロワ
回路１のトランジスタＮ１がカットオフしているため浮
遊容量ＣS1がデータセルの等価抵抗ＲＯによって放電
し、トランジスタＮ１のソース電位ＶS1は時定数τ＝Ｃ
S1×ＲＯで下降する。すると、インバータＩＶ１の負帰
還によりトランジスタＮ１のゲート端子に接続された寄
生容量が充電され、ＶG1は上昇をはじめ、Δｔの時間を
経てトランジスタＮ１がオンする。これにより、ＣS1の
充電とデータセルへの電流供給が開始されてＶS1も上昇
をはじめ、ＶS1の上昇につれて信号電流ｉ１も増加す
る。ＶG1の上昇はＶS1がＶＴ（ＩＶ１）に達したところ
で止まる。
ルがロウインピーダンスになると、まだソースフォロワ
回路１のトランジスタＮ１がカットオフしているため浮
遊容量ＣS1がデータセルの等価抵抗ＲＯによって放電
し、トランジスタＮ１のソース電位ＶS1は時定数τ＝Ｃ
S1×ＲＯで下降する。すると、インバータＩＶ１の負帰
還によりトランジスタＮ１のゲート端子に接続された寄
生容量が充電され、ＶG1は上昇をはじめ、Δｔの時間を
経てトランジスタＮ１がオンする。これにより、ＣS1の
充電とデータセルへの電流供給が開始されてＶS1も上昇
をはじめ、ＶS1の上昇につれて信号電流ｉ１も増加す
る。ＶG1の上昇はＶS1がＶＴ（ＩＶ１）に達したところ
で止まる。
【００１８】したがってアドレス変化後Δｔの間は信号
電流ｉ１は全く流れず、さらに、トランジスタＮ１がオ
ンしたところでゲートソース間バイアスが浅い内はドレ
インソース間抵抗が大きく、信号電流ｉ１の立ち上がり
は鈍い。こうして、信号電流がスレッシュホールドを横
切るまでにΔｔ＋α＝ｔd2の遅延が生じる。逆に、信号
電流の立ち下げはアドレス切り替えと共に行えるため、
遅延は少ない。つまり、信号電流立ち上りのプロセスが
ネックとなって、データ読み出しに要する応答時間が大
きくなるというものであった。
電流ｉ１は全く流れず、さらに、トランジスタＮ１がオ
ンしたところでゲートソース間バイアスが浅い内はドレ
インソース間抵抗が大きく、信号電流ｉ１の立ち上がり
は鈍い。こうして、信号電流がスレッシュホールドを横
切るまでにΔｔ＋α＝ｔd2の遅延が生じる。逆に、信号
電流の立ち下げはアドレス切り替えと共に行えるため、
遅延は少ない。つまり、信号電流立ち上りのプロセスが
ネックとなって、データ読み出しに要する応答時間が大
きくなるというものであった。
【００１９】
【発明が解決しようとする課題】上述した従来のセンス
アンプ回路は、データセル回路に定電圧を供給するソー
スフォロワ回路の負荷として抵抗成分であるデータセル
と浮遊容量とが並列接続されており、データセルにデー
タが保持されていない場合には上記ソースフォロワ回路
を構成するトランジスタがカットオフ状態となり、上記
トランジスタのゲート電位が接地電位まで低下してしま
うため、データ非保持のデータセルの選択状態からデー
タ保持のデータセルを選択したとき上記トランジスタが
オンとなって上記ソースフォロワ回路から読出電流を出
力するまでに要する時間分の遅延が発生することにより
データ読出における応答時間が大きくなるという欠点が
あった。
アンプ回路は、データセル回路に定電圧を供給するソー
スフォロワ回路の負荷として抵抗成分であるデータセル
と浮遊容量とが並列接続されており、データセルにデー
タが保持されていない場合には上記ソースフォロワ回路
を構成するトランジスタがカットオフ状態となり、上記
トランジスタのゲート電位が接地電位まで低下してしま
うため、データ非保持のデータセルの選択状態からデー
タ保持のデータセルを選択したとき上記トランジスタが
オンとなって上記ソースフォロワ回路から読出電流を出
力するまでに要する時間分の遅延が発生することにより
データ読出における応答時間が大きくなるという欠点が
あった。
【００２０】
【課題を解決するための手段】本発明のセンスアンプ回
路は、読出対象のメモリのデータセル回路をソースに負
荷である電流ミラー回路の入力をドレインにそれぞれ接
続した第一の導電型のトランジスタを有するソースフォ
ロワ回路を備えるセンスアンプ回路において、前記デー
タセル回路に並列接続した電流源回路を備えて構成され
ている。
路は、読出対象のメモリのデータセル回路をソースに負
荷である電流ミラー回路の入力をドレインにそれぞれ接
続した第一の導電型のトランジスタを有するソースフォ
ロワ回路を備えるセンスアンプ回路において、前記デー
タセル回路に並列接続した電流源回路を備えて構成され
ている。
【００２１】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００２２】図１は本発明の一実施例を示す回路図であ
る。
る。
【００２３】本実施例のセンスアンプ回路は、図１に示
すように、前述の従来例と同様のトランジスタＮ１とイ
ンバータ回路ＩＶ１とから成るソースフォロワ回路１
と、トランジスタＰ１及び、トランジスタＰ２とから構
成される電流ミラー回路２と、ソースが接地され、トラ
ンジスタＮ２による電流回路３とに加えて、電流源回路
５とから構成されている。電流源回路５の出力はソース
フォロワ回路１の出力にデータセル回路４と並列に接続
される。本例では従来例と同様に、出力点にバッファと
してインバータ回路ＩＶ２が接続されている。
すように、前述の従来例と同様のトランジスタＮ１とイ
ンバータ回路ＩＶ１とから成るソースフォロワ回路１
と、トランジスタＰ１及び、トランジスタＰ２とから構
成される電流ミラー回路２と、ソースが接地され、トラ
ンジスタＮ２による電流回路３とに加えて、電流源回路
５とから構成されている。電流源回路５の出力はソース
フォロワ回路１の出力にデータセル回路４と並列に接続
される。本例では従来例と同様に、出力点にバッファと
してインバータ回路ＩＶ２が接続されている。
【００２４】次に、動作について図２を用いて説明す
る。図中実線で示したものが、本実施例のセンスアンプ
回路において、データ非保持のデータセルを選択した状
態からデータ保持のセルを選択したときのセンスアンプ
回路各部の電圧、電流波形である。
る。図中実線で示したものが、本実施例のセンスアンプ
回路において、データ非保持のデータセルを選択した状
態からデータ保持のセルを選択したときのセンスアンプ
回路各部の電圧、電流波形である。
【００２５】前述の従来例の動作の相違点は、データセ
ルがハイインピーダンスとなりｉ２＝０であっても、電
流源回路５によってソースフォロワ回路１には電流ｉ３
が流れ、これによって、ソースフォロワ回路１は全動作
期間を通じてカットオフすることがなくなるという点で
ある。
ルがハイインピーダンスとなりｉ２＝０であっても、電
流源回路５によってソースフォロワ回路１には電流ｉ３
が流れ、これによって、ソースフォロワ回路１は全動作
期間を通じてカットオフすることがなくなるという点で
ある。
【００２６】つまり、従来例で問題となった信号電流立
ち上がり時のソースフォロワ回路１の不感期間が解消さ
れるとともに、ソースフォロワ回路１の出力インピーダ
ンスが初めから小さいことにより信号電流立ち上がりも
スムーズになり、上記信号電流がスレッシュホールドを
横切るまでの遅延ｔd1は、ソースフォロワ回路１のゲー
ト寄生容量の充電時間を支配的とした遅延のみに抑えら
れる。
ち上がり時のソースフォロワ回路１の不感期間が解消さ
れるとともに、ソースフォロワ回路１の出力インピーダ
ンスが初めから小さいことにより信号電流立ち上がりも
スムーズになり、上記信号電流がスレッシュホールドを
横切るまでの遅延ｔd1は、ソースフォロワ回路１のゲー
ト寄生容量の充電時間を支配的とした遅延のみに抑えら
れる。
【００２７】この他の動作については従来例と同様であ
るため説明を省略する。
るため説明を省略する。
【００２８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、データセル回路と並列接続する電流源回
路としてソース接地のＮチャンネルＭＯＳトランジスタ
を用いることや、抵抗を用いることも本発明の主旨を逸
脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、データセル回路と並列接続する電流源回
路としてソース接地のＮチャンネルＭＯＳトランジスタ
を用いることや、抵抗を用いることも本発明の主旨を逸
脱しない限り適用できることは勿論である。
【００２９】
【発明の効果】以上説明したように、本発明のセンスア
ンプ回路は、読出対象のデータセル回路に並列接続した
電流源回路を備えることにより、上記データセル回路に
定電圧を供給するソースフォロワ回路のトランジスタが
全動作期間を通じてカットオフすることがなくなるの
で、読出電流の立上がり時の上記ソースフォロワ回路の
不感期間を解消し、上記読出電流の立上がりの鈍化を抑
圧することにより、データ読出における応答時間の増大
を防止できるという効果がある。
ンプ回路は、読出対象のデータセル回路に並列接続した
電流源回路を備えることにより、上記データセル回路に
定電圧を供給するソースフォロワ回路のトランジスタが
全動作期間を通じてカットオフすることがなくなるの
で、読出電流の立上がり時の上記ソースフォロワ回路の
不感期間を解消し、上記読出電流の立上がりの鈍化を抑
圧することにより、データ読出における応答時間の増大
を防止できるという効果がある。
【図１】本発明のセンスアンプ回路の一実施例を示す回
路図である。
路図である。
【図２】本実施例および従来のセンスアンプ回路におけ
る動作の一例を示す波形図である。
る動作の一例を示す波形図である。
【図３】従来のセンスアンプ回路の一例を示す回路図で
ある。
ある。
【図４】従来のセンスアンプ回路の動作を説明するため
の具体的な回路を示す回路図である。
の具体的な回路を示す回路図である。
１ ソースフォロワ回路 ２ 電流ミラー回路 ３，５ 電流源回路 ４ データセル回路 Ｎ１，Ｎ２，Ｐ１，Ｐ２ トランジスタ
Claims (3)
- 【請求項１】 読出対象のメモリのデータセル回路をソ
ースに負荷である電流ミラー回路の入力をドレインにそ
れぞれ接続した第一の導電型のトランジスタを有するソ
ースフォロワ回路を備えるセンスアンプ回路において、 前記データセル回路に並列接続した電流源回路を備える
ことを特徴とするセンスアンプ回路。 - 【請求項２】 前記電流源回路がソース接地のＮチャン
ネルＭＯＳトランジスタであることを特徴とする請求項
１記載のセンスアンプ回路。 - 【請求項３】 前記第一の導電型のトランジスタがＮチ
ャンネルＭＯＳトランジスタであることを特徴とする請
求項１記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18484092A JPH0628881A (ja) | 1992-07-13 | 1992-07-13 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18484092A JPH0628881A (ja) | 1992-07-13 | 1992-07-13 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628881A true JPH0628881A (ja) | 1994-02-04 |
Family
ID=16160237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18484092A Withdrawn JPH0628881A (ja) | 1992-07-13 | 1992-07-13 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628881A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085967A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| JP2009146562A (ja) * | 2001-06-28 | 2009-07-02 | Sharp Corp | 電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ |
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
| US8018450B2 (en) | 2006-02-16 | 2011-09-13 | Epson Imaging Devices Corporation | Electrooptic device, driving circuit, and electronic device |
-
1992
- 1992-07-13 JP JP18484092A patent/JPH0628881A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146562A (ja) * | 2001-06-28 | 2009-07-02 | Sharp Corp | 電気的にプログラム可能な抵抗特性を有するクロスポイントメモリ |
| JP2003085967A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置の読み出し回路 |
| US8018450B2 (en) | 2006-02-16 | 2011-09-13 | Epson Imaging Devices Corporation | Electrooptic device, driving circuit, and electronic device |
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |