CN101351888B - 电元件、存储装置、和半导体集成电路 - Google Patents

电元件、存储装置、和半导体集成电路 Download PDF

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Abstract

电元件具备第一电极、第二电极、以及连接到第一电极和第二电极之间的可变电阻薄膜。可变电阻薄膜含Fe3O4作为构成元素，并且，结晶粒径在5nm以上150nm以下。

Description

电元件、存储装置、和半导体集成电路
技术领域
本发明涉及采用了按照被供给的电脉冲其电阻产生变化的可变电阻材料的电元件、存储装置和半导体集成电路。
背景技术
近几年，随着电子机器的数字技术的进展，为了保存影像等数据，对非易失性存储元件的要求日益增加，并且进一步地愈来愈要求固体存储元件容量的增大、降低写入时的电力消耗、写入/读出时间的高速化、以及使用年限持久。对于这样地要求，在美国专利第6,204,139号公报明确提出了使用按照被给予的电脉冲电阻产生变化的钙钛矿(peroVskite)材料(譬如Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoXOY(GBCO))等构成固体存储元件(memory cell)的技术。也就是，在该专利文献1中所公开的技术为，通过向这些材料(以下记为可变电阻材料)给予规定的电脉冲来增加或减少其电阻值而将该变化的电阻值用来存储不同的数值，而作为存储元件加以使用。
作为按照电脉冲电阻值产生变化的材料，在美国专利第6,204,139号公报公开了钙钛矿材料。并且，也提出了如下的存储元件，该存储元件使用非结晶碳精棒膜的深受体能阶(acceptorlevel)和浅施子能阶(donor level)，根据电荷注入来使电阻变化(J.APPl.Phys.，Vol.84，(1998)，p5647)。
并且，在日本特开2004-342843号公报(专利文献2)公开了一种有关非易失性存储元件的技术，该非易失性存储元件为，通过在非结晶氧化物(譬如Ti、V、Fe、Co、Y、ZR、Nb、Mo、Hf、Ta、W、Ge、Si中选出1个以上的元素的氧化物)设置银(Ag)或铜(Cu)电极施加电压，使得作为电极材料的银(Ag)或铜(Cu)离子化扩散到薄膜，来改变非结晶氧化物的电阻值。
【专利文献1】美国专利第6,204,139号公报
【专利文献2】日本特开2004-342843号公报
【非专利文献1】J.Appl.Phys.Vol.84，(1998)p5647
发明内容
-解决课题-
在使用这类的可变电阻材料形成存储元件时，在CMOS工艺过程中为了防止高温造成的破坏等，最好是成膜时的基板温度为450℃以下。但是，为了以具有钙钛矿结构的材料进行成膜，通常成膜时必须使基板温度为700℃以上。
并且，利用钙钛矿材料这一类的可变电阻材料作为存储元件时，最好是，对应所施加的规定电脉冲的电阻变化是稳定(电阻变化的大小一定)。
本发明的目的在于：实现稳定的电阻变化。并且，进一步详细来说，本发明的目的在于：提供一种存储装置和半导体集成电路，该存储装置和半导体集成电路使用了即使重复施加电脉冲、其电阻变化为稳定的电元件。
-解决方法-
按照本发明的一个局面，电元件包括第一电极和第二电极、以及可变电阻薄膜。可变电阻薄膜连接到前述第一电极和前述第二电极之间。并且，可变电阻薄膜作为构成元素包含Fe3O4结晶相。同时，可变电阻薄膜的结晶粒径在5nm以上、150nm以下。
可以得知，使用了Fe3O4结晶相作为构成元素、而结晶粒径在5nm以上150nm以下的可变电阻薄膜的电元件，其电阻变化稳定。因此，将电元件作为存储元件使用时，能够比现有技术实现稳定的存储·再生。并且，可变电阻薄膜的材料，并不是非结晶而具有微结晶构造。因此，比起现有技术即使长时间使用也难以产生特性变化。
并且，上述可变电阻薄膜，包含Fe3O4结晶相和Fe2O3结晶相，而且，也可以是结晶粒径在5nm以上、150nm以下。
最好是，前述可变电阻薄膜的薄膜厚度在200nm以下。
最好是，前述第一电极及前述第二电极中的至少1个为以银、金、铂、钌、二氧化钌、铱、二氧化铱的其中一个形成的电极。
最好是，前述电元件，通过向前述第一电极及前述第二电极之间施加规定的电脉冲使电阻值改变而存储1比特或多比特的信息。
最好是，前述电元件，通过向前述第一电极及前述第二电极之间施加规定的电压使对应该电元件的电阻值的电流流过来读出1比特或多比特的信息。
按照本发明的另外一个局面，存储装置包括：多条字线、多条比特线、与前述多条比特线以一对一的方式对应的多条板极(plate)线、多个晶体管、与前述多个晶体管以一对一的方式对应的多个电元件、驱动多个字线的字线驱动部、以及驱动多条比特线和前述多条板极线的比特线/板极线驱动部。多个晶体管的每一个与对应该晶体管的电元件，在多条比特线的其中一条以及和该比特线所对应的板极线之间被串联连接。多个晶体管的每一个分别连接到和该晶体管对应的比特线以及和该晶体管对应的电元件之间，门极则连接到多条字线的其中一条。多个电元件的每一个分别包括第一电极、第二电极和可变电阻薄膜。第一电极连接到与该电元件对应的晶体管。第二电极连接到与该电元件对应的板极线。可变电阻薄膜连接到第一电极和第二电极之间。可变电阻薄膜作为构成元素包含Fe3O4结晶相，并且，结晶粒径在5nm以上、150nm以下
在前述存储装置，存储器(电元件)的电阻变化稳定，因此，能够实现稳定的存储·再生。并且，构成存储器的可变电阻薄膜的材料，并不是非结晶，而是具有微结晶构造。因此，比起现有技术，即使长时间使用也能够维持作为存储器阵列的可靠性。
同时，上述可变电阻薄膜，含Fe3O4结晶相和Fe2O3结晶相，而且，结晶粒径可以是5nm以上、150nm以下。
最好是，向前述多个电元件的其中一个纪录信息时，前述字线驱动部向前述多条字线中将进行存储前述信息的电元件所连接的字线施加活化电压。并且，前述比特线/板极线驱动部向前述多条比特线中将进行存储前述信息的电元件所连接的比特线施加第一电脉冲，同时向该比特线所对应的板极线施加第二电脉冲。
在前述存储装置，由于仅向将存储信息的电元件施加规定的电脉冲，因此能够对该电元件写入信息。
最好是，再生前述多个电元件的其中一个所存储的信息时，前述字线驱动部向在前述多条字线中将进行读出前述信息的电元件所连接的字线施加活化电压。前述比特线/板极线驱动部向前述多条比特线中将进行读出前述信息的电元件所连接的比特线施加第一再生电压，同时向与该比特线对应的板极线施加第二再生电压。
在前述存储装置，由于仅向将进行读出信息的电元件施加规定的电压，因此，能够从该电元件读出信息。
按照本发明的进一步的局面，半导体集成电路包括：前述存储装置和进行规定运算的逻辑电路。逻辑电路具有存储模式及再生模式。存储模式时，逻辑电路向前述存储装置存储比特数据。并且，再生模式时，逻辑电路读出前述存储装置所存储的比特数据。
按照本发明的进一步的局面，半导体集成电路包括：前述存储装置、以及具有程序执行模式和程序改写模式的处理器。在程序执行模式，处理器按照前述存储装置所存储的程序动作。在程序改写模式，处理器将前述存储装置所存储的程序改写成从外部所输入的其他的新程序。
-发明效果-
如上所述，比起现有的技术，能够实现稳定的电阻变化。
附图说明
图1示出电元件的基本结构图。
图2示出薄膜(A)的衍射模式图。
图3示出薄膜(B)的衍射模式图。
图4示出薄膜(C)的衍射模式图。
图5示出具有薄膜(A)的电元件的电阻变化图。
图6示出具有薄膜(B)的电元件的电阻变化图。
图7示出具有薄膜(C)的电元件的电阻变化图。
图8示出可变电阻薄膜结晶粒径和电阻变化率的关系图。
图9示出本发明的电元件的电路记号图。
图10是用来说明图9所示电元件的电阻变化的说明图。
图11是用来说明图9所示电元件的施加电流的说明图。
图12是本发明第二实施例的存储装置的整体结构图。
图13是本发明第三实施例的半导体集成电路的整体结构图。
图14是本发明第四实施例的半导体集成电路的整体结构图。
图15A示出电元件用途的例图。图15B示出电元件用途的另外一个例图。
符号说明
1-上部电极、2-可变电阻薄膜、3-下部电极、4-基板、5-电源、101-1，101-2--端子、102-电元件、200-存储装置、201-存储器阵列、202-地址缓冲器、203-控制部、204-行解码器、205-字线驱动器、206-列解码器、207-比特线/板极线驱动器、MC211，MC212，MC221，MC222-存储元件、W1，W2-字线、B1，B2-比特线、P1，P2-板极线、300-半导体集成电路、301-逻辑电路、400-半导体集成电路、401-处理器、402-接口、
具体实施例
以下参照附图详细说明本发明的实施例。并且，在附图中相同或相当的部分，标记相同符号而不重复其说明。
(电元件的基本结构及基本特性)
首先，说明本实施例中所使用的电元件的基本结构及基本特性。
图1示出电元件的基本结构。电元件中，在基板4上形成下部电极3，在下部电极3上形成可变电阻薄膜2，在可变电阻薄膜2上形成上部电极1。电源5在上部电极1和下部电极3之间施加规定电压。若以电源5施加满足规定条件的电压，则电元件的电阻值将增加/减少。譬如，若施加具有大于某个临限值的电压值的电脉冲，则电元件的电阻值将减少。另一方面，即使施加具有小于该临限值的电压值的电压(未满规定条件的电压)，该电压不会对电元件的电阻变化造成影响(换句话说，电元件的电阻值也不会变化)。
上部电极1及下部电极3所使用的材料，工作函数愈低愈好。譬如宜为银、金、铂、钌、二氧化钌、铱、二氧化铱等。但是，形成可变电阻薄膜2时，通常基板4被加热，因此下部电极3所使用的材料，最好是使用在这个加热温度也能稳定者。
最好是，可变电阻薄膜2的薄膜厚度为1μm以下。若使可变电阻薄膜2的薄膜厚度为1μm以下，则根据电脉冲让电元件的电阻值变化将为十分可能。
进一步地，最好是，可变电阻薄膜2的薄膜厚度为200nm以下。这是由于在制造过程中进行光刻时，可变电阻薄膜2的薄膜厚度愈薄愈容易加工。并且，可变电阻薄膜2的薄膜厚度愈薄，让电元件的电阻值变化的电脉冲的电压值是低的电压值就可以了。
在本实施例的可变电阻薄膜2，作为构成元素包含Fe3O4，结晶粒径在5nm以上、150nm以下。或是，在本实施例的可变电阻薄膜2，含Fe3O4结晶相和Fe2O3结晶相，结晶粒径在5nm以上、150nm以下。
以下，有关使用这类可变电阻薄膜的理由，以3个电元件(电元件(A)、电元件(B)、电元件(C))作为例子加以说明。
<电元件的制作>
图1所示，在基板4上形成下部电极3。接着，以Fe3O4为溅靶进行溅射，在下部电极3上形成可变电阻薄膜2。接着，在可变电阻薄膜2上形成上部电极1。这样地，制造出电元件(A)、电元件(B)、和电元件(C)。
并且，制造气元件(A)时，通过对氩(Ar)气体不混合氧而进行溅射，来形成可变电阻薄膜2。并且，制造电元件(B)时，通过对氩(Ar)气体混合“5％”的氧分压而进行溅射，来形成可变电阻薄膜2。并且，制造电元件(C)时，通过对氩(Ar)气体中混合“1.2％”的氧分压进行溅射来形成可变电阻薄膜2。
<X光衍射>
这里，对电元件(A)、电元件(B)、电元件(C)的各自的可变电阻薄膜进行X光衍射(diffraction)，测量衍射峰值。
如图2所示，在电元件(A)的可变电阻薄膜，在衍射角2θ＝18.2°出现对应Fe3O4(111)的衍射峰值，在衍射角2θ＝36.8°出现对应Fe3O4(222)的衍射峰值，在衍射角2θ＝56.8°出现对应Fe3O4(511)的衍射峰值。这样地，在电元件(A)，出现Fe3O4的衍射峰值强度强、而半值宽度(half-width)小的Fe3O4衍射峰值。
如图3所示，电元件(B)的可变电阻薄膜，出现衍射峰值强度小而宽的Fe3O4衍射峰值。
如图4所示，电元件(C)的可变电阻薄膜，在衍射角2θ＝35°出现对应Fe2O3(311)的衍射峰值，而在衍射角2θ＝36.8°出现对应Fe3O4(222)的衍射峰值，在衍射角2θ＝56.8°出现对应Fe3O4(511)的衍射峰值。这样地，在电元件(C)，出现了衍射峰值强度大于电元件(B)而衍射峰值强度小于电元件(A)的Fe3O4衍射峰值。
从这样的结果，可以得知电元件(C)的可变电阻薄膜的结晶性，劣于电元件(A)的可变电阻薄膜的结晶性，而优于电元件(B)的可变电阻薄膜的结晶性。
进一步地，从电元件(A)、电元件(B)、电元件(C)的各个衍射峰值的半值宽度采用下列希罗公式(Scherrer)算出了3个电元件的各自的可变电阻薄膜的结晶粒径。
D＝K×λ/(β×cosθ)
D：结晶粒径K：0.9(常数)λ：X光波长
β：衍射峰值的半值宽度θ：衍射光的布勒格角
计算出的结果，电元件(C)的可变电阻薄膜的结晶粒径，小于电元件(A)的可变电阻薄膜的结晶粒径，而大于电元件(B)的可变电阻薄膜的结晶粒径。
<实验>
接着，对于如上述般制造出的电元件(A)、电元件(B)、电元件(C)，轮流施加2种电脉冲(正极脉冲及负极脉冲)，每施加一次电脉冲即测量电元件的电阻值。并且，正极脉冲是，上部电极1对下部电极3成为“正”的电脉冲。并且，负极脉冲是，上部电极1对下部电极3成为“负”的电脉冲。并且，这里，为了求得电元件的电阻值，在上部电极1和下部电极3之间施加测量电压(对电元件的电阻变化不造成影响的电压。这里，为“0.5V”)。换句话说，使用测量电压的电压值和测量电压施加时流过的电流的电流值来求得电元件的电阻值。
<电元件(A)的测量结果>
正极脉冲：电压值“+1.6V”、脉冲持续时间“100ns”
负极脉冲：电压值“-1.1V”、脉冲持续时间“100ns”
如图5所示，电元件(A)的电阻值，开始时一旦施加负极脉冲则从大约0.7kΩ减少到大约0.25k Ω(减少0.45kΩ左右)，施加正极脉冲则从大约0.25kΩ增加到大约0.6kΩ(增加0.35kΩ左右)。但是，随着电脉冲的施加次数的增加，电元件(A)的电阻值，按照被施加的电脉冲的变化量减少。第40次以后，电元件(A)的电阻值，即使施加电脉冲，也几乎没有变化。
这里，在第65次施加将电压值从“+1.6V”提高到“+2V”的正极脉冲。这样一来，电元件(A)的电阻值，从大约0.3kΩ再度变化到大约2kΩ。并且，在第66次施加负极脉冲，电元件(A)的电阻，从大约2kΩ变化到大约0.25kΩ。但是，其后，即使施加较高的电压值的电脉冲，随着电脉冲的施加次数增加，对应施加的电脉冲的变化量再度减少。
这样地，电元件(A)，根据数V左右的电脉冲而电阻值增减。可是，其电阻变化的大小，随着脉冲施加次数的增加而变小。
<电元件(B)的测量结果>
正极脉冲：电压值“+4V”、脉冲持续时间“100ns”
负极脉冲：电压值“-4V”、脉冲持续时间“100ns”
如图6所示，电元件(B)的电阻值，即使施加电脉冲也几乎没有变化。像这样地，电元件(B)，即使施加电脉冲，电阻变化也没有产生。
<电元件(C)的测量结果>
正极脉冲：电压值“+2V”、脉冲持续时间“100ns”
负极脉冲：电压值“-2.4V”、脉冲持续时间“100ns”
如图7所示，电元件(C)的电阻值，若是施加正极脉冲则从大约1.25kΩ减少到大约0.15k Ω(减少1.1kΩ左右)，若是施加负极脉冲则从大约0.15k Ω增加到大约1.25kΩ(增加1.1kΩ程度)。并且，在薄膜(C)，即使电脉冲的施加次数增加，1.1kΩ左右的电阻变化持续产生(电阻变化的大小大体相同的次数很多)。
这样地，可以得知，电元件(C)根据数V左右的电脉冲而电阻值增加/减少。并且，可以得知：与电元件(A)相比，即使电脉冲的施加次数增加，电元件(C)对应施加的电脉冲的电阻变化稳定(电阻变化的大小大体上相同)。
从以上可以得知：在可变电阻薄膜中，结晶粒径过大则无法实现稳定的电阻变化，结晶粒径过小将难以产生电阻变化。
这里，制造结晶粒径大小不同的多个可变电阻薄膜，对于各个可变电阻薄膜分别测量其电阻变化率(电元件的高电阻值和低电阻值的比)。如图8所示，可以得知：结晶粒径在2nm时电阻变化率为低、大约1倍，但是，结晶粒径在5nm以上、150nm以下的范围内，则能够实现从大约8倍到10倍以上得稳定的电阻变化率。
并且，对可变电阻薄膜2包含Fe3O4结晶相和Fe2O3结晶相的电元件也实行同样的验证，制造结晶粒径大小不同的3种电元件实行同样的实验。其结果可以得知：即使是可变电阻薄膜2包含Fe3O4结晶相和Fe2O3结晶相，结晶粒径在5nm以上、150nm以下的范围内，也能够实现稳定的电阻变化率。
(第一实施例)
<电路记号的定义>
以下说明本发明第一实施例的电元件。并且，本实施例所使用的电元件的电路记号如图9所示的定义。图9中，图1的上部电极1连接到端子101-1。另一方面，图1的下部电极3连接到端子101-2。
如图10所示，向电元件102施加对端子101-2、端子101-1成为“正极”的电脉冲(正极脉冲)，则电元件102的电阻值减少。相反的，若向电元件102施加对端子101-2、端子101-1成为“负极”的电脉冲(负极脉冲)，则电元件102的电阻值增加。换句话说，使电流如箭形符号的方向流动来施加电脉冲，则电元件102的电阻值减少。另一方面，使电流与箭形符号相反方向流动来施加电脉冲，则电元件102的电阻值增加。
并且，如图11所示，若施加不影响电元件的电阻变化的电压(再生电压)，则对应了电元件102电阻值的输出电流将流通。换句话说，电元件102的电阻值为“Ra”时则具有电流值“Ia”的输出电流流通，电元件102的电阻值为“Rb”时则具有电流值“Ib”的输出电流流通。
<动作>
接着，说明如图9所示的电元件102的动作。这里，电元件102，被用来作为存储器而进行1比特数据的处理。并且，电元件102的电阻值，被初始化为高电阻状态。并且，使电元件102的电阻值是“高电阻状态”为“0”，而使电元件102的电阻是“低电阻状态”时为“1”。
〔存储〕
向电元件102写入表示“1”的1比特数据时，如图10所示，将端子101-2降低到接地电位，向端子101-1施加存储电压。存储电压，譬如电压值为“+2.5V”脉冲持续时间为“100nsec”的电脉冲。由于向电元件102施加正极脉冲，因此，电元件102的电阻值成为低电阻状态。如此地，电元件102将存储表示“1”的1比特数据。
〔重设〕
将电元件102的存储状态恢复到初期状态时，将端子101-2降低到接地电位，向端子101-1施加重设电压。重设电压，譬如电压值为“-2.5V”、脉冲持续时间为“100nsec”的电脉冲。由于向电元件102施加负极脉冲，因此，电元件102的电阻恢复到高电阻状态。如此地，电元件102的存储状态恢复到初始状态“0”。
 [0060]〔再生〕
接着，如图11所示，将端子101-2降低到接地电位，向端子101-1施加再生电压。再生电压，譬如示出电压值为“+0.5V”的电压。由于向电元件102施加再生电压，因此，具有对应电元件102电阻值的电流值的电流流过端子101-1和端子101-2之间。接着，按照流过端子101-1和端子101-2之间的电流的电流值以及再生电压的电压值，来求得电元件102的电阻值。这里，若使电元件102的电阻是“高电阻状态”时为“0”、使电元件102的电阻值是“低电阻状态”时为“1”，将从电元件102再生了1比特数据。
<效果>
如上述般，能够利用电元件作为存储。并且，电元件即使重复执行施加电脉冲，其电阻变化也是稳定，因此，比起现有技术，能够实现稳定的存储·再生。并且，构成存储的可变电阻薄膜的材料，不是非结晶而是具有微结晶结构。因此，比起现有技术，即使长时间使用也能够维持存储的可靠性。
并且，向端子101-1、101-2所分别施加的电压，并不限定于前述数值。在存储时，若分别向端子101-1、101-2施加电压使得对电元件施加正极脉冲，则能够得到同样效果。相同地，在重设时，若向端子101-1、101-2分别施加电压使得对电元件施加负极脉冲，则能够获得同样效果。再生时也是同样情况。
并且，本实施例中，将数值分配为2个电阻状态来读写“1比特”的数据，但是，将数值分配到3个以上的电阻状态来读写“多比特”的数据也是可能。这个情况，按照该多比特数据的值，调整施加的电脉冲的电压值或次数即可。
(第二实施例)
<整体结构>
图12示出本发明第二实施例的存储装置200的整体结构。该装置200，具有存储器阵列201、地址缓冲器202、控制部203、行解码器204、字线驱动器205、列解码器206、以及比特线/板极线驱动器207。
在存储器阵列201设有字线W1，W2、比特线B1，B2、板极线P1，P2、晶体管T211，T212，T221，T222、以及存储元件(memorycell)MC211，MC212，MC221，MC222。存储元件MC211～MC222分别是图9所示的电元件102。
晶体管T211～T222，存储元件MC211～MC222的连接关系是相同，作为代表，说明晶体管T211及存储元件MC211的连接关系。晶体管T211及存储元件MC211在比特线B1和板极线P1之间串联连接。晶体管T211在比特线B1和存储元件MC211之间连接、门极连接到字线W1。存储元件MC211连接到晶体管T211和板极线P1之间。并且，晶体管T211～T222的每一个，当各自所对应的字线被施加规定电压(活化电压)则导通。
地址缓冲器202，施加来自外部的地址信号ADDRESS，则向行解码器204输出行地址信号ROW，同时，向列解码器206输出列地址信号COLUMN。地址信号ADDRESS，表示存储元件MC211～MC222中被选择的存储元件的地址。行地址信号ROW，示出地址信号ADDRESS所示的地址中的行地址。列地址COLUMN，示出地址信号ADDRESS所示地址中的列地址。
控制部203，按照来自外部的模式选择信号MODE，为存储模式、重设模式、和再生模式中的其中一个。在存储模式，控制部203，按照来自外部的施加数据Din，向比特线/板极线驱动器207输出指示“施加存储电压”的控制信号CONT。在再生模式，控制部203向比特线/板极线驱动器207输出指示“施加再生电压”的控制信号CONT。进一步地，在再生模式，将示出对应来自比特线/板极线驱动器207的信号IREAD的比特值的输出数据Dout输出到外部。信号IREAD，表示再生模式时流过板极线P1、P2的电流的电流值。并且，在重设模式，控制部203确认存储元件MC211～MC222的存储状态，按照该存储状态，向比特线/板极线驱动器207输出指示“施加重设电压”的控制信号CONT。
行解码器204，按照来自地址缓冲器202的行地址信号ROW，选择字线W1、W2的其中一条。
字线驱动器205，向根据行解码器204所选择的字线施加活化电压。
列解码器206，按照来自地址缓冲器202的列地址信号COLUMN，选择比特线B1、B2的其中一条，同时选择板极线P1、P2的其中一条。
比特线/板极线驱动器207，一旦接收来自控制部203的指示“施加存储电压”的控制信号CONT，则向根据列解码器206所选择的比特线施加存储电压VWRITE，同时，将根据列解码器206所选择的板极线降低到接地电位。并且，比特线/板极线驱动器207，一旦接收来自控制部203的指示“施加再生电压”的控制信号CONT，则向列解码器206所选择的比特线施加再生电压VREAD，同时，将列解码器206所选择的板极线降低到接地电位。其后，比特线/板极线驱动器207，向控制部203输出表示流过该板极线的电流的电流值信号IREAD。并且，比特线/板极线驱动器207，一旦接收来自控制部203的指示“施加重设电压”的控制信号CONT，则向列解码器206所选择的比特线施加重设电压VRESET，同时，将列解码器206所选择的板极线降低到接地电位。
进一步地，存储电压VWRITE，譬如电压值为“+2.5V”、脉冲持续时间为“100nsec”的电脉冲。并且，再生电压VREAD，譬如电压值为表示“+0.5V”的电压。并且，重设电压VRESET，譬如，电压值为“-2.5V”、脉冲持续时间为“100nsec”的电脉冲。
<动作>
接着，说明如图12所示的存储装置200的动作。在该装置200的动作，具有向存储元件写入施加数据Din的存储模式、向存储元件重设被写入的信息的重设模式、以及输出(再生)被写入存储元件的信息作为输出数据Dout的再生模式。并且，存储元件MC211～MC222，被初始化为高电阻状态。并且，地址信号ADDRESS为表示存储元件MC211的地址。
〔存储模式〕
首先，说明有关存储模式的动作。
控制部203，当施加数据Din示出为“1”时，向比特线/板极线驱动器207输出表示“施加存储电压”的控制信号CONT。并且，控制部203，当施加数据Din示出为“0”时，则不输出控制信号CONT。
接着，比特线/板极线驱动器207，一旦接收来自控制部203表示“施加存储电压”的控制信号CONT，则向列解码器206所选择的比特线B1施加存储电压VWRITE。并且，比特线/板极线驱动器207，将列解码器206所选择的板极线P1降低到接地电位。
另一方面，字线驱动器205，向行解码器204所选择的字线W1施加活化电压。
在存储元件MC211，由于将会被施加电压值为“+2.5V”、脉冲持续时间为“100nsec”的电脉冲(正极脉冲)，因此，存储元件MC211的电阻值将成为低电阻状态。
存储元件MC212、MC221、MC222并不被施加正极脉冲，因此，存储元件MC212、MC221、MC222的电阻状态不变。
这样地，仅有存储元件MC211的电阻状态变化为“低电阻状态”，因此，存储元件MC211将被写入表示“1”的1比特数据。
接着，存储元件MC211的写入一旦完成，则对地址缓冲器202将施加新的地址信号ADDRESS，而重复前述的存储模式的动作。
〔再生模式〕
接着，说明再生模式的动作。
控制部203，向比特线/板极线驱动器207输出指示“施加再生电压”的控制信号CONT。
接着，比特线/板极线驱动器207，一旦接收来自控制部203示出“施加再生电压”的控制信号CONT，则向列解码器206所选择的比特线B1施加再生电压VREAD。并且，比特线/板极线驱动器207，将列解码器206所选择的板极线P1降低到接地电位。
另一方面，字线驱动器205，向行解码器204所选择的字线W1施加活化电压。
在存储元件MC211，由于将被施加电压值为“0.5V”的电压(测量电压)，因此，具有对应存储元件MC211电阻的电流值的电流流向存储元件MC211，该电流流出到比特线B1。
由于对存储元件MC212、MC221、MC222将不会施加测量电压，因此，电流不会流向存储元件MC212、MC221、MC222。
接着，比特线/板极线驱动器207，测量流过板极线P1的电流的电流值、向控制部203输出示出该测量值的信号IREAD。接着，控制部203，向外部输出对应该信号IREAD所示的电流值的输出数据Dout。譬如若是低电阻状态时流过的电流的电流值，控制部203输出表示“1”的输出数据Dout。
这样地，电流仅流向存储元件MC211，由于该电流流出板极线P1，因此将从存储元件MC211读出1比特数据。
接着，一旦来自存储元件MC211的读出完成时，对地址缓冲器202施加新的地址信号ADDRESS，则重复在前述再生模式的动作。
〔重设模式〕
接着，说明有关重设模式的动作。
首先，控制部203，通过进行再生模式的处理调查存储元件
M211的存储状态。
接着，控制部203，一旦判断存储元件MC211存储了表示“1”的比特数据(判断存储元件MC211为低电阻状态)，则向比特线/板极线驱动器207输出示出“施加重设电压”的控制信号CONT。并且，控制部203，当存储元件MC211存储了表示“0”的比特数据时(存储元件MC211为高电阻状态)时，则不输出控制信号CONT。
接着，比特线/板极线驱动器207，一旦接收来自控制部203表示“施加重设电压”的控制信号CONT，则向列解码器206所选择的比特线B1施加重设电压VRESET。并且，比特线/板极线驱动器207，将列解码器206所选择的板极线P1降低到接地电位。
另一方面，字线驱动器205，向行解码器204所选择的字线W1施加活化电压。
在存储元件MC211，将施加电压值为“-2.5V”、脉冲持续时间为“100nsec”的电脉冲(负极脉冲)，因此，存储元件MC211的电阻值将为高电阻状态。
由于存储元件MC212、MC221、MC222不会被施加负极脉冲施加，因此，存储元件MC212、MC221、MC222的电阻状态不变。
这样地，只有存储元件MC211的电阻状态变化为“高电阻状态”，因此，存储元件MC211所存储的1比特数据将被重设。
接着，当存储元件MC211的重设一旦完成时，对地址缓冲器202施加新的地址信号ADDRESS，则重复前述的重设模式的动作。
<效果>
如上所述，能够利用电元件作为存储器阵列。并且，构成存储的可变电阻薄膜材料，并不是非结晶而具有微结晶结构。因此，比起现有技术，即使长时间使用也能够维持存储器阵列的可靠性。
并且，图12中，存储元件仅存在4个，但是并不受限这里，也能够将5个以上的存储元件配置成矩阵状。
(第三实施例)
<结构>
图13示出本发明第三实施例中半导体集成电路(Embedded-RAM)300的结构。该电路300具备了图12所示的存储装置200和逻辑电路301，在1个半导体芯片上加以形成。存储装置200，被作为数据RAM来使用。逻辑电路301为进行规定运算(譬如语音数据、影像数据的加密/解密)的电路，进行运算时利用存储装置200。逻辑电路301，向存储装置200控制地址信号ADDRESS及模式选择信号MODE，进行对存储装置200的数据的写入/读出。
<动作>
接着，说明有关如图13所示的半导体集成电路(Embedded-RAM)300的动作。在该电路300的动作，具有向存储装置200写入规定数据(比特数据)的写入处理、读出被写入存储装置200的数据的读出处理、以及重设被写入存储装置200的数据的重设处理。
〔写入处理〕
首先，说明有关写入处理。
逻辑电路301，为了向存储装置200写入规定数据(譬如加密的动画影像数据等)，向存储电路200的控制部203输出表示“存储模式”的模式选择信号MODE。
接着，逻辑电路301，为了选择写入该规定数据的存储元件，向存储装置200的地址缓冲器202依序输出地址信号ADDRESS。由此，在存储装置200，依序选择对应地址信号ADDRESS的存储元件。
接着，逻辑电路301，向存储装置200的控制部203输出该规定数据各1比特作为1比特数据Din。
接着，在存储装置200，进行和第二实施例的存储模式相同的动作。由此，该规定数据各1比特被写入存储装置200。
〔读出处理〕
接着，说明有关读出处理。
逻辑电路301，为了读出存储装置200所被写入的数据，向存储电路200的控制部203输出表示“再生模式”的模式选择信号MODE。
接着，逻辑电路301，为了选择读出所被写入的数据的存储元件，向存储装置200的地址缓冲器202依序输出地址信号ADDRESS。由此，在存储装置200，对应地址信号ADDRESS的存储元件依序受到选择。
接着，在存储装置200，进行和第二实施例的再生模式相同的动作。由此，存储装置200所存储的数据各1比特被读出而作为输出数据Dout。
〔重设处理〕
接着，说明有关重设处理。
逻辑电路301，为了重设存储装置200所存储的数据，向存储电路200的控制部203输出表示“重设模式”的模式选择信号MODE。
接着，逻辑电路301，为了选择重设存储装置200所存储的数据的存储元件，向存储装置200的地址缓冲器202依序输出地址信号ADDRESS。由此，对应存储装置200的地址信号ADDRESS的存储元件依序受到选择。
接着，在存储装置200，进行和第二实施例的重设模式相同的动作。由此，存储装置200所存储的数据各1比特被重设。
<效果>
如上所述，将能够向存储装置高速地存储大量的信息。
(第四实施例)
<结构>
图14示出本发明第四实施例中半导体集成电路(reconfigurable LSI)400的结构。该电路400具备了图12所示的存储装置200、处理器401、和接口402，在1个半导体芯片上被形成。存储装置200，被用来作为程序ROM，存储处理器401动作时的必要程序。处理器401，按照存储装置200所存储的程序动作，控制存储装置200及接口402。接口402，向存储装置200依序输出从外部被输入的程序。
<动作>
接着，说明有关图14所示的半导体集成电路(reconfigurableLSI)400的动作。在该电路400的动作，存在有按照被存储的程序动作的程序执行处理、和将存储装置200所存储的程序改写成其他的新程序的程序改写处理。
〔程序执行处理〕
首先，说明有关程序执行处理。
处理器401，为了读出存储装置200所存储的程序，向存储电路200的控制部203输出表示“再生模式”的模式选择信号MODE。
接着，处理器401，向存储装置200的地址缓冲器202依序输出表示写入了该必要程序的存储元件的地址信号ADDRESS。由此，在存储装置200，对应地址信号ADDRESS的存储元件依序受到选择。
接着，在存储装置200，进行和第二实施例的再生模式相同的动作。由此，存储装置200所存储的程序各1比特被读出来作为输出数据Dout。
接着，处理器401按照读出的程序，进行规定运算。
〔程序改写处理〕
接着，说明有关程序改写处理。
处理器401，为了删除存储装置200所存储的程序(成为改写对象的程序)，向存储装置200的控制部203输出表示“重设模式”的模式选择信号MODE。
接着，处理器401，向存储装置200的地址缓冲器202依序输出表示存储成为改写对象的程序的存储元件的位置的地址信号ADDRESS。由此，在存储装置200，对应地址信号ADDRESS的存储元件依序受到选择。
接着，在存储装置200，进行和第二实施例的重设模式相同的动作。由此，被存储元件所存储的程序各1比特受到重设。
接着，处理器401，一旦完成存储元件的重设，为了写入新的程序，向存储装置200的控制部203输出表示“存储模式”的模式选择信号MODE。
接着，处理器401，向存储装置200的地址缓冲器202依序输出表示应该存储的新程序的存储元件的位置的地址信号ADDRESS。由此，在存储装置200，对应了地址信号ADDRESS的存储元件依序受到选择。
接着，处理器401，从外部通过接口402向存储装置200的控制部203输出各1比特。在存储装置200，进行和第二实施例的存储模式相同的处理。由此，新的程序各1比特被存储到存储装置200。
如此地，由于存储装置200为能够改写的非易失性存储器，因此能够改写所存储的程序的内容。换句话说，在处理器501能够取代执行的机能。并且，在存储装置200预先存储多个程序，也能够取代按照读出程序以处理器401来执行的机能。
<效果>
如上所述，能够以1个LSI实现相异的机能(所谓re-configurable)。
在上述说明，为了使此电元件的电阻状态产生变化，施加满足规定条件的电脉冲就可以。因此，若使在存储/重设时向电元件施加满足该条件的电脉冲，而使再生时向电元件施加不满足该条件的电压，则能够获得相同效果。换句话说，虽然说明了施加电压值为“+2.5V”、脉冲持续时间为“100nsec”的正极脉冲时电元件的电阻状态从“高电阻状态”变化为“低电阻状态”的例子，但是，即使这个电脉冲的电压值及脉冲持续时间是其他数值，也能够获得相同效果。并且，通过相当于电元件的初始化的形成(forming)方法，施加负极脉冲，电元件的电阻状态也会从“高电阻状态”变化为“低电阻状态”。
并且，在上述的实施例，虽然说明了利用本发明的电元件作为“存储元件”的例子，但是，利用用途并不受到这里限制。譬如，也能够将本发明的电元件利用在作为用来决定多个信号的转换的开关元件、用来转换频率的可变电阻元件(参照图15A)、决定多个信号的混合比率的可变电阻元件(参照图15B)，和电容器的组合决定时间常数的时间常数变化元件等。譬如，在图15A、图15B中，改变电元件102的电阻值时，切换开关SWa、SWb使电元件102和电源5电性连接。接着，以电源5向电元件102施加规定的电脉冲。由此，电元件102的电阻值产生变化。接着，将开关SWa、SWb恢复到原来连接状态。像这样地通过使用电元件102来作为可变电阻元件，能够实现频率可变电路(图15A)、改变混合比率的混合(mixing)电路(图15B)。
-产业上的利用可能性-
本发明的电元件电阻变化稳定，因此，作为非易失性存储器、其他可变电阻元件等非常有用。

Claims (12)

1.一种电元件，其特征在于：
包括：第一电极、第二电极、以及连接到前述第一电极和前述第二电极之间的可变电阻薄膜：
前述可变电阻薄膜作为构成元素使用Fe3O4结晶相，并且，可变电阻薄膜的结晶粒径在5nm以上150nm以下。
2.一种电元件，其特征在于：
包括：第一电极、第二电极、以及连接到前述第一电极和前述第二电极之间的可变电阻薄膜；
前述可变电阻薄膜含Fe3O4结晶相和Fe2O3结晶相，并且，可变电阻薄膜的结晶粒径在5nm以上150nm以下。
3.根据权利要求1或2所述的电元件，其特征在于：
前述可变电阻薄膜的薄膜厚度为200nm以下。
4.根据权利要求1或2所述的电元件，其特征在于：
前述第一电极及前述第二电极的至少其中一个是使用银、金、铂、钌、二氧化钌、铱、二氧化铱的其中一种所形成的电极。
5.根据权利要求1或2所述的电元件，其特征在于：
前述电元件，通过向前述第一电极及前述第二电极之间施加规定的电脉冲使电阻值改变来存储1比特或多比特的信息。
6.根据权利要求1或2所述的电元件，其特征在于：
前述电元件，通过向前述第一电极及前述第二电极之间施加规定的电压使对应该电元件的电阻值的电流流过来读出1比特或多比特的信息。
7.一种存储装置，其特征在于：
包括：
多条字线，
多条比特线，
与前述多条比特线以一对一的方式对应的多条板极线，
多个晶体管，
与前述多个晶体管以一对一的方式对应的多个电元件，
驱动前述多条字线的字线驱动部，以及
驱动前述多条比特线和前述多条板极线的比特线/板极线驱动部；
前述多个晶体管的每一个分别与对应该晶体管的各个电元件，在前述多条比特线的其中一条和对应该比特线的板极线之间被串联连接；
前述多个晶体管的每一个分别被连接到对应该晶体管的比特线和对应该晶体管的电元件之间，其门极和前述多条字线的其中一条连接；
前述多个电元件的每一个分别包括，连接到对应该电元件的晶体管的第一电极、连接到对应该电元件的板极线的第二电极、以及连接到前述第一电极和前述第二电极之间的可变电阻薄膜；
前述可变电阻薄膜作为构成元素使用Fe3O4结晶相，并且，可变电阻薄膜的结晶粒径在5nm以上150nm以下。
8.一种存储装置，其特征在于：
包括：
多条字线，
多条比特线，
与前述多条比特线以一对一的方式对应的多条板极线，
多个晶体管，
与前述多个晶体管以一对一的方式对应的多个电元件，
驱动前述多条字线的字线驱动部，以及
驱动前述多条比特线和前述多条板极线的比特线/板极线驱动部；
前述多个晶体管的每一个分别与对应该晶体管的各个电元件，在前述多条比特线的其中一条和对应该比特线的板极线之间被串联连接；
前述多个晶体管的每一个分别被连接到对应该晶体管的比特线与对应该晶体管的电元件之间，其门极和前述多条字线的其中一条连接；
前述多个电元件的每一个分别包括，连接到对应该电元件的晶体管的第一电极、连接到对应该电元件的板极线的第二电极、以及连接到前述第一电极和前述第二电极之间的可变电阻薄膜；
前述可变电阻薄膜，含Fe3O4结晶相和Fe2O3结晶相，并且，可变电阻薄膜的结晶粒径在5nm以上150nm以下。
9.根据权利要求7或8所述的存储装置，其特征在于：
前述多个电元件的其中1个存储信息时，
前述字线驱动部向前述多条字线中打算存储前述信息的电元件所连接的字线施加活化电压，
前述比特线/板极线驱动部向前述多条比特线中打算存储前述信息的电元件所连接的比特线施加第一电脉冲，同时向对应该比特线的板极线施加第二电脉冲。
10.根据权利要求7或8项所述的存储装置，其特征在于：
再生前述多个电元件的其中1个所存储的信息时，
前述字线驱动部向前述多条字线中打算读出前述信息的电元件所连接的字线施加活化电压，
前述比特线/板极线驱动部向前述多条比特线中打算读出前述信息的电元件所连接的比特线施加第一再生电压，同时向对应该比特线的板极线施加第二再生电压。
11.一种半导体集成电路，其特征在于：
具备权利要求7或8所述的存储装置和逻辑电路；该逻辑电路，具有向前述存储装置存储比特数据的存储模式以及读出前述存储装置所存储的比特数据的再生模式。
12.一种半导体集成电路，其特征在于：
具备权利要求7或8所述的存储装置和处理器；该处理器具有按照前述存储装置所存储的程序来动作的程序执行模式、以及将前述存储装置所存储的程序改写成从外部所施加的其它新程序的程序改写模式。
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