CN100505266C - 电元件、存储装置和半导体集成电路 - Google Patents
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Abstract
电元件具备第一端子(1)、第二端子(3)和可变电阻薄膜(2)。可变电阻薄膜(2)连接到第一端子(1)和第二端子(3)之间。并且，可变电阻薄膜(2)含Fe3O4结晶相和Fe2O3结晶相。
Description
技术领域
[0001]本发明涉及了采用根据规定的电脉冲电阻增加/减少的可变电阻材料的电元件、存储装置和半导体集成电路。
背景技术
[0002]近几年，随着电子机器的数字技术的进展，为了保存影像等数据，愈来愈要求非易失性存储元件容量的增加以及数据转送的高速化。对于这样的要求，在美国专利第6,204,139号公报明确提出了使用根据被给予的电脉冲电阻产生变化的钙钛矿(peroVskite)材料(譬如Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoXOY(GBCO))等构成非易失性存储元件的技术。也就是，通过向这些材料(以下记为可变电阻材料)给予规定的电脉冲来增加或减少其电阻值、将其改变的电阻值用来存储不同数值，而作为存储元件来使用。
[0003]作为根据电脉冲电阻值产生变化的材料，在美国专利第6,204,139号公报公开了钙钛矿材料。并且，用非结晶碳精棒膜的深受体能阶(acceptor level)和浅施子能阶(donor level)，根据电荷注入使电阻变化的存储元件也被公开(J.Appl.Phys.，Vol.84，(1998)，p5647)。
[0004]并且，在日本特开2004-342843号公报(专利文献2)提出了一种有关非易失性存储元件的技术，该非易失性存储元件为，通过在非结晶氧化物(譬如Ti、V、Fe、Co、Y、Zr、Nb、Mo、Hf、Ta、W、Ge、Si中选出1个以上的元素的氧化物)设置银(Ag)或铜(Cu)电极施加电压，使得作为电极材料的银(Ag)或铜(Cu)离子化扩散到薄膜来改变非结晶氧化物的电阻。
【专利文献1】美国专利第6,204,139号公报
【专利文献2】日本特开2004-342843号公报
【非专利文献1】J.Appl.Phys.Vol.84，(1998)，p5647
发明内容
—解决课题—
[0005]在使用这类的可变电阻材料形成存储元件时，在CMOS流程过程中为了防止高温造成的破坏等，最好是成膜时的基板温度为450℃以下。但是，为了以具有钙钛矿结构的材料进行成膜，通常成膜时必须使基板温度为700℃以上。
[0006]并且，利用钙钛矿材料之类的可变电阻材料作为存储元件时，最好是，对应所施加的规定的电脉冲的电阻变化为稳定(电阻变化的大小为一定)。
[0007]本发明的目的在于：实现稳定的电阻变化。并且，进一步地详细来说，本发明的目的在于：提供一种存储装置和半导体集成电路，该存储装置和半导体集成电路使用了即使重复施加电脉冲其电阻变化也是稳定的电元件。
—解决方法—
[0008]按照本发明的一个局面，电元件包括第一端子和第二端子、以及可变电阻薄膜。可变电阻薄膜连接到所述第一端子和所述第二端子之间。并且，可变电阻薄膜含Fe3O4结晶相和Fe2O3结晶相。
[0009]可以得知：若对含Fe3O4结晶相和Fe2O3结晶相的薄膜施加规定电脉冲则电阻值将产生变化。并且，也得知了：和现有的可变电阻薄膜的电阻变化相比，即使增加了电脉冲的施加次数，含Fe3O4结晶相和Fe2O3结晶相的薄膜的电阻变化也为稳定(电阻变化的大小大体上一定)。在所述电元件，譬如若利用可变电阻薄膜的电阻变化进行信息的存储·再生，则能够作为存储元件来加以利用。并且，这个存储元件，比起现有的电元件，能够稳定地进行存储·再生。并且，在形成含Fe3O4结晶相和Fe2O3结晶相的薄膜时基板温度为大约400℃，因此，和半导体流程的匹配性良好。并且，可变电阻薄膜的材料并不是非结晶而是具有微结晶结构。因此，和现有的技术相比，即使长时间使用也难以产生特性变化。
[0010]最好是，所述电元件，通过在第一端子和第二端子之间施加电脉冲来使该电元件的电阻值增加或减少以记录信息。并且，所述电元件，按照该电元件的电阻值大小的差异读出记录的信息。
[0011]最好是，所述Fe2O3结晶相的体积比率和所述Fe3O4结晶相的体积比率的合计为100体积％以下。Fe2O3结晶相对Fe3O4结晶相的相对比率为95％以下。
[0012]在所述电元件，能够确保充分的电阻变化率同时能够实现高速的电阻变化。
[0013]从降低电脉冲及制造流程(manufacturing process)上的观点，最好是，所述电元件所使用的可变电阻薄膜的薄膜厚度为200nm以下。
[0014]最好是，所述第一端子及所述第二端子中的至少1个是以银、金、铂、钌、二氧化钌、铱、二氧化铱的其中一个所构成的电极。
[0015]最好是，所述可变电阻薄膜不含碱金属及碱土金属。
[0016]钙钛矿材料中，譬如，存在有如高温超传导材料和CMR材料之类的含有碱金属以及/或碱土金属的氧化物。使用这类材料形成存储元件时，在半导体流程的清洗工序中这个材料中所含的碱金属及/或碱土金属将会溶出，因此作为存储元件的特性将会恶化。在所述可变电阻薄膜，则能够防止在半导体流程的清洗工序中的电元件特性的恶化。
[0017]按照本发明的另外一个局面，存储装置包括：多条字线、多条比特线、与所述多条比特线以一对一的方式对应的多条板极线、多个晶体管、与所述多个晶体管以一对一的方式对应的多个电元件、驱动多条字线的字线驱动部、以及驱动多条比特线和所述多条板极线的比特线/板极线驱动部。多个晶体管的每一个与对应该晶体管的电元件，在多条比特线的其中一条以及和该比特线对应的板极线之间被串联连接。多个晶体管分别连接到和该晶体管对应的比特线以及和该晶体管对应的电元件，栅极则连接到多条字线中的其中一条。多个电元件分别包括第一电极、第二电极和可变电阻薄膜。第一电极连接到与该电元件对应的晶体管。第二电极连接到与该电元件对应的板极线。可变电阻薄膜连接到第一电极和第二电极之间。可变电阻薄膜含Fe3O4结晶相和Fe2O3结晶相。
[0018]在所述存储装置，存储器(电元件)的电阻变化稳定，因此，能够实现稳定的存储·再生。并且，构成存储器的可变电阻薄膜的材料，并不是非结晶而是具有微结晶构造。因此，和现有技术相比，即使长时间使用也能够维持存储器阵列(memory array)的可靠性。
[0019]最好是，向所述多个电元件的其中一个记录信息时，所述字线驱动部向所述多条字线中打算进行存储所述信息的电元件所连接的字线施加活化电压。并且，所述比特线/板极线驱动部，向所述多条比特线中打算进行存储所述信息的电元件所连接的比特线施加第一电脉冲，同时，向该比特线所对应的板极线施加第二电脉冲。
[0020]在所述存储装置，由于仅向打算存储信息的电元件施加规定的电脉冲，因此能够对该电元件写入信息。
[0021]最好是，再生所述多个电元件的其中一个所存储的信息时，所述字线驱动部，向在所述多条字线中打算进行读出所述信息的电元件所连接的字线施加活化电压。所述比特线/板极线驱动部，向所述多条比特线中打算进行读出所述信息的电元件所连接的比特线施加第一再生电压，同时，向与该比特线对应的板极线施加第二再生电压。
[0022]在所述存储装置，由于仅向打算进行读出信息的电元件施加规定的电压，因此，能够从该电元件读出信息。
[0023]按照本发明的进一步的局面，半导体集成电路包括：所述存储装置和进行规定运算的逻辑电路。逻辑电路具有存储模式及处理模式。存储模式时，逻辑电路向所述存储装置存储比特数据。并且，处理模式时，逻辑电路向所述存储装置读出所存储的比特数据。
[0024]按照本发明的进一步的局面，半导体集成电路包括：所述存储装置、以及具有程序执行模式和程序改写模式的处理器。在程序执行模式，处理器按照所述存储装置所存储的程序动作。在程序改写模式，处理器将所述存储装置所存储的程序改写成从外部所输入的其他的新程序。
—发明效果—
[0025]如上所述，能够实现稳定的电阻变化。
附图说明
[0026]图1示出电元件的基本结构图。
图2示出Fe3O4(单相)的电阻变化表。
图3示出Fe2O3(单相)的电阻变化表。
图4示出X光对Fe3O4(单相)的衍射结果图。
图5示出X光对Fe2O3(单相)的衍射结果图。
图6示出X光对样品(C)薄膜(Fe3O4+Fe2O3(双相)薄膜)的衍射结果图。
图7示出X光对样品(C)薄膜(Fe3O4+Fe2O3(双相)的电阻变化图。
图8示出可变电阻薄膜中的Fe2O3结晶相的相对比率和电阻变化率的关系图。
图9示出本发明第一实施例的电元件的电路记号图。
图10是用来说明图9所示电元件的电阻变化图。
图11是用来说明图9所示电元件的输出电流图。
图12是本发明第二实施例的存储装置的整体结构图。
图13是本发明第三实施例的半导体集成电路的整体结构图。
图14是本发明第四实施例的半导体集成电路的整体结构图。
图15A示出电元件用途的例图。图15B示出电元件用途的另一例图。
符号说明
[0027](1) 上部电极
(2) 可变电阻薄膜
(3) 下部电极
(4) 基板
101-1，101-2 端子
102 电元件
200 存储装置
201 存储器阵列
202 地址缓冲器
203 控制部
204 行解码器
205 字线驱动器
206 列解码器
207 比特线/板极线驱动器
MC211，MC212，MC221，MC222 存储单元
W1，W2 字线
B1，B2 比特线
P1，P2 板极线
300 半导体集成电路
301 逻辑电路
400 半导体集成电路
401 处理器
402 接口
具体实施例
[0028]以下参照附图详细说明本发明的实施例。并且，在附图中相同或相当的部分，标记相同符号而不重复其说明明。
[0029](电元件的基本特性)
首先，说明本发明的实施例中所使用的电元件的基本结构及基本特性。
[0030]图1显示电元件的基本结构。电元件中，在基板4上形成下部电极3，在下部电极3上形成可变电阻薄膜2，在可变电阻薄膜2上形成上部电极1。电源5在上部电极1和下部电极3之间被施加规定电压。若以电源5施加满足规定条件的电压，则电元件的电阻值将增加/减少。譬如，若施加大于某个临限值的电压值的电脉冲，则电元件的电阻将减少。另一方面，即使施加具有小于该临限值的电压值的电压(未满规定条件的电压)，该电压不会对电元件的电阻变化造成影响(换句话说，电元件的电阻值也不会变化)。
[0031]本实施例的可变电阻薄膜2，包含Fe3O4结晶相(由Fe3O4结晶实际构成的相)与Fe2O3结晶相(由Fe2O3结晶实际构成的相)。
[0032]<有关可变电阻薄膜>
这里，有关包含Fe3O4结晶相和Fe2O3结晶相的薄膜所示的特性，与Fe3O4(单相)薄膜、以及Fe2O3(单相)薄膜比较加以说明。并且，这里，由Fe3O4结晶单相构成的薄膜记为“Fe3O4(单相)薄膜”，由Fe2O3结晶单相构成的薄膜记为“Fe2O3(单相)薄膜”，含Fe3O4结晶相和Fe2O3结晶相的薄膜记为“Fe3O4+Fe2O3(双相)薄膜”。
[0033]<<比较对象1.Fe3O4(单相)薄膜>>
首先，说明有关Fe3O4(单相)薄膜的特性。
[0034]在具有尖晶石(spinel)构造的Fe3O4在散装(bulk)状态中，若使温度变化则发生被称为费耳威(Verwey)相变的金属-绝缘体相变，此为众所周知。但是，即使对散装(bulk)的Fe3O4施加数V左右的电脉冲，也难以使该电阻变化材料的电阻产生变化。
[0035]这里，为了调查Fe3O4(单相)薄膜的特性，如图1所示，在基板4上形成下部电极3，以溅射法等在下部电极3上形成Fe3O4薄膜，而在该薄膜上形成上部电极1来制造样品(A)。这里，在压力0.6Pa的氩(Ar)气体气氛中以溅射法进行成膜，使用Fe3O4作为靶材。
[0036]〔样品(A)〕
上部电极1：Pt(薄膜厚度0.4μm)
可变电阻薄膜2：Fe3O4(薄膜厚度0.1μm)
下部电极3：Pt(薄膜厚度0.4μm)
这样地形成样品(A)后，以电源5轮流施加上部电极1对下部电极3变成“+”的电脉冲(正极脉冲)、以及上部电极1对下部电极3变成“-”的电脉冲(负极脉冲)。所施加的电脉冲如下。
[0037]〔施加的电脉冲〕
施加的电脉冲(第1次～第64次)
正极脉冲：电压值“+1.6V”，脉冲持续时间“100nsec”
负极脉冲：电压值“-1.1V”，脉冲持续时间“100nsec”
施加的电脉冲(第65次以后)
正极脉冲：电压值“+2V”，脉冲持续时间“100nsec”
负极脉冲：电压值“-1.1V”，脉冲持续时间“100nsec”
并且，在每1次结束施加电脉冲后，则测量可变电阻薄膜2的电阻。其结果如图2所示。如图2所示，Fe3O4(单相)薄膜的电阻值，最初若施加负极脉冲则从大约0.7kΩ减少到大约0.25kΩ(减少0.45kΩ左右)，若施加正极脉冲则从约0.25kΩ增加到大约0.6kΩ(增加0.35kΩ左右)。但是，随着电脉冲的施加次数的增加，Fe3O4(单相)薄膜的电阻对应所施加的电脉冲其变化量也减少。第40次以后，即使施加电脉冲，Fe3O4(单相)薄膜的电阻也几乎没有变化。
[0038]这里，在第65次施加时将电压值从“+1.6V”提高到“+2V”的正极脉冲。这样一来，Fe3O4(单相)薄膜的电阻值，从大约0.3kΩ再度变化为大约2kΩ。并且，在第66次施加负极脉冲，Fe3O4(单相)薄膜的电阻值从大约2kΩ变化为大约0.25kΩ。但是，其后即使施加提高了电压值的电脉冲，随着电脉冲的施加次数的增加，对应被施加的电脉冲，其变化量再度减少。
[0039]这样地，能够得知Fe3O4(单相)薄膜因数V左右的电脉冲而产生电阻增减。但是，也得知了该电阻变化的大小随着脉冲施加次数的增加而变小。
[0040]<<比较对象2.Fe2O3(单相)薄膜>>
接着，说明有关Fe2O3(单相)薄膜的特性。
[0041]为了调查Fe2O3(单相)薄膜的特性，如图1所示，在基板4上形成下部电极3，以溅射法等在下部电极3上形成Fe2O3薄膜，而在该薄膜上形成上部电极1，制造样品(B)。这里，在压力3Pa的氩(Ar)气体气氛中以溅射法进行成膜，使用Fe3O4作为靶材。
[0042]〔样品(B)〕
上部电极1：Pt(薄膜厚度0.4μm)
可变电阻薄膜2：Fe2O3(薄膜厚度0.1μm)
下部电极3：Pt(薄膜厚度0.4μm)
如此形成样品(B)后，以电源5轮流施加正极脉冲和负极脉冲。
施加的电脉冲如下。
[0043]〔施加的电脉冲〕
正极脉冲：电压值“+4V”、脉冲持续时间“100nsec”
负极脉冲：电压值“-4V”、脉冲持续时间“100nsec”
并且，每1次结束施加电脉冲后，则测量可变电阻薄膜2的电阻。其结果如图3所示。如图3所示，即使施加电脉冲，Fe2O3(单相)薄膜的电阻也几乎没有产生变化。
[0044]如上述般，即使施加电脉冲，Fe2O3(单相)薄膜也没有产生电阻变化。
[0045]<<Fe3O4+Fe2O3(双相)薄膜>>
接着，说明有关Fe3O4+Fe2O3(双相)薄膜的特性。如图1所示，在基板4上形成下部电极3，以溅射法等在下部电极3上形成薄膜，在该薄膜上形成上部电极1，制造样品(C)。这里，在压力1.2Pa的氩(Ar)气体气氛中以溅射法进行成膜，使用Fe3O4作为靶材。
[0046]这里，为了调查有关样品(C)薄膜的结晶结构，对样品(C)薄膜、Fe3O4(单相)薄膜、Fe2O3(单相)薄膜分别进行X光衍射。
[0047]以X光衍射测量衍射峰值，如图4所示，Fe3O4(单相)薄膜在衍射角度2θ＝18.2rad出现(111)的衍射峰值，在2θ＝36.8r ad出现(222)的衍射峰值，在2θ＝56.8rad出现(511)的衍射峰值。
[0048]并且，Fe2O3(单相)薄膜，如图5所示，在2θ＝35.4rad出现(110)的衍射峰值，在2θ＝41.0rad出现(113)的衍射峰值。
[0049]并且，样品(C)薄膜，如图6所示，在2θ＝18.2rad出现对应Fe3O4(111)的衍射峰值，在2θ＝35.2rad出现对应Fe2O3(110)的衍射峰值，在2θ＝36.9rad出现对应Fe3O4(222)的衍射峰值，在2θ＝56.9rad出现对应Fe3O4(511)的衍射峰值。换句话说，得知了样品(C)为含有Fe3O4结晶相和Fe2O3结晶相的薄膜。
[0050]如上述般，得知在压力1.2Pa的氩(Ar)气体气氛中以溅射法使Fe3O4薄膜化则能够形成含Fe3O4结晶相和Fe2O3结晶相的薄膜。
[0051]〔样品(C)〕
上部电极1：Pt(薄膜厚度0.4μm)
可变电阻薄膜2：Fe3O4+Fe2O3(薄膜厚度0.1μm)
下部电极3：Pt(薄膜厚度0.4μm)
并且，在样品(C)中，可变电阻薄膜中的Fe2O3结晶相的相对比率为“25％”。有关相对比率将于后述。
[0052]如这般地形成样品(C)之后，以电源5轮流施加正极脉冲和负极脉冲施加。施加的电脉冲如下。
[0053]〔施加的电脉冲〕
正极脉冲：电压值“+2.2V”，脉冲持续时间“100nsec”
负极脉冲：电压值“-2.2V”，脉冲持续时间“100nsec”
并且，每1次结束施加电脉冲之后，则测量可变电阻薄膜2的电阻。其结果如图7所示。如图7所示，若施加正极脉冲则Fe3O4+Fe2O3(双相)薄膜的电阻从大约5kΩ减少到大约0.6kΩ(减少4.4kΩ左右)，若施加负极脉冲则Fe3O4+Fe2O3(双相)薄膜的电阻，从大约0.6kΩ增加到大约5kΩ(增加4.4kΩ左右)。并且，在Fe3O4+Fe2O3(双相)薄膜，即使增加电脉冲的施加次数，4.4kΩ左右的电阻变化持续发生(电阻变化的大小大体相同的次数多)。
[0054]如上述般，得知了Fe3O4+Fe2O3(双相)薄膜，由数V左右的电脉冲使其电阻增加/减少。并且，与Fe3O4(单相)薄膜相比，得知了Fe3O4+Fe2O3(双相)薄膜，即使电脉冲的施加次数增加，对应所施加的电脉冲的电阻变化是稳定的(电阻变化的大小大体相同)。
[0055]<<Fe3O4+Fe2O3(双相)薄膜中Fe2O3结晶相的相对比率>>
接着，为了调查在电元件的可变电阻薄膜中Fe2O3结晶相的相对比率和电元件的电阻变化率的关系，制造了Fe2O3结晶相的相对比率不同的多个电元件。这里，制造了8种电元件。其Fe2O3结晶相的相对比率分别为“0％”“3％”、“10％”、“25％”“50％”、“90％”、“95％”、“100％”。并且，在电元件的可变电阻薄膜中Fe2O3结晶相的相对比率，使用以下(公式1)来求出。
[0056]R＝100×I〔Fe2O3(110)〕/(I〔Fe2O3(110)〕+I〔Fe3O4(111)〕)…(公式1)
R：可变电阻薄膜中Fe2O3结晶相的相对比率[％]
I〔Fe2O3(110)〕：相当于2θ＝18rad附近的Fe2O3(110)的X光衍射峰值的强度
I〔Fe3O4(111)〕：相当于2θ＝35rad附近的Fe3O4(111)X光衍射峰值的强度
并且，X光衍射峰值的强度I〔Fe2O3(110)〕及X光衍射峰值的强度I〔Fe3O4(111)〕，都是在同样条件下测量的。
[0057]接着，对于每一个制造出的电元件，轮流施加正极脉冲及负极脉冲而测量电阻变化率。这里，对于一个电元件，使用以下三种电脉冲测量出三个电阻变化率。并且，为了降低电元件的特性差异带来的影响，每一个电元件制造10个样品，在测量每个样品的电阻变化率之后，将测量结果的平均作为该电元件的电阻变化率。并且，电元件中，也有电元件是如图2所示随着电脉冲的施加次数的增加而电阻变化率减少。有关这一类的电元件，在电元件的电阻变化率大体收敛为一定之后测量其电阻变化率。
[0058]〔测量的电阻变化率〕
施加脉冲持续时间为“100nsec”的电脉冲的电阻变化率
施加脉冲持续时间为“10μsec”的电脉冲的电阻变化率
施加脉冲持续时间为“1msec”的电脉冲的电阻变化率
并且，即使在任一情况下，电脉冲的电压值的绝对值为“4V”以下。
[0059]图8中显示了实验的结果。如图8所示，相对比率R为0％以上3％以下的情况(相对比率R过少的情况)，随着相对比率R的减少，电阻变化率将减少。另一方面，如果相对比率R为90％以上为100％以下的情况(相对比率R过多)，则随着相对比率R的增加，电阻变化率将减少。在脉冲持续时间短的电脉冲的情况时，电阻变化率变得特别小。
[0060]这样地，为了实现五倍以上的电阻变化率，最好是，Fe2O3结晶相的相对比率为“1％”以上。若是以这样的构成，将能够确保充分的电阻变化率。
[0061]并且，得知了：即使脉冲持续时间为“10μsec”，为了确保5倍以上的电阻变化率，最好是，Fe2O3结晶相的相对比率为“95％”以下。若是以这样的构成，即使脉冲持续时间短，也能够确保充分的电阻变化率，而能够实现高速的动作。
[0062]<其他特性>
并且，Fe3O4+Fe2O3(双相)薄膜在薄膜形成时基板温度为400℃，因此，比起钙钛矿结构的材料，和半导体流程的匹配性良好。
[0063]进一步地，Fe3O4+Fe2O3(双相)薄膜，未含有碱金属及碱土金属，在半导体流程的清洗工序中能够抑制电元件的特性恶化。
[0064]可变电阻薄膜2，由于使用半导体流程制造电元件，最好是薄膜厚度为1μm以下。若是将所述电阻变化材料从散装(bulk)状态薄膜化为薄膜厚度1μm以下，以电脉冲来改变电阻值的变化也将是非常有可能的。
[0065]可变电阻薄膜2的薄膜厚度愈厚，为了增加/减少该电阻变化薄膜的电阻值必须提高电脉冲的电压值。并且，在工艺工程中进行光刻时，可变电阻薄膜2的薄膜厚度愈薄愈容易加工。因此，从降低电脉冲及制造流程上的观点，在电元件中使用的可变电阻薄膜2的薄膜厚度，最好是在200nm以下。并且，本实施例的电元件，即使可变电阻薄膜2的薄膜厚度为200nm以下(根据膜的不同为100nm以下)，也能够作为存储元件而动作。
[0066]并且，虽然以溅射法等形成可变电阻薄膜，但是，在形成可变电阻薄膜时，即使可变电阻薄膜含有在成膜气氛中存在的氩(Ar)原子等，对于作为电元件的特性也没有太大的影响。
[0067]并且，上部电极1及下部电极3所使用的材料，最好是，工作函数愈低愈好。譬如，最好是铂、钌、铱、银、金、二氧化钌、二氧化铱。但是，形成可变电阻薄膜2时，通常基板4被加热，因此，在下部电极3使用的材料，最好使用在这个加热温度中也稳定的材料。
[0068](第一实施例)
<电路记号的定义>
以下说明本发明第一实施例的电元件。并且，如图9所示来定义本实施例所使用的电元件的电路记号。图9中，图1的上部电极1连接到端子101-1。另一方面，图1的下部电极3连接到端子101-2。
[0069]如图10所示，向电元件102施加对端子101-2、端子101-1成为“正极性”的电脉冲(正极脉冲)，则电元件102的电阻值减少。相反地，若向电元件102施加对端子101-2、端子101-1成为“负极性”的电脉冲(负极脉冲)，则电元件102的电阻增加。换句话说，使电流如箭形符号的方向流动来施加电脉冲，则电元件102的电阻减少。另一方面，使电流与箭形符号相反方向流动来施加电脉冲，则电元件102的电阻增加。
[0070]并且，如图11所示，若施加不影响电元件的电阻变化的电压(再生电压)，则对应了电元件102电阻的输出电流将会流过。换句话说，电元件102的电阻“Ra”时则具有电流值“Ia”的输出电流流过，电元件102的电阻为“Rb”时则具有电流值“Ib”的输出电流流过。
[0071]<动作>
接着，说明如图9所示的电元件102的动作。这里，电元件102，被用来作为存储器而进行1比特数据的处理。并且，电元件102的电阻值，被初始化为高电阻状态。并且，使电元件102的电阻值是“高电阻状态”为“0”时，而使电元件102的电阻是“低电阻状态”时为“1”。
[0072]〔存储〕
向电元件102写入表示“1”的1比特数据时，如图10所示，将端子101-2降低到接地电位，向端子101-1施加存储电压。存储电压，譬如电压值为“+2.2V”、脉冲持续时间为“100nsec”的电脉冲。由于向电元件102施加正极脉冲，因此，电元件102的电阻成为低电阻状态。这样地，电元件102将存储表示“1”的1比特数据。
[0073]〔重设〕
将电元件102的存储状态回复到初始状态时，将端子101-2降低到接地电位，向端子101-1施加重设电压。重设电压，譬如电压值为“-2.2V”、脉冲持续时间为“100nsec”的电脉冲。由于向电元件102施加负极脉冲，因此，电元件102的电阻回复到高电阻状态。这样地，电元件102的存储状态回复到初期状态“0”。
[0074]〔再生〕
接着，如图11所示，将端子101-2降低到接地电位，向端子101-1施加再生电压。再生电压，譬如显示电压值为“+0.5V”的电压。由于向电元件102施加再生电压，因此，具有对应电元件102电阻值的电流值的电流流过端子101-1和端子101-2之间。接着，按照流过端子101-1和端子101-2之间的电流的电流值以及再生电压的电压值来求得电元件102的电阻值。这里，若使电元件102的电阻是“高电阻状态”时为“0”、使电元件102的电阻值是“低电阻状态”时为“1”，从电元件102再生了1比特数据。
[0075]<效果>
如上述般，能够利用电元件作为存储器。并且，即使重复执行施加电脉冲，电元件的电阻变化也是稳定的，因此，和现有技术相比，能够实现稳定的存储·再生。并且，构成存储器的可变电阻薄膜的材料，不是非结晶而是具有微结晶结构。因此，和现有技术相比，即使长时间使用也能够维持存储器的可靠性。
[0076]并且，向端子101-1、101-2所分别施加的电压，并不限定于所述数值。在存储时，若分别向端子101-1、101-2施加电压来使得对电元件施加正极脉冲，则能够得到同样效果。相同的，在重设时，若向端子101-1、101-2分别施加电压，来使得对电元件施加负极脉冲，则能够获得同样的效果。再生时也是同样情况。
[0077]并且，本实施例中，将数值分配为两个电阻状态来读写“1比特”的数据，但是，将数值分配到三个以上的电阻状态来读写“多比特”的数据也是可能。这个情况，按照该多比特数据的值，调整施加的电脉冲的电压值或次数就可以。
[0078](第二实施例)
<整体结构>
图12示出本发明第二实施例的存储装置200的整体结构。这个装置200，具有存储器阵列201、地址缓冲器202、控制部203、行解码器204、字线驱动器205、列解码器206、以及比特线/板极线驱动器207。
[0079]在存储器阵列201设有字线W1，W2、比特线B1，B2、板极线P1，P2、晶体管T211，T212，T221，T222、以及存储单元(memorycell)MC211，MC212，MC221，MC222。存储单元MC211～MC222分别为图9所示的电元件102。
[0080]晶体管T211～T222，存储单元MC211～MC222的连接关系是相同的，作为代表说明晶体管T211及存储单元MC211的连接关系。晶体管T211及存储单元MC211在比特线B1和板极线P1之间串联连接。晶体管T211在比特线B1和存储单元MC211之间连接、栅极连接到字线W1。存储单元MC211连接到晶体管T211和板极线P1之间。并且，晶体管T211～T222，当所对应的字线被施加规定电压(活化电压)，则分别导通。
[0081]地址缓冲器202，输入来自外部的地址信号ADDRESS，向行解码器204输出行地址信号ROW，同时，向列解码器206输出列地址信号COLUMN。地址信号ADDRESS，表示存储单元MC211～MC222中被选择的存储单元的地址。行地址信号ROW，显示地址信号ADDRESS所示的地址中的行地址。列地址COLUMN，显示地址信号ADDRESS所示地址中的列地址。
[0082]控制部203，按照来自外部的模式选择信号模式，成为存储模式、重设模式、和再生模式中的其中一个模式。在存储模式，控制部203，按照来自外部的输入数据Din，向比特线/板极线驱动器207输出指示“施加存储电压”的控制信号CONT。在再生模式，控制部203向比特线/板极线驱动器207输出指示“施加再生电压”的控制信号CONT。进一步地，在再生模式，将显示对应来自比特线/板极线驱动器207的信号IREAD的比特值的输出数据Dout输出到外部。信号IREAD，表示再生模式时流过板极线P1、P2的电流的电流值。并且，在重设模式，控制部203确认存储单元MC211～MC222的存储状态，按照该存储状态，向比特线/板极线驱动器207输出指示“施加重设电压”的控制信号CONT。
[0083]行解码器204，按照来自地址缓冲器202的行地址信号ROW，选择字线W1、W2的其中一条。
[0084]字线驱动器205，向根据行解码器204所选择的字线施加活化电压。
[0085]列解码器206，按照来自地址缓冲器202的列地址信号COLUMN，选择比特线B1、B2的其中一条同时选择板极线P1、P2的其中一条。
[0086]比特线/板极线驱动器207，一旦接收来自控制部203的指示“施加存储电压”的控制信号CONT，则向根据列解码器206所选择的比特线施加存储电压VWRITE，同时，将根据列解码器206所选择的板极线降低到接地电位。并且，比特线/板极线驱动器207，一旦接收来自控制部203的指示“施加再生电压”的控制信号CONT，则向列解码器206所选择的比特线施加再生电压VREAD，同时，将列解码器206所选择的板极线降低到接地电位。其后，比特线/板极线驱动器207，向控制部203输出表示流过该板极线的电流的电流值信号IREAD。并且，比特线/板极线驱动器207，一旦接收来自控制部203的指示“施加重设电压”的控制信号CONT，则向列解码器206所选择的比特线施加重设电压VRESET，同时，将列解码器206所选择的板极线降低到接地电位。
[0087]进一步地，存储电压VWRITE，譬如电压值为“+2.2V”、脉冲持续时间为“100nsec”的电脉冲。并且，再生电压VREAD，譬如电压值为表示“+0.5V”的电压。并且，重设电压VRESET，譬如，电压值为“-2.2V”、脉冲持续时间为“100nsec”的电脉冲。
[0088]<动作>
接着，说明如图12所示的存储装置200的动作。在这个装置200的动作，具有向存储单元写入输入数据Din的存储模式、向存储单元重设被写入的信息的重设模式、以及向存储单元输出(再生)被写入的信息作为输出数据Dout的再生模式。并且，存储单元MC211～MC222，被初始化为高电阻状态。并且，地址信号ADDRESS为表示存储单元MC211地址。
[0089]〔存储模式〕
首先，说明有关存储模式的动作。
[0090]控制部203，当输入数据Din显示为“1”时，向比特线/板极线驱动器207输出表示“施加存储电压”的控制信号CONT。并且，控制部203，当输入数据Din显示为“0”时，则不输出控制信号CONT。
[0091]接着，比特线/板极线驱动器207，一旦接收来自控制部203表示“施加存储电压”的控制信号CONT，则向列解码器206所选择的比特线B1施加存储电压VWRITE。并且，比特线/板极线驱动器207，将列解码器206所选择的板极线P1降低到接地电位。
[0092]另一方面，字线驱动器205，向行解码器204所选择的字线W1施加活化电压。
[0093]在存储单元MC211，由于将会被施加电压值为“+2.2V”、脉冲持续时间为“100nsec”的电脉冲(正极脉冲)，因此，存储单元MC211的电阻值将成为低电阻状态。
[0094]对存储单元MC212、MC221、MC222并不施加正极脉冲，因此，存储单元MC212、MC221、MC222的电阻状态不变。
[0095]这样的，仅有存储单元MC211的电阻状态变化为“低电阻状态”，因此，对存储单元MC211将被写入表示“1”的1比特数据。
[0096]接着，存储单元MC211的写入一旦完成，则对地址缓冲器202将被输入新的地址信号ADDRESS，而重复所述的存储模式的动作。
[0097]〔再生模式〕
接着，说明再生模式的动作。
[0098]控制部203，向比特线/板极线驱动器207输出指示“施加再生电压”的控制信号CONT。
[0099]接着，比特线/板极线驱动器207，一旦接收来自控制部203显示“施加再生电压”的控制信号CONT，则向列解码器206所选择的比特线B1施加再生电压VREAD。并且，比特线/板极线驱动器207，将列解码器206所选择的板极线P1降低到接地电位。
[0100]另一方面，字线驱动器205，向行解码器204所选择的字线W1施加活化电压。
[0101]在存储单元MC211，由于将被施加电压值为“0.5V”的电压(测量电压)，因此，具有对应存储单元MC211电阻的电流值的电流流向存储单元MC211，该电流流出到比特线B1。
[0102]由于对存储单元MC212、MC221、MC222将不会施加测量电压，因此，电流不会流向存储单元MC212、MC221、MC222。
[0103]接着，比特线/板极线驱动器207，测量流过板极线P1的电流的电流值、向控制部203输出显示该测量值的信号IREAD。接着，控制部203，向外部输出对应该信号IREAD所示的电流值的输出数据Dout。譬如若是低电阻状态时流过的电流的电流值，控制部203输出表示“1”的输出数据Dout。
[0104]这样地，电流仅流向存储单元MC211，由于该电流流出板极线P1，因此将从存储单元MC211读出1比特数据。
[0105]接着，一旦来自存储单元MC211的读出完成时，对地址缓冲器202施加新的地址信号ADDRESS，则重复在所述再生模式的动作。
[0106]〔重设模式〕
接着，说明有关重设模式的动作。
[0107]首先，控制部203，通过进行再生模式的处理调查存储单元MC211的存储状态。
[0108]接着，控制部203，一旦判断存储单元MC211存储了表示“1”的比特数据(判断存储单元MC211为低电阻状态)，则向比特线/板极线驱动器207输出显示“施加重设电压”的控制信号CONT。并且，控制部203，当存储单元NC211存储了表示“0”的比特数据时(存储单元MC211为高电阻状态)时，则不输出控制信号CONT。
[0109]接着，比特线/板极线驱动器207，一旦接收来自控制部203表示“施加重设电压”的控制信号CONT，向列解码器206所选择的比特线B1施加重设电压VRESET。并且，比特线/板极线驱动器207，将列解码器206所选择的板极线P1降低到接地电位。
[0110]另一方面，字线驱动器205，向行解码器204所选择的字线W1施加活化电压。
[0111]在存储单元MC211，将施加电压值为“-2.2V”、脉冲持续时间为“100nsec”的电脉冲(负极脉冲)，因此，存储单元MC211电阻将为高电阻状态。
[0112]由于存储单元MC212、MC221、MC222不会被施加负极脉冲，因此，存储单元MC212、MC221、MC222的电阻状态不变。
[0113]这样地，只有存储单元MC211的电阻状态变化为“高电阻状态”，存储单元MC211所存储的1比特数据将被重设。
[0114]接着，当存储单元MC211的重设一旦完成时，对地址缓冲器202施加新的地址信号ADDRESS，则重复所述的重设模式的动作。
[0115]<效果>
如上所述，能够利用电元件作为存储器阵列。并且，构成存储器的可变电阻薄膜材料，并不是非结晶而具有微结晶结构。因此，和现有技术相比，即使长时间使用也能够维持存储器阵列的可靠性。
[0116]并且，虽然在图12中存储单元仅有四个，但是并不受到限制，也可以是将五个以上的存储单元配置成矩阵状。
[0117](第三实施例)
<结构>
图13示出本发明第三实施例中半导体集成电路(Embedded-RAM)300的结构。这个电路300具备了图12所示的存储装置200和逻辑电路301，在一个半导体芯片上被形成。存储装置200，被作为数据RAM来使用。逻辑电路301是进行规定运算(譬如语音数据、影像数据的密码化/解密)的电路，进行运算时利用存储装置200。逻辑电路301，向存储装置200控制地址信号ADDRESS及模式选择信号MODE，进行对存储装置200的数据写入/读出。
[0118]<动作>
接着，说明有关如图13所示的半导体集成电路(Embedded-RAM)300的动作。在这个电路300的动作，具有向存储装置200写入规定数据(比特数据)的写入处理、读出被写入存储装置200的数据的读出处理、以及重设被写入存储装置200的数据的重设处理。
[0119]〔写入处理〕
首先，说明有关写入处理。
[0120]逻辑电路301，为了向存储装置200写入规定数据(譬如密码化的动画影像数据等)，向存储器电路200的控制部203输出表示“存储模式”的模式选择信号MODE。
[0121]接着，逻辑电路301，为了选择写入该规定数据的存储单元，向存储装置200的地址缓冲器202依序输出地址信号ADDRESS。由此，在存储装置200，依序选择对应地址信号ADDRESS的存储单元。
[0122]接着，逻辑电路301，向存储装置200的控制部203输出各1比特的该规定数据来作为1比特数据Din。
[0123]接着，在存储装置200，进行和第二实施例的存储模式相同的动作。由此，该规定数据各1比特被写入存储装置200。
[0124]〔读出处理〕
接着，说明有关读出处理。
[0125]逻辑电路301，为了读出存储装置200所被写入的数据，向存储器电路200的控制部203输出表示“再生模式”的模式选择信号MODE。
[0126]接着，逻辑电路301，为了选择读出所被写入的数据的存储单元，向存储装置200的地址缓冲器202依序输出地址信号ADDRESS。由此，在存储装置200，对应地址信号ADDRESS的存储单元被依序选择。
[0127]接着，在存储装置200，进行和第二实施例的再生模式相同的动作。由此，存储装置200所存储的数据各1比特被读出来作为输出数据Dout。
[0128]〔重设处理〕
接着，说明有关重设处理。
[0129]逻辑电路301，为了重设存储装置200所存储的数据，向存储器电路200的控制部203输出表示“重设模式”的模式选择信号MODE。
[0130]接着，逻辑电路301，为了选择重设存储装置200所存储的数据的存储单元，向存储装置200的地址缓冲器202依序输出地址信号ADDRESS。由此，对应存储装置200的地址信号ADDRESS的存储单元被依序选择。
[0131]接着，在存储装置200，进行和第二实施例的重设模式相同的动作。由此，存储装置200所存储的数据各1比特被重设。
[0132]<效果>
如上所述，将能够向存储装置高速地存储大量的信息。
[0133](第四实施例)
<结构>
图14示出本发明第四实施例中半导体集成电路(reconfigurable LSI)400的结构。该电路400具备了图12所示的存储装置200、处理器401、和接口402，在1个半导体芯片上被形成。存储装置200，被用来作为程序ROM，存储处理器401动作时的必要程序。处理器401，按照存储装置200所存储的程序动作，控制存储装置200及接口402。接口402，向存储装置200依序输出从外部被施加的程序。
[0134]<动作>
接着，说明有关图14所示的半导体集成电路(reconfigurableLSI)400的动作。在该电路400的动作，存在有按照被存储的程序动作的程序执行处理、和将存储装置200所存储的程序改写成其他的新程序的程序改写处理。
[0135]〔程序执行处理〕
首先，说明有关程序执行处理。
[0136]处理器401，为了读出存储装置200所存储的程序，向存储器电路200的控制部203输出表示“再生模式”的模式选择信号MODE。
[0137]接着，处理器401，向存储装置200的地址缓冲器202依序输出表示写入了该必要程序的存储单元的地址信号ADDRESS。由此，在存储装置200，对应地址信号ADDRESS的存储单元被依序选择。
[0138]接着，在存储装置200，进行和第二实施例的再生模式相同的动作。由此，存储装置200所存储的程序被读出各1比特来作为输出数据Dout。
[0139]接着，处理器401按照读出的程序，进行规定运算。
[0140]〔程序改写处理〕
接着，说明有关程序改写处理。
[0141]处理器401，为了删除存储装置200所存储的程序(改写对象的程序)，向存储装置200的控制部203输出表示“重设模式”的模式选择信号MODE。
[0142]接着，处理器401，向存储装置200的地址缓冲器202依序输出表示存储成为改写对象的程序的存储单元的位置的地址信号ADDRESS。由此，在存储装置200，对应地址信号ADDRESS的存储单元被依序选择。
[0143]接着，在存储装置200，进行和第二实施例的重设模式相同的动作。由此，被存储单元所存储的程序各1比特被重设。
[0144]接着，处理器401，一旦完成存储单元的重设，为了写入新的程序，向存储装置200的控制部203输出表示“存储模式”的模式选择信号MODE。
[0145]接着，处理器401，向存储装置200的地址缓冲器202依序输出表示了应该存储的新程序的存储单元的位置的地址信号ADDRESS。由此，在存储装置200，对应了地址信号ADDRESS的存储单元被依序选择。
[0146]接着，处理器401，从外部通过接口402向存储装置200的控制部203输出各1比特。在存储装置200，进行和第二实施例的存储模式相同的处理。由此，新的程序各1比特被存储到存储装置200。
[0147]这样地，由于存储装置200为能够改写的非易失性存储器，因此能够改写所存储的程序的内容。换句话说，在处理器501能够取代被实现的功能。并且，在存储装置200预先存储多个程序，也能够取代按照读出程序以处理器401来实现的机能。
[0148]<效果>
如上所述，能够以一个LSI实现不同的机能(所谓re-configurable)。
[0149]在上述的说明中，为了使这个电元件的电阻状态产生变化，施加满足电脉冲规定的条件就可以。因此，若使在存储/重设时向电元件施加满足该条件的电脉冲，而使再生时向电元件施加不满足该条件的电压，则能够获得相同的效果。换句话说，虽然说明了施加电压值为“+2.2V”、脉冲持续时间为“100nsec”的正极脉冲时电元件的电阻状态从“高电阻状态”变化为“低电阻状态”的例子，但是，即使这个电脉冲的电压值及脉冲持续时间是其他的数值，也能够获得相同效果。并且，通过相当于电元件的初始化的形成(forming)方法，来施加负极脉冲，电元件的电阻状态也会从“高电阻状态”变化为“低电阻状态”。
[0150]并且，在上述的实施例，虽然说明了利用本发明的电元件作为“存储元件”的例子，但是，利用用途并不受到这里限制。譬如，也能够将本发明的电元件利用在作为用来决定多个信号的转换的开关元件、用来转换频率的可变电阻元件(参照图15A)、决定多个信号的混合比率的可变电阻元件(参照图15B)、和电容器的组合决定时间常数的时间常数变化素子等。譬如，在图15A、图15B中，改变电元件102的电阻值，转换开关SWa、SWb使电元件102和电源5电性连接。接着，以电源5向电元件102施加规定电脉冲。由此，使电元件102电阻产生变化。接着，将开关SWa、SWb回复到原来连接状态。像这样地通过使用电元件102来作为可变电阻元件，能够实现频率可变电路(图15A)、而改变混合比率的混合(mixing)电路(图15B)。
—产业上的利用可能性—
[0151]本发明的电元件电阻变化稳定，因此，作为非易失性存储器、其他可变电阻元件等非常有用。
Claims (10)
1.一种电元件，其特征在于：
包括：第一端子及第二端子、以及连接到所述第一端子和所述第二端子之间的可变电阻薄膜；
所述可变电阻薄膜包含Fe3O4结晶相和Fe2O3结晶相；
通过在所述第一端子和所述第二端子之间施加电脉冲使所述电元件的电阻值增加或减少来存储信息，并按照所述电元件电阻值的大小差异来读出存储信息。
2.根据权利要求1所述的电元件，其特征在于：
所述Fe2O3结晶相的体积比率和所述Fe3O4结晶相的体积比率的合计大于0体积％，并在100体积％以下；
所述Fe2O3结晶相对所述Fe3O4结晶相的相对比率大于0％，并在95％以下。
3.根据权利要求1所述的电元件，其特征在于：
所述可变电阻薄膜的薄膜厚度在200nm以下。
4.根据权利要求1所述的电元件，其特征在于：
所述第一端子及所述第二端子的至少1个是使用铂、钌、铱、银、金、二氧化钌、二氧化铱的其中一种所构成的电极。
5.根据权利要求1所述的电元件，其特征在于：
所述可变电阻薄膜不含碱金属及碱土类金属。
6.一种存储器装置，其特征在于：
包括：
多条字线，
多条位线，
与所述多条位线以一对一的方式对应的多条板极线，
多个晶体管，
与所述多个晶体管以一对一的方式对应的多个电元件，
驱动所述多条字线的字线驱动部，以及
驱动所述多条位线和所述多条板极线的位线/板极线驱动部；
所述多个晶体管的每一个和对应该晶体管的电元件，在所述多条位线的其中一条和对应该位线的板极线之间被串联连接；
所述多个晶体管的每一个被连接到对应该晶体管的位线和对应该晶体管的电元件之间，晶体管的栅极连接所述多条字线的其中一条；
所述多个电元件的每一个各自包括，连接对应该电元件的晶体管的第一电极、连接对应该电元件的板极线的第二电极、连接到所述第一电极和所述第二电极之间并且含Fe3O4结晶相和Fe2O3结晶相的可变电阻薄膜，通过在所述第一端子和所述第二端子之间施加电脉冲使所述电元件的电阻值增加或减少来存储信息，并按照所述电元件电阻值的大小差异来读出存储信息。
7.根据权利要求6所述的存储器装置，其特征在于：
向所述多个电元件的其中1个存储信息时，
所述字线驱动部向所述多条字线中打算存储所述信息的电元件所连接的字线输入活化电压，
所述位线/板极线驱动部向所述多条位线中打算存储所述信息的电元件所连接的位线输入第一电脉冲，同时，向对应该位线的板极线输入第二电脉冲。
8.根据权利要求6所述的存储器装置，其特征在于：
再生所述多个电元件的其中1个所存储的信息时，
所述字线驱动部，向所述多条字线中打算读出所述信息的电元件所连接的字线输入活化电压，
所述位线/板极线驱动部，向所述多条位线中打算读出所述信息的电元件所连接的位线输入第一再生电压，同时，向与该位线对应的板极线输入第二再生电压。
9.一种半导体集成电路，其特征在于：
包括：
权利要求6所述的存储器装置和进行规定运算的逻辑电路；
所述逻辑电路，具有存储模式和处理模式；
所述存储模式时，向所述存储器装置存储字节数据；
所述处理模式时，读出所述存储器装置所存储的字节数据。
10.一种半导体集成电路，其特征在于：
包括：权利要求6所述的存储器装置、以及具有程序执行模式和程序改写模式的处理器；
所述处理器，在所述程序执行模式，按照所述存储器装置所存储的程序动作，在所述程序改写模式，将所述存储器装置所存储的程序改写成从外部输入的其他的新程序。
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