JPWO2007086325A1 - 電気素子,メモリ装置,および半導体集積回路 - Google Patents
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Abstract
Description
2 可変抵抗薄膜
3 下部電極
4 基板
5 電源
101−1,101−2 端子
102 電気素子
200 メモリ装置
201 メモリアレイ
202 アドレスバッファ
203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線/プレート線ドライバ
MC211,MC212,MC221,MC222 メモリセル
W1,W2 ワード線
B1,B2 ビット線
P1,P2 プレート線
300 半導体集積回路
301 論理回路
400 半導体集積回路
401 プロセッサ
402 インターフェイス
まず、本実施形態に用いられる電気素子の基本構成および基本特性について説明する。
図1のように、基板4上に下部電極3を形成した。次に、Fe3O4をターゲットとしてスパッタリングを実行し、下部電極3上に可変抵抗薄膜2を形成した。次に、上部電極1を可変抵抗薄膜2上に形成した。このようにして、電気素子(A),電気素子(B),電気素子(C)を作製した。
ここで、電気素子(A),電気素子(B),電気素子(C)の各々の可変抵抗薄膜に対してX線回析を行い、回析ピークを測定した。
D:結晶粒径 K:0.9(定数) λ:X線の波長
β:回析ピークの半値幅 θ:回析線のブラッグ角
算出した結果、電気素子(C)の可変抵抗薄膜の結晶粒径は、電気素子(A)の可変抵抗薄膜の結晶粒径よりも小さく、電気素子(B)の可変抵抗薄膜の結晶粒径よりも大きかった。
次に、上述のように作製した電気素子(A),電気素子(B),電気素子(C)の各々に対して、2種類の電気的パルス(正極性パルスおよび負極性パルス)を交互に印加し、電気的パルスを1回印加するたびに電気素子の抵抗値を測定した。なお、正極性パルスは、上部電極1が下部電極3に対して「正」になる電気的パルスである。また、負極性パルスは、上部電極1が下部電極3に対して「負」になる電気的パルスである。また、ここでは、電気素子の抵抗値を求めるために、上部電極1と下部電極3との間に測定電圧(電気素子の抵抗変化に影響を及ぼさない電圧。ここでは、「0.5V」)を印加した。つまり、測定電圧の電圧値と測定電圧印加時に流れる電流の電流値とを用いて電気素子の抵抗値を求めた。
正極性パルス:電圧値「+1.6V」,パルス幅「100ns」
負極性パルス:電圧値「−1.1V」,パルス幅「100ns」
図5のように、電気素子(A)の抵抗値は、初め、負極性パルスを印加すると約0.7kΩから約0.25kΩへ減少し(0.45kΩ程度減少し)、正極性パルスを印加すると約0.25kΩから約0.6kΩへ増加した(0.35kΩ程度増加した)。しかし、電気的パルスの印加回数の増加にともない、電気素子(A)の抵抗値は、印加された電気的パルスに応じて変化する量が減少していった。40回目以降は、電気素子(A)の抵抗値は、電気的パルスを印加しても、ほとんど変化しなかった。
正極性パルス:電圧値「+4V」,パルス幅「100ns」
負極性パルス:電圧値「−4V」,パルス幅「100ns」
図6のように、電気素子(B)の抵抗値は、電気的パルスを印加しても、ほとんど変化しなかった。このように、電気素子(B)は、電気的パルスを印加しても、抵抗変化は生じなかった。
正極性パルス:電圧値「+2V」,パルス幅「100ns」
負極性パルス:電圧値「−2.4V」,パルス幅「100ns」
図7のように、電気素子(C)の抵抗値は、正極性パルスを印加すると約1.25kΩから約0.15kΩへ減少し(1.1kΩ程度減少し)、負極性パルスを印加すると約0.15kΩから約1.25kΩへ増加した(1.1kΩ程度増加した)。また、薄膜(C)では、電気的パルスの印加回数が増加しても、1.1kΩ程度の抵抗変化が継続して生じた(抵抗変化の大きさがほぼ同一である回数が多かった)。
<回路記号の定義>
この発明の第1の実施形態による電気素子について説明する。なお、本実施形態で用いる電気素子の回路記号を図9のように定義する。図9において、図1の上部電極1は端子101−1に接続される。一方、図1の下部電極3は、端子101−2に接続される。
次に、図9に示した電気素子102による動作について説明する。ここでは、電気素子102は、メモリとして使用され、1ビットデータの処理を行う。なお、電気素子102の抵抗値は、高抵抗状態に初期化されているものとする。また、電気素子102の抵抗値が「高抵抗状態」であるときを「0」とし、電気素子102の抵抗値が「低抵抗状態」であるときを「1」とする。
電気素子102に「1」を示す1ビットデータを書き込む場合、図10に示すように、端子101−2をグランドに落とし、端子101−1に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「+2.5V」でありパルス幅が「100nsec」である電気的パルスである。電気素子102には正極性パルスが印加されるので、電気素子102の抵抗値は、低抵抗状態になる。このように、電気素子102は「1」を示す1ビットデータを記憶したことになる。
電気素子102の記憶状態を初期の状態に戻す場合、端子101−2をグランドに落とし、端子101−1にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−2.5V」でありパルス幅が「100nsec」である電気的パルスである。電気素子102には負極性パルスが印加されるので、電気素子102の抵抗値は、高抵抗状態に戻る。このように、電気素子102の記憶状態は初期状態「0」に戻ったことになる。
次に、図11に示すように、端子101−2をグランドに落とし、端子101−1に再生電圧を印加する。再生電圧は、例えば、電圧値が「+0.5V」を示す電圧である。電気素子102には再生電圧が印加されるので、電気素子102の抵抗値に応じた電流値を有する電流が端子101−1と端子101−2との間に流れる。次に、端子101−1と端子101−2との間を流れる電流の電流値と再生電圧の電圧値とに基づいて、電気素子102の抵抗値を求める。ここで、電気素子102の抵抗値が「高抵抗状態」であるときを「0」とし、電気素子102の抵抗値が「低抵抗状態」であるときを「1」とすれば、電気素子102から1ビットデータを再生したことになる。
以上のように、電気素子をメモリとして利用することができる。また、電気素子は電気的パルスの印加を繰り返し実行しても抵抗変化が安定しているので、従来よりも、安定した記憶・再生を実現することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも、長時間使用してもメモリとしての信頼性を維持することができる。
<全体構成>
この発明の第2の実施形態によるメモリ装置200の全体構成を図12に示す。この装置200は、メモリアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備える。
次に、図12に示したメモリ装置200による動作について説明する。この装置200による動作には、メモリセルに入力データDinを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データDoutとして出力(再生)する再生モードとが存在する。なお、メモリセルMC211〜MC222は、高抵抗状態に初期化されているものとする。また、アドレス信号ADDRESSは、メモリセルMC211のアドレスを示すものとする。
まず、記憶モードにおける動作について説明する。
次に、再生モードにおける動作について説明する。
次に、リセットモードにおける動作について説明する。
以上のように、電気素子をメモリアレイとして利用することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも長時間使用してもメモリアレイとしての信頼性を維持することができる。
<構成>
この発明の第3の実施形態による半導体集積回路(Embedded−RAM)300の構成を図13に示す。この回路300は、図12に示したメモリ装置200と、論理回路301とを備え、1つの半導体チップ上に形成される。メモリ装置200は、データRAMとして使用される。論理回路301は、所定の演算(例えば、音声データ・画像データの符号化/復号化)を行う回路であり、その演算の際に、メモリ装置200を利用する。論理回路301は、メモリ装置200にアドレス信号ADDRESSおよびモード選択信号MODEを制御して、メモリ装置200へのデータの書き込み/読み出しを行う。
次に、図13に示した半導体集積回路(Embedded−RAM)300による動作について説明する。この回路300による動作には、メモリ装置200に所定のデータ(ビットデータ)を書き込む書込処理と、メモリ装置200に書き込んだデータを読み出す読出処理と、メモリ装置200に書き込んだデータをリセットするリセット処理とが存在する。
まず、書込処理について説明する。
次に、読出処理について説明する。
次に、リセット処理について説明する。
以上のように、メモリ装置に大量の情報を高速に記憶することが可能となる。
<構成>
この発明の第4の実施形態による半導体集積回路(reconfigurable LSI)400の構成を図14に示す。この回路400は、図12に示したメモリ装置200と、プロセッサ401と、インターフェイス402を備え、1つの半導体チップ上に形成される。メモリ装置200は、プログラムROMとして使用され、プロセッサ401の動作に必要なプログラムを記憶する。プロセッサ401は、メモリ装置200に記憶されたプログラムに従って動作し、メモリ装置200およびインターフェイス402を制御する。インターフェイス402は、外部から入力されたプログラムをメモリ装置200に順次出力する。
次に、図14に示した半導体集積回路(reconfigurable LSI)400による動作について説明する。この回路400による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置200に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
まず、プログラム実行処理について説明する。
次に、プログラム書換処理について説明する。
以上のように、1つのLSIで異なる機能を実現することが可能(いわゆるre−configurable)となる。
まず、本実施形態に用いられる電気素子の基本構成および基本特性について説明する。
図1のように、基板4上に下部電極3を形成した。次に、Fe3O4をターゲットとしてスパッタリングを実行し、下部電極3上に可変抵抗薄膜2を形成した。次に、上部電極1を可変抵抗薄膜2上に形成した。このようにして、電気素子(A),電気素子(B),電気素子(C)を作製した。
ここで、電気素子(A),電気素子(B),電気素子(C)の各々の可変抵抗薄膜に対してX線回析を行い、回析ピークを測定した。
D:結晶粒径 K:0.9(定数) λ:X線の波長
β:回析ピークの半値幅 θ:回析線のブラッグ角
算出した結果、電気素子(C)の可変抵抗薄膜の結晶粒径は、電気素子(A)の可変抵抗薄膜の結晶粒径よりも小さく、電気素子(B)の可変抵抗薄膜の結晶粒径よりも大きかった。
次に、上述のように作製した電気素子(A),電気素子(B),電気素子(C)の各々に対して、2種類の電気的パルス(正極性パルスおよび負極性パルス)を交互に印加し、電気的パルスを1回印加するたびに電気素子の抵抗値を測定した。なお、正極性パルスは、上部電極1が下部電極3に対して「正」になる電気的パルスである。また、負極性パルスは、上部電極1が下部電極3に対して「負」になる電気的パルスである。また、ここでは、電気素子の抵抗値を求めるために、上部電極1と下部電極3との間に測定電圧(電気素子の抵抗変化に影響を及ぼさない電圧。ここでは、「0.5V」)を印加した。つまり、測定電圧の電圧値と測定電圧印加時に流れる電流の電流値とを用いて電気素子の抵抗値を求めた。
正極性パルス:電圧値「+1.6V」,パルス幅「100ns」
負極性パルス:電圧値「−1.1V」,パルス幅「100ns」
図5のように、電気素子(A)の抵抗値は、初め、負極性パルスを印加すると約0.7kΩから約0.25kΩへ減少し(0.45kΩ程度減少し)、正極性パルスを印加すると約0.25kΩから約0.6kΩへ増加した(0.35kΩ程度増加した)。しかし、電気的パルスの印加回数の増加にともない、電気素子(A)の抵抗値は、印加された電気的パルスに応じて変化する量が減少していった。40回目以降は、電気素子(A)の抵抗値は、電気的パルスを印加しても、ほとんど変化しなかった。
正極性パルス:電圧値「+4V」,パルス幅「100ns」
負極性パルス:電圧値「−4V」,パルス幅「100ns」
図6のように、電気素子(B)の抵抗値は、電気的パルスを印加しても、ほとんど変化しなかった。このように、電気素子(B)は、電気的パルスを印加しても、抵抗変化は生じなかった。
正極性パルス:電圧値「+2V」,パルス幅「100ns」
負極性パルス:電圧値「−2.4V」,パルス幅「100ns」
図7のように、電気素子(C)の抵抗値は、正極性パルスを印加すると約1.25kΩから約0.15kΩへ減少し(1.1kΩ程度減少し)、負極性パルスを印加すると約0.15kΩから約1.25kΩへ増加した(1.1kΩ程度増加した)。また、薄膜(C)では、電気的パルスの印加回数が増加しても、1.1kΩ程度の抵抗変化が継続して生じた(抵抗変化の大きさがほぼ同一である回数が多かった)。
<回路記号の定義>
この発明の第1の実施形態による電気素子について説明する。なお、本実施形態で用いる電気素子の回路記号を図9のように定義する。図9において、図1の上部電極1は端子101−1に接続される。一方、図1の下部電極3は、端子101−2に接続される。
次に、図9に示した電気素子102による動作について説明する。ここでは、電気素子102は、メモリとして使用され、1ビットデータの処理を行う。なお、電気素子102の抵抗値は、高抵抗状態に初期化されているものとする。また、電気素子102の抵抗値が「高抵抗状態」であるときを「0」とし、電気素子102の抵抗値が「低抵抗状態」であるときを「1」とする。
電気素子102に「1」を示す1ビットデータを書き込む場合、図10に示すように、端子101−2をグランドに落とし、端子101−1に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「+2.5V」でありパルス幅が「100nsec」である電気的パルスである。電気素子102には正極性パルスが印加されるので、電気素子102の抵抗値は、低抵抗状態になる。このように、電気素子102は「1」を示す1ビットデータを記憶したことになる。
電気素子102の記憶状態を初期の状態に戻す場合、端子101−2をグランドに落とし、端子101−1にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−2.5V」でありパルス幅が「100nsec」である電気的パルスである。電気素子102には負極性パルスが印加されるので、電気素子102の抵抗値は、高抵抗状態に戻る。このように、電気素子102の記憶状態は初期状態「0」に戻ったことになる。
次に、図11に示すように、端子101−2をグランドに落とし、端子101−1に再生電圧を印加する。再生電圧は、例えば、電圧値が「+0.5V」を示す電圧である。電気素子102には再生電圧が印加されるので、電気素子102の抵抗値に応じた電流値を有する電流が端子101−1と端子101−2との間に流れる。次に、端子101−1と端子101−2との間を流れる電流の電流値と再生電圧の電圧値とに基づいて、電気素子102の抵抗値を求める。ここで、電気素子102の抵抗値が「高抵抗状態」であるときを「0」とし、電気素子102の抵抗値が「低抵抗状態」であるときを「1」とすれば、電気素子102から1ビットデータを再生したことになる。
以上のように、電気素子をメモリとして利用することができる。また、電気素子は電気的パルスの印加を繰り返し実行しても抵抗変化が安定しているので、従来よりも、安定した記憶・再生を実現することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも、長時間使用してもメモリとしての信頼性を維持することができる。
<全体構成>
この発明の第2の実施形態によるメモリ装置200の全体構成を図12に示す。この装置200は、メモリアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備える。
次に、図12に示したメモリ装置200による動作について説明する。この装置200による動作には、メモリセルに入力データDinを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データDoutとして出力(再生)する再生モードとが存在する。なお、メモリセルMC211〜MC222は、高抵抗状態に初期化されているものとする。また、アドレス信号ADDRESSは、メモリセルMC211のアドレスを示すものとする。
まず、記憶モードにおける動作について説明する。
次に、再生モードにおける動作について説明する。
次に、リセットモードにおける動作について説明する。
以上のように、電気素子をメモリアレイとして利用することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも長時間使用してもメモリアレイとしての信頼性を維持することができる。
<構成>
この発明の第3の実施形態による半導体集積回路(Embedded-RAM)300の構成を図13に示す。この回路300は、図12に示したメモリ装置200と、論理回路301とを備え、1つの半導体チップ上に形成される。メモリ装置200は、データRAMとして使用される。論理回路301は、所定の演算(例えば、音声データ・画像データの符号化/復号化)を行う回路であり、その演算の際に、メモリ装置200を利用する。論理回路301は、メモリ装置200にアドレス信号ADDRESSおよびモード選択信号MODEを制御して、メモリ装置200へのデータの書き込み/読み出しを行う。
次に、図13に示した半導体集積回路(Embedded-RAM)300による動作について説明する。この回路300による動作には、メモリ装置200に所定のデータ(ビットデータ)を書き込む書込処理と、メモリ装置200に書き込んだデータを読み出す読出処理と、メモリ装置200に書き込んだデータをリセットするリセット処理とが存在する。
まず、書込処理について説明する。
次に、読出処理について説明する。
次に、リセット処理について説明する。
以上のように、メモリ装置に大量の情報を高速に記憶することが可能となる。
<構成>
この発明の第4の実施形態による半導体集積回路(reconfigurable LSI)400の構成を図14に示す。この回路400は、図12に示したメモリ装置200と、プロセッサ401と、インターフェイス402を備え、1つの半導体チップ上に形成される。メモリ装置200は、プログラムROMとして使用され、プロセッサ401の動作に必要なプログラムを記憶する。プロセッサ401は、メモリ装置200に記憶されたプログラムに従って動作し、メモリ装置200およびインターフェイス402を制御する。インターフェイス402は、外部から入力されたプログラムをメモリ装置200に順次出力する。
次に、図14に示した半導体集積回路(reconfigurable LSI)400による動作について説明する。この回路400による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置200に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
まず、プログラム実行処理について説明する。
次に、プログラム書換処理について説明する。
以上のように、1つのLSIで異なる機能を実現することが可能(いわゆるre-configurable)となる。
2 可変抵抗薄膜
3 下部電極
4 基板
5 電源
101−1,101−2 端子
102 電気素子
200 メモリ装置
201 メモリアレイ
202 アドレスバッファ
203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線/プレート線ドライバ
MC211,MC212,MC221,MC222 メモリセル
W1,W2 ワード線
B1,B2 ビット線
P1,P2 プレート線
300 半導体集積回路
301 論理回路
400 半導体集積回路
401 プロセッサ
402 インターフェイス
Claims (12)
- 第1の電極と、
第2の電極と、
前記第1の電極と前記第2の電極との間に接続される可変抵抗薄膜とを備え、
前記可変抵抗薄膜は、Fe3O4を構成元素として含み、且つ、結晶粒径が5nm以上であり150nm以下である
電気素子。 - 第1の電極と、
第2の電極と、
前記第1の電極と前記第2の電極との間に接続される可変抵抗薄膜とを備え、
前記可変抵抗薄膜は、Fe3O4結晶相とFe2O3結晶相とを含み、且つ、結晶粒径が5nm以上であり150nm以下である
電気素子。 - 請求項1または請求項2において、
前記可変抵抗薄膜の膜厚は、200nm以下である
電気素子。 - 請求項1または請求項2において、
前記第1の電極および前記第2の電極のうち少なくとも1つは、Ag,Au,Pt,Ru,RuO2,Ir,IrO2のうちいずれかを用いて構成された電極である
電気素子。 - 請求項1または請求項2において、
前記電気素子は、前記第1の電極と前記第2の電極との間に所定の電気的パルスが印加されて抵抗値が変化することによって、1ビットあるいは多ビットの情報を記憶する
電気素子。 - 請求項1または請求項2において、
前記電気素子は、前記第1の電極と前記第2の電極との間に所定の電圧が印加されて当該電気素子の抵抗値に応じた電流が流れることによって、1ビットあるいは多ビットの情報を読み出す
電気素子。 - 複数のワード線と、
複数のビット線と、
前記複数のビット線に一対一で対応する複数のプレート線と、
複数のトランジスタと、
前記複数のトランジスタに一対一で対応する複数の電気素子と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線と前記複数のプレート線とを駆動するビット線/プレート線駆動部とを備え、
前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、前記複数のビット線のうちいずれか1本と当該ビット線に対応するプレート線との間に直列に接続され、
前記複数のトランジスタの各々は、当該トランジスタに対応するビット線と当該トランジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちいずれか1本に接続され、
前記複数の電気素子の各々は、当該電気素子に対応するトランジスタに接続される第1の電極と、当該電気素子に対応するプレート線に接続される第2の電極と、前記第1の電極と前記第2の電極との間に接続される可変抵抗薄膜とを含み、
前記可変抵抗薄膜は、Fe3O4を構成元素として含み、且つ、結晶粒径が5nm以上であり150nm以下である
メモリ装置。 - 複数のワード線と、
複数のビット線と、
前記複数のビット線に一対一で対応する複数のプレート線と、
複数のトランジスタと、
前記複数のトランジスタに一対一で対応する複数の電気素子と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線と前記複数のプレート線とを駆動するビット線/プレート線駆動部とを備え、
前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、前記複数のビット線のうちいずれか1本と当該ビット線に対応するプレート線との間に直列に接続され、
前記複数のトランジスタの各々は、当該トランジスタに対応するビット線と当該トランジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちいずれか1本に接続され、
前記複数の電気素子の各々は、当該電気素子に対応するトランジスタに接続される第1の電極と、当該電気素子に対応するプレート線に接続される第2の電極と、前記第1の電極と前記第2の電極との間に接続される可変抵抗薄膜とを含み、
前記可変抵抗薄膜は、Fe3O4結晶相とFe2O3結晶相とを含み、且つ、結晶粒径が5nm以上であり150nm以下である
メモリ装置。 - 請求項7または請求項8において、
前記複数の電気素子のうちいずれか1つに情報を記憶するときには、
前記ワード線駆動部は、前記複数のワード線のうち前記情報を記憶しようとする電気素子が接続されたワード線に活性化電圧を印加し、
前記ビット線/プレート線駆動部は、前記複数のビット線のうち前記情報を記憶しようとする電気素子が接続されたビット線に第1の電気的パルスを印加するとともに、当該ビット線に対応するプレート線に第2の電気的パルスを印加する
メモリ装置。 - 請求項7または請求項8において、
前記複数の電気素子のうちいずれか1つに記憶された情報を再生するときには、
前記ワード線駆動部は、前記複数のワード線のうち前記情報を読み出そうとする電気素子が接続されたワード線に活性化電圧を印加し、
前記ビット線/プレート線駆動部は、前記複数のビット線のうち前記情報を読み出そうとする電気素子が接続されたビット線に第1の再生電圧を印加するとともに、当該ビット線に対応するプレート線に第2の再生電圧を印加する
メモリ装置。 - 請求項7または請求項8に記載のメモリ装置と、
ビットデータを前記メモリ装置に記憶する記憶モードと、前記メモリ装置に記憶されたビットデータを読み出す再生モードとを有する論理回路とを備える
半導体集積回路。 - 請求項7または請求項8に記載のメモリ装置と、
前記メモリ装置に記憶されたプログラムに従って動作するプログラム実行モードと、前記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに書き換えるプログラム書換モードとを有するプロセッサとを備える
半導体集積回路。
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