WO2007086325A1 - 電気素子，メモリ装置，および半導体集積回路 - Google Patents

電気素子，メモリ装置，および半導体集積回路 Download PDF

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WO2007086325A1
WO2007086325A1 PCT/JP2007/050809 JP2007050809W WO2007086325A1 WO 2007086325 A1 WO2007086325 A1 WO 2007086325A1 JP 2007050809 W JP2007050809 W JP 2007050809W WO 2007086325 A1 WO2007086325 A1 WO 2007086325A1
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electrical
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Satoru Mitani
Koichi Osano
Shunsaku Muraoka
Kumio Nago
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to an electric element, a memory device, and a semiconductor integrated circuit using a variable resistance material whose resistance value changes according to an applied electric pulse.
  • Patent Document 1 This technique is disclosed in US Pat. No. 6,204,139 (Patent Document 1).
  • the technique disclosed in Patent Document 1 applies a predetermined electrical pulse to these materials (hereinafter referred to as variable resistance materials) to increase or decrease the resistance value, and as a result, the resistance value changed.
  • variable resistance materials materials
  • a perovskite material is disclosed in US Pat. No. 6,204,139 as a material whose resistance value changes depending on electrical noise.
  • a memory device that uses a deep acceptor level and a shallow donor level of an amorphous carbon film to change the resistance by charge injection (j. Appl. Phys., Vol. 84, (1998), p5647). ).
  • Patent Document 2 describes an amorphous oxide (eg, Ti, V, Fe, Co, Y, ZR, Nb, Mo, Hf, Ta, W, Ge).
  • an electrode of Ag or Cu is ionized and diffused into the thin film.
  • a technique related to a nonvolatile memory element that changes the resistance value of an amorphous oxide is disclosed.
  • Patent Document 1 US Pat. No. 6,204,139
  • Patent Document 2 JP 2004-342843 A Non-patent literature l: J. Appl. Phys., Vol. 84, (1998), p5647
  • the substrate temperature during film formation should be 450 ° C or less in order to prevent destruction due to high temperature in the CMOS process. Yes.
  • the substrate temperature in order to deposit a material having a bevelskite structure, it is usually necessary to set the substrate temperature to 700 ° C or higher during the deposition.
  • variable resistance material such as a velovskite material
  • the resistance change according to the application of a predetermined electric pulse is stable (the magnitude of the resistance change is constant). It is desirable).
  • An object of the present invention is to realize a stable resistance change. More specifically, it is an object of the present invention to provide an electric element in which the resistance change is stable even when electric pulses are repeatedly applied, a memory device using the electric element, and a semiconductor integrated circuit.
  • the electric element includes a first electrode, a second electrode, and a variable resistance thin film.
  • the variable resistance thin film is connected between the first electrode and the second electrode.
  • the variable resistance thin film is Fe O 2
  • variable resistance thin film has a crystal grain size of 5 nm or more and 150 nm or less.
  • the electric element using the resistance thin film was found to have stable resistance change. Therefore, for example, when an electric element is used as a storage element, more stable storage / reproduction can be realized than in the past.
  • the material of the variable resistance thin film has a microcrystalline structure that is not amorphous. Therefore, characteristic changes are less likely to occur even when used for a longer time than before.
  • variable resistance thin film includes an Fe 2 O crystal phase and an Fe 2 O crystal phase, and includes crystal grains.
  • the diameter may be 5 nm or more and 150 nm or less.
  • variable resistance thin film has a thickness of 200 nm or less.
  • At least one of the first electrode and the second electrode is Ag, Au.
  • the electric element is a one-bit or multi-bit by changing a resistance value by applying a predetermined electric pulse between the first electrode and the second electrode.
  • Store information Preferably, the electric element is a one-bit or multi-bit by changing a resistance value by applying a predetermined electric pulse between the first electrode and the second electrode.
  • the electric element has a 1-bit when a predetermined voltage is applied between the first electrode and the second electrode and a current according to a resistance value of the electric element flows. Or read multi-bit information.
  • a memory device includes a plurality of word lines, a plurality of bit lines, a plurality of plate lines corresponding to the plurality of bit lines, a plurality of transistors, A plurality of electrical elements corresponding to a plurality of transistors on a one-to-one basis; a word line driving unit that drives a plurality of word lines; a bit line Z plate line driving unit that drives a plurality of bit lines and a plurality of plate lines; Is provided.
  • Each of the plurality of transistors and the electric element corresponding to the transistor are connected in series between any one of the plurality of bit lines and a plate line corresponding to the bit line.
  • Each of the plurality of transistors is connected between a bit line corresponding to the transistor and an electric element corresponding to the transistor, and a gate is connected to any one of the plurality of word lines.
  • Each of the plurality of electric elements includes a first electrode, a second electrode, and a variable resistance thin film.
  • the first electrode is connected to the transistor corresponding to the electrical element.
  • the second electrode is connected to the plate line corresponding to the electrical element.
  • the variable resistance thin film is connected between the first electrode and the second electrode.
  • the variable resistance thin film contains Fe 2 O as a constituent element and has a crystal grain size of 5 nm or more and 150 nm or less.
  • the resistance change of the memory is stable, so that stable storage / reproduction can be realized.
  • the material of the variable resistance thin film constituting the memory has a microcrystalline structure that is not amorphous. Therefore, the reliability of the memory array can be maintained even when used for a longer time than before.
  • variable resistance thin film includes an Fe 2 O crystal phase and an Fe 2 O crystal phase, and includes crystal grains.
  • the diameter may be 5 nm or more and 150 nm or less.
  • the word line driving unit when storing information in any one of the plurality of electric elements, is configured to store the information among the plurality of word lines.
  • An active voltage is applied to the word line to which the element is connected.
  • the bit line Z plate line driving unit applies a first electric pulse to the bit line connected to the electric element for storing the information among the plurality of bit lines, and applies to the bit line. Apply a second electrical noise to the corresponding plate wire.
  • a predetermined electrical pulse is applied only to an electrical element for which information is to be stored, so that information can be written to the electrical element.
  • the word line driving unit when reproducing information stored in any one of the plurality of electric elements, is configured to read the information among the plurality of word lines.
  • An active voltage is applied to the word line to which the element is connected.
  • the bit line Z plate line driving unit applies a first reproduction voltage to a bit line connected to an electric element from which the information is read out of the plurality of bit lines, and applies to the bit line. Apply the second regeneration voltage to the corresponding plate line.
  • a predetermined voltage is applied only to an electric element from which information is to be read, and thus the electric element force can also read information.
  • a semiconductor integrated circuit includes the memory device and a logic circuit that performs a predetermined operation.
  • the logic circuit has a storage mode and a playback mode.
  • the logic circuit stores bit data in the memory device in the storage mode.
  • the logic circuit reads the bit data stored in the memory device in the reproduction mode.
  • a semiconductor integrated circuit includes the memory device, and a processor having a program execution mode and a program rewrite mode.
  • the processor operates according to the program stored in the memory device.
  • the processor rewrites the program stored in the memory device with another new program that also receives an external force.
  • FIG. 1 is a diagram showing a basic configuration of an electric element.
  • FIG. 2 is a graph showing the diffraction pattern of thin film (A).
  • FIG. 3 is a graph showing a diffraction pattern of the thin film (B).
  • FIG. 4 is a graph showing a diffraction pattern of the thin film (C).
  • FIG. 5 is a graph showing a change in resistance of an electric element including a thin film (A).
  • FIG. 6 is a graph showing a change in resistance of an electric element including a thin film (B).
  • FIG. 7 is a graph showing a change in resistance of an electric element including a thin film (C).
  • FIG. 8 is a graph showing the relationship between the crystal grain size of the variable resistance thin film and the resistance change rate.
  • FIG. 9 is a diagram showing circuit symbols of the electric element of the present invention.
  • FIG. 10 is a diagram for explaining a change in resistance of the electric element shown in FIG.
  • FIG. 11 is a diagram for explaining an output current of the electric element shown in FIG. 9.
  • FIG. 12 is a diagram showing an overall configuration of a memory device according to a second embodiment of the present invention.
  • FIG. 13 is a diagram showing an overall configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
  • FIG. 14 is a diagram showing an overall configuration of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • FIG. 15A is a diagram showing an example of the use of an electric element.
  • FIG. 15B is a diagram showing another example of the use of the electric element.
  • Fig. 1 shows the basic configuration of the electric element.
  • the lower electrode 3 is formed on the substrate 4
  • the variable resistance thin film 2 is formed on the lower electrode 3
  • the upper electrode 1 is formed on the variable resistance thin film 2.
  • the power source 5 applies a predetermined voltage between the upper electrode 1 and the lower electrode 3.
  • the resistance value of the electric element increases Z decreases. For example, when an electrical pulse having a voltage value greater than a certain threshold is applied, the resistance value of the electrical element decreases.
  • the materials used for the upper electrode 1 and the lower electrode 3 are preferably those having a lower work function.
  • Ag, Au, Pt, Ru, RuO, Ir, and IrO are preferable.
  • the substrate 4 Since the substrate 4 is usually heated at the time of formation, it is better to use a material that is stable at the heating temperature as the material used for the lower electrode 3.
  • the thickness of the variable resistance thin film 2 is preferably 1 ⁇ m or less. If the film thickness of the variable resistance thin film 2 is 1 ⁇ m or less, it is possible to change the resistance value of the electric element by an electric pulse.
  • the film thickness of the variable resistance thin film 2 is preferably 200 nm or less. This is because when lithography is performed in the manufacturing process, the thinner the variable resistance thin film 2 is, the easier it is to process. Also, the thinner the variable resistance thin film 2 is, the lower the voltage value of the electric pulse that changes the resistance value of the electric element.
  • variable resistance thin film 2 in the present embodiment contains Fe 2 O as a constituent element and has a crystal grain size
  • variable resistance thin film 2 in the present embodiment includes an Fe 2 O crystal phase and an Fe 2 O crystal phase, and has a crystal grain size of 5 nm or more and 150 nm or less.
  • variable resistance thin film is used as examples. To do.
  • the lower electrode 3 was formed on the substrate 4. Next, scan with Fe O as the target.
  • variable resistance thin film 2 was formed on the lower electrode 3.
  • upper electrode 1 was formed on the variable resistance thin film 2. In this way, electrical element (A), electrical element (B), and electrical element (C) were fabricated.
  • variable resistance thin film 2 was formed by performing sputtering without mixing oxygen with Ar gas. Further, at the time of producing the electric element (B), the variable resistance thin film 2 was formed by performing sputtering while mixing an oxygen partial pressure of “5%” with respect to Ar gas. Furthermore, when manufacturing the electric element (C), the variable resistance thin film 2 was formed by performing sputtering by mixing an oxygen partial pressure of “1.2%” with respect to Ar gas. [0037] X-ray diffraction>
  • the crystal grain size of the variable resistance thin film of the electric element (C) is smaller than the crystal grain size of the variable resistance thin film of the electric element ( ⁇ ). It was bigger than.
  • Negative polarity pulse Voltage value “1.1VJ, pulse width“ 100ns ”
  • the resistance value of the electrical element (A) first decreases from about 0.7 k ⁇ to about 0.25 k ⁇ (approx. 0.45 k ⁇ ) when a negative pulse is applied.
  • the force increased from about 0.25 k ⁇ to about 0.6 k ⁇ (increased by about 0.35 k ⁇ ).
  • the resistance value of the electrical element (A) decreased according to the applied electrical pulse. After the 40th time, the resistance value of the electrical element (A) did not change even when an electrical pulse was applied.
  • the resistance value of the electrical element ( ⁇ ⁇ ) increased or decreased by an electrical pulse of about several volts.
  • the magnitude of the resistance change decreased as the number of applied pulses increased.
  • Negative pulse Voltage value “1 4V”, Pulse width “100ns”
  • the resistance value of the electrical element (B) hardly changed even when an electrical pulse was applied.
  • the electric element (B) did not change in resistance even when an electric pulse was applied.
  • Negative polarity pulse Voltage value "12.4 VJ, pulse width" 100ns "
  • the resistance value of the electrical element (C) decreases from about 1.25k Q to about 0.15k Q (approx. 1. Ik ⁇ ) when a positive pulse is applied, and the negative pulse When 0.15 k ⁇ was applied, the force of about 0.15 k ⁇ also increased to about 1.25 kQ (an increase of about 1. Ik ⁇ ).
  • the thin film (C) even when the number of electrical pulses applied increased, a resistance change of about 1. Ik ⁇ continuously occurred (the number of times the resistance change was almost the same) Tsuta).
  • the electrical element (C) was found to increase in resistance and decrease in Z with an electrical pulse of about several volts. Compared with the electrical element (A), the electrical element (C) has a stable resistance change according to the applied electrical pulse even when the number of electrical pulses applied is increased (resistance change). The size of each is almost the same).
  • variable resistance thin films having different crystal grain sizes are prepared, and the resistance change rate (the high resistance value and the low resistance value of the electric element are determined for each of the variable resistance thin films.
  • the ratio was measured. As shown in Figure 8, when the crystal grain size is 2 nm, the rate of change in resistance is as low as about 1 times, but within a range where the crystal grain size is 5 nm or more and 150 nm or less, it is stable about 8 to 10 times or more. It was found that the resistance change rate can be realized.
  • variable resistance thin film 2 includes an Fe 2 O crystal phase and an Fe 2 O crystal phase
  • variable resistance thin film 2 is
  • the crystal grain size is 5 nm or more and 150 nm or less. Within the lower range, it was possible to achieve a stable resistance change rate.
  • FIG. 9 An electrical element according to a first embodiment of the present invention will be described.
  • the circuit symbols of the electric elements used in this embodiment are defined as shown in FIG.
  • the upper electrode 1 in FIG. 1 is connected to the terminal 101-1.
  • the lower electrode 3 in FIG. 1 is connected to the terminal 101-2.
  • an output current corresponding to the resistance value of the electric element 102 flows. That is, when the resistance value of the electric element 102 is “Ra”, an output current having a current value “Ia” flows, and when the resistance value of the electric element 102 is “Rb”, an output current having a current value “Ib” flows. .
  • the electric element 102 is used as a memory and processes 1-bit data.
  • the resistance value of the electric element 102 is initialized to a high resistance state. Further, “0” is set when the resistance value of the electric element 102 is “high resistance state”, and “1” is set when the resistance value of the electric element 102 is “low resistance state”.
  • the terminal 101-2 When 1-bit data indicating “1” is written to the electrical element 102, as shown in FIG. 10, the terminal 101-2 is dropped to the ground, and the storage voltage is applied to the terminal 101-1.
  • the memory voltage is, for example, an electrical pulse with a voltage value of “+2.5 V” and a pulse width of “100 nsec”. The Since the positive pulse is applied to the electric element 102, the resistance value of the electric element 102 is in a low resistance state. Thus, the electric element 102 stores 1-bit data indicating “1”.
  • the reset voltage is, for example, an electric pulse having a voltage value of “ ⁇ 2.5 V” and a pulse width of “100 nsec”. Since a negative polarity pulse is applied to the electric element 102, the resistance value of the electric element 102 returns to the high resistance state. Thus, the storage state of the electric element 102 has returned to the initial state “0”.
  • the terminal 101-2 is dropped to the ground, and a regenerative voltage is applied to the terminal 101-1.
  • the reproduction voltage is a voltage whose voltage value indicates “+0.5 V”, for example. Since the regeneration voltage is applied to the electric element 102, a current having a current value corresponding to the resistance value of the electric element 102 flows between the terminal 101-1 and the terminal 101-2. Next, the resistance value of the electric element 102 is obtained based on the current value of the current flowing between the terminal 101-1 and the terminal 101-2 and the voltage value of the reproduction voltage.
  • the electric element can be used as a memory.
  • the electrical element since the electrical element has a stable resistance change even after repeated application of electrical pulses, more stable storage / reproduction can be realized.
  • the material of the variable resistance thin film constituting the memory has a microcrystalline structure rather than an amorphous material. Therefore, the reliability of the memory can be maintained even when used for a longer time than before.
  • the voltage applied to each of the terminals 101-1 and 101-2 is not limited to the numerical values described above. The same effect can be obtained by applying a voltage to each of the terminals 10 1-1 and 101-2 so that a positive pulse is applied to the electric element during storage. Similarly, at the time of resetting, terminals 101-1, 10 and 10 are connected so that a negative pulse is applied to the electric element. If a voltage is applied to each of 1 and 2, the same effect can be obtained. The same applies to playback.
  • “1 bit” data is read and written by assigning numerical values to two resistance states, but “multi-bit” is assigned to each of three or more resistance states. It is also possible to read and write data. In this case, the voltage value or the number of electrical pulses to be applied may be adjusted according to the value of the multi-bit data.
  • FIG. 12 shows the overall configuration of the memory device 200 according to the second embodiment of the present invention.
  • This device 200 includes a memory array 201, an address notifier 202, a U control 203, a row decoder 204, a word line driver 205, a column decoder 206, and a bit line / plate line driver 207. Prepare.
  • the memory array 201 includes word lines Wl and W2, bit lines Bl and B2, plate lines PI and P2, a transistor T211, T212, T221, T222, and a memory sense MC211, MC212, MC22 1, MC222. And are provided.
  • Each of memory cells MC211 to MC222 is electric element 102 shown in FIG.
  • Transistor T211 and memory cell MC211 are connected in series between bit line B1 and plate line P1.
  • Transistor T211 is connected between bit line B1 and memory cell MC211 and has its gate connected to word line W1.
  • Memory cell MC211 is connected between transistor T211 and plate line P1.
  • Each of the transistors T211 to T222 becomes conductive when a predetermined voltage (activation voltage) is applied to the corresponding word line.
  • the address buffer 202 receives an external address signal ADDRESS, outputs a row address signal ROW to the row decoder 204, and outputs a column address signal COLUMN to the column decoder 206.
  • Address signal ADDRESS indicates the address of a memory cell selected from memory cells MC211 to MC222.
  • the row address signal ROW indicates a row address among the addresses indicated by the address signal ADDRESS.
  • the column address COLUMN indicates a column address among the addresses indicated by the address signal ADDRESS.
  • the control unit 203 is in one of a storage mode, a reset mode, and a playback mode in response to an external mode selection signal MODE.
  • control unit 203 In the storage mode, the control unit 203 outputs a control signal CONT instructing “application of storage voltage” to the bit line / plate line driver 207 in accordance with input data Din from the outside. In the reproduction mode, the control unit 203 outputs a control signal CONT instructing “application of reproduction voltage” to the bit line Z plate line driver 207. Furthermore, in playback mode, the signal I from the bit line Z plate line driver 207
  • control unit 203 confirms the storage state of the memory cells MC211 to MC222, and sends a control signal CONT instructing “reset voltage applied power!” According to the storage state to the bit line Z plate line. Output to driver 207.
  • the row decoder 204 selects one of the power lines Wl and W2 according to the row address signal ROW from the address buffer 202.
  • the word line driver 205 applies an active voltage to the word line selected by the row decoder 204.
  • the column decoder 206 selects one of the bit lines Bl and B2 and one of the plate lines PI and P2 according to the column address signal COLUMN from the address buffer 202. select.
  • bit line Z plate line driver 207 When the bit line Z plate line driver 207 receives the control signal CONT instructing “application of storage voltage” from the control unit 203, it applies the storage voltage V to the bit line selected by the column decoder 206 and also the column decoder Plate line selected by 206 to ground
  • bit line Z plate line driver 207 When the bit line Z plate line driver 207 receives a control signal CONT instructing “apply reproduction voltage” from the control unit 203, the bit line Z plate line driver 207 applies the reproduction voltage V to the bit line selected by the column decoder 206 and the column decoder 206. Plate line selected by
  • bit line / plate line driver 207 outputs a signal I indicating the current value of the current flowing through the plate line to the control unit 203.
  • the READ Z plate line driver 207 When the READ Z plate line driver 207 receives the control signal CONT instructing “apply reset voltage” from the control unit 203, it applies the reset voltage V to the bit line selected by the column decoder 206.
  • the storage voltage V has, for example, a voltage value of “+2.5 V” and a pulse width of “100 nse”.
  • the reproduction voltage V is, for example, a voltage value of “+0.5 V
  • the reset voltage V is, for example, a voltage value of ⁇ -2.5VJ.
  • the operation by the device 200 includes a storage mode in which input data Din is written to the memory cell, a reset mode in which information written in the memory cell is reset, and information written in the memory cell is output as output data Dout. There is a playback mode for (playback). It is assumed that memory cells MC21 1 to MC222 are initialized to a high resistance state. Address signal AD DRESS indicates the address of memory cell MC211.
  • control unit 203 When the input data Din force “1” is indicated, the control unit 203 outputs a control signal CONT indicating “memory voltage application” to the bit line Z plate line driver 207. In addition, the control unit 203 does not output the control signal CONT when the input data Din indicates “0”.
  • bit line Z plate line driver 207 receives a control signal CONT indicating “storage voltage applied power!” From the control unit 203, the bit line Z plate line driver 207 stores the data in the bit line B 1 selected by the column decoder 206. Apply voltage V.
  • the bit line / plate line driver 207 is connected to the column decoder 20
  • Drop plate line PI selected by 6 to ground.
  • the word line driver 205 applies an activation voltage to the word line W 1 selected by the row decoder 204.
  • an electric pulse (positive pulse) having a voltage value of “+2.5 V” and a pulse width of “100 nsec” is applied. Therefore, the resistance of the memory cell MC211 The value is in a low resistance state.
  • the control unit 203 outputs a control signal CONT instructing “regenerative voltage applied power!” To the bit line Z plate line driver 207.
  • bit line Z plate line driver 207 when the bit line Z plate line driver 207 receives a control signal CONT indicating "apply reproduction voltage" from the control unit 203, the bit line Z plate line driver 207 applies the reproduction voltage V to the bit line B1 selected by the column decoder 206. Apply.
  • the bit line Z plate line driver 207 is connected to the column decoder 20
  • Drop plate line PI selected by 6 to ground.
  • the word line driver 205 applies an activation voltage to the word line W 1 selected by the row decoder 204.
  • a voltage (measurement voltage) having a voltage value of “0.5 VJ is applied, so that current memory cell MC 211 having a current value corresponding to the resistance value of memory cell MC 211 is connected to memory cell MC 211. Current flows out to the bit line B1.
  • the memory cell MC212, MC221, MC222 does not flow to the memory current MC212, MC221, MC222.
  • bit line / plate line driver 207 measures the current value of the current flowing through the plate line P 1, and outputs a signal I indicating the measured value to the control unit 203.
  • control unit 203 the control unit 203
  • control unit 203 For example, if it is the current value of the current flowing in the low resistance state, the control unit 203 outputs the output data Dout indicating “1”.
  • control unit 203 performs memory cell MC21 by performing processing in the reproduction mode.
  • control unit 203 determines that the memory cell MC211 stores bit data indicating “1” (when it is determined that the memory cell MC211 is in a low resistance state)
  • the control unit 203 reads “ Is output to the bit line Z plate line driver 207.
  • Control unit 203 does not output control signal CONT when memory cell MC211 stores bit data indicating “0” (when memory cell MC211 is in a high resistance state).
  • the bit line Z plate line driver 207 applies a reset voltage V to the bit line B 1 selected by the column decoder 206. Is applied.
  • the bit line Z plate line driver 207 is connected to the column decoder 2
  • the word line driver 205 applies an activation voltage to the word line W 1 selected by the row decoder 204.
  • an electric pulse (negative pulse) having a voltage value of “-2.5V” and a pulse width of “100nsec” is applied, so the resistance of the memory cell MC211 The value becomes a high resistance state.
  • FIG. 12 only memory cell strength exists, but the present invention is not limited to this, and five or more memory cells may be arranged in a matrix.
  • FIG. 13 shows the configuration of a semiconductor integrated circuit (Embedded-RAM) 300 according to the third embodiment of the present invention.
  • This circuit 300 includes the memory device 200 and the logic circuit 301 shown in FIG. 12, and is formed on one semiconductor chip.
  • the memory device 200 is used as data RAM.
  • the logic circuit 301 is a circuit that performs a predetermined operation (for example, audio data'image data code Z decoding), and uses the memory device 200 for the operation.
  • the logic circuit 301 controls the address signal ADDRESS and the mode selection signal MODE to the memory device 200 to perform data writing to the memory device 200 and Z reading.
  • the operation by the circuit 300 includes a writing process for writing predetermined data (bit data) to the memory device 200, a reading process for reading data written to the memory device 200, and a reset for resetting the data written to the memory device 200. There exists a process.
  • the logic circuit 301 outputs a mode selection signal MODE indicating “storage mode” to the control unit 203 of the memory device 200 in order to write predetermined data (eg, encoded moving image data) in the memory device 200. To do.
  • a mode selection signal MODE indicating “storage mode”
  • the logic circuit 301 sequentially outputs the address signal ADDRESS to the address buffer 202 of the memory device 200 in order to select a memory cell to which the predetermined data is written. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected. [0108] Next, the logic circuit 301 outputs the predetermined data to the control unit 203 of the memory device 200 as 1-bit data Din bit by bit.
  • the predetermined data is written to the memory device 200 bit by bit.
  • the logic circuit 301 outputs a mode selection signal MODE indicating “reproduction mode” to the control unit 203 of the memory device 200 in order to read data written in the memory device 200.
  • the logic circuit 301 sequentially outputs an address signal ADDRESS to the address buffer 202 of the memory device 200 in order to select a memory cell from which written data is read. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the data stored in the memory device 200 is read bit by bit as output data Dout.
  • the logic circuit 301 outputs a mode selection signal MODE indicating “reset mode” to the control unit 203 of the memory device 200 in order to reset the data stored in the memory device 200.
  • the logic circuit 301 sequentially outputs the address signal ADDRESS to the address buffer 202 of the memory device 200 in order to select a memory cell for resetting the data stored in the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the memory device 200 an operation similar to that in the reset mode of the second embodiment is performed. As a result, the data stored in the memory device 200 is reset bit by bit.
  • FIG. 14 shows the configuration of a semiconductor integrated circuit (reconfigurable LSI) 400 according to the fourth embodiment of the present invention.
  • This circuit 400 includes the memory device 200 shown in FIG. 12, a processor 401, and an interface 402, and is formed on one semiconductor chip.
  • the memory device 200 is used as a program ROM and stores a program necessary for the operation of the processor 401.
  • the processor 401 operates in accordance with a program stored in the memory device 200, and controls the memory device 200 and the interface 402.
  • the interface 402 sequentially outputs a program to which an external force is input to the memory device 200.
  • the operation by the circuit 400 includes a program execution process that operates according to a stored program, and a program rewrite process that rewrites the program stored in the memory device 200 to another new program.
  • the processor 401 outputs a mode selection signal MODE indicating “playback mode” to the control unit 203 of the memory device 200 in order to read the program stored in the memory device 200.
  • the processor 401 sequentially outputs the address signal ADDRESS indicating the memory cell in which the necessary program is written to the address buffer 202 of the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the program stored in the memory device 200 is read bit by bit as the output data Dout.
  • the processor 401 performs a predetermined calculation according to the read program.
  • the processor 401 outputs a mode selection signal MODE indicating "reset mode" to the control unit 203 of the memory device 200 in order to erase the program (program to be rewritten) stored in the memory device 200. To do.
  • the processor 401 sequentially outputs the address signal ADDRESS indicating the position of the memory cell storing the program to be rewritten to the address buffer 202 of the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the processor 401 outputs a mode selection signal MODE indicating “storage mode” to the control unit 203 of the memory device 200 in order to write a new program.
  • the processor 401 sequentially outputs an address signal ADDRESS indicating the position of a memory cell in which a new program is to be stored to the address buffer 202 of the memory device 200. Thereby, in the memory device 200, memory cells corresponding to the address signal ADDRESS are sequentially selected.
  • the processor 401 outputs the data one bit at a time to the control unit 203 of the memory device 200 via the external force interface 402.
  • the memory device 200 processing similar to that in the storage mode of the second embodiment is performed.
  • the new program power memory device 200 stores the data one bit at a time.
  • the memory device 200 is a rewritable nonvolatile memory
  • the contents of the stored program can be rewritten. That is, the function realized in the processor 501 can be changed. Further, a plurality of programs can be stored in the memory device 200, and the function realized by the processor 401 can be changed according to the program to be read.
  • the resistance state of the electric element may change from the “high resistance state” to the “low resistance state” by applying a negative pulse.
  • the electrical element of the present invention includes a switching element that determines switching of a plurality of signals, a variable resistance element that is used to switch frequencies (see FIG. 15A), and a variable resistance element that determines a mixing ratio of a plurality of signals ( It can also be used as a time constant changing element that determines the time constant in combination with a capacitor.
  • the electric element 102 and the power source 5 are electrically connected by switching the switches SWa and SWb.
  • a predetermined electrical noise is applied to the electrical element 102 by the power source 5.
  • the resistance value of the electric element 102 changes.
  • the switches SWa and SWb are returned to the original connection state.
  • the electric element of the present invention is useful as a nonvolatile memory, other variable resistance elements, and the like because the resistance change is stable.

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Abstract

　電気素子は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に接続される可変抵抗薄膜とを備える。可変抵抗薄膜は、Ｆｅ３Ｏ４を構成元素として含み、且つ、結晶粒径が５ｎｍ以上であり１５０ｎｍ以下である。

Description

明 細 書
電気素子，メモリ装置，および半導体集積回路
技術分野
[0001] 本発明は、与えられる電気的パルスに応じてその抵抗値が変化する可変抵抗材料 を用いた電気素子，メモリ装置，および半導体集積回路に関する。
背景技術
[0002] 近年、電子機器におけるデジタル技術の進展に伴 ヽ、画像などのデータを保存す るために、不揮発性記憶素子の要望が大きくなつてきており、さらに記憶素子の大容 量化、書き込み電力の低減、書き込み Z読み出し時間の高速化、長寿命化の要求 力 Sますます高まりつつある。こうした要求に対し、与えられる電気的パルスに応じてそ の抵抗値が変化するぺロブスカイト材料（例えば、 Pr Ca MnO (PCMO
(l -X) X 3 )、 LaS rMnO (LSMO)、 GdBaCo O (GBCO)など）を用いて不揮発性記憶素子を構成す
3 X Y
る技術が、米国特許第 6,204,139号公報 (特許文献 1)に開示されている。この特許文 献 1に開示された技術は、これらの材料 (以下、可変抵抗材料と記す。 )に所定の電 気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値 を異なる数値の記憶に用いることにより、記憶素子として用いると 、うものである。
[0003] 電気的ノ ルスにより抵抗値が変化する材料としてぺロブスカイト材料が米国特許第 6,204,139号公報に開示されている。また、アモルファスカーボン膜の深いァクセプタ 一レベルと浅 ヽドナーレベルを用い、電荷注入により抵抗を変化させるメモリ素子が 提案されて 、る (j.Appl.Phys.,Vol.84,(1998),p5647)。
[0004] また、特開 2004-342843号公報（特許文献 2)には、アモルファス酸化物（例えば、 T i, V, Fe, Co, Y, ZR, Nb, Mo, Hf, Ta, W, Ge, Siの中力も選ばれる 1つ以上の 元素の酸化物）に Agあるいは Cuの電極を設けて電圧を印加することによって、電極 材料である Agあるいは Cuをイオンィ匕して薄膜中に拡散させ、アモルファス酸ィ匕物の 抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
特許文献 1：米国特許第 6,204,139号公報
特許文献 2：特開 2004-342843号公報 非特許文献 l :J.Appl.Phys.,Vol.84,(1998),p5647
発明の開示
発明が解決しょうとする課題
[0005] このような可変抵抗材料を用いた記憶素子を形成する際、 CMOSプロセスにお ヽ て高温による破壊等を防ぐために、成膜時の基板温度は 450°C以下であることが望 ましい。しかし、ベロブスカイト構造を有する材料を成膜するためには、通常、成膜時 に基板の温度を 700°C以上にする必要がある。
[0006] また、ベロブスカイト材料のような可変抵抗材料を記憶素子として利用する場合、所 定の電気的パルスの印加に応じた抵抗変化が安定している（抵抗変化の大きさが一 定である）ことが望ましい。
[0007] 本発明は、安定した抵抗変化を実現することを目的とする。さら〖こ詳しくは、電気的 パルスの印加を繰り返しても抵抗変化が安定して ヽる電気素子，その電気素子を利 用したメモリ装置，半導体集積回路を提供することを目的とする。
課題を解決するための手段
[0008] この発明の 1つの局面に従うと、電気素子は、第 1の電極と、第 2の電極と、可変抵 抗薄膜とを備える。可変抵抗薄膜は、第 1の電極と第 2の電極との間に接続される。 また、可変抵抗薄膜は、 Fe O
3 4を構成元素として含む。また、可変抵抗薄膜は、結晶 粒径が 5nm以上であり 150nm以下である。
[0009] Fe Oを構成元素として含み結晶粒径が 5nm以上であり 150nm以下である可変
3 4
抵抗薄膜を用いた電気素子は、抵抗変化が安定していることがわ力つた。したがって 、例えば、電気素子を記憶素子として使用した場合、従来よりも、安定した記憶'再生 を実現することができる。また、可変抵抗薄膜の材料は、アモルファスではなぐ微結 晶構造を有する。したがって、従来よりも、長時間使用しても特性変化が生じにくい。
[0010] また、上記可変抵抗薄膜は、 Fe O結晶相と Fe O結晶相とを含み、且つ、結晶粒
3 4 2 3
径が 5nm以上であり 150nm以下であっても良い。
[0011] 好ましくは、上記可変抵抗薄膜の膜厚は、 200nm以下である。
[0012] 好ましくは、上記第 1の電極および上記第 2の電極のうち少なくとも 1つは、 Ag, Au
, Pt, Ru, RuO , Ir, IrOのうちいずれかを用いて構成された電極である。 [0013] 好ましくは、上記電気素子は、上記第 1の電極と上記第 2の電極との間に所定の電 気的パルスが印加されて抵抗値が変化することによって、 1ビットあるいは多ビットの 情報を記憶する。
[0014] 好ましくは、上記電気素子は、上記第 1の電極と上記第 2の電極との間に所定の電 圧が印加されて電気素子の抵抗値に応じた電流が流れることによって、 1ビットあるい は多ビットの情報を読み出す。
[0015] この発明のもう 1つの局面に従うと、メモリ装置は、複数のワード線と、複数のビット 線と、複数のビット線に一対一で対応する複数のプレート線と、複数のトランジスタと、 複数のトランジスタに一対一で対応する複数の電気素子と、複数のワード線を駆動 するワード線駆動部と、複数のビット線と複数のプレート線とを駆動するビット線 Zプ レート線駆動部とを備える。複数のトランジスタの各々とそのトランジスタに対応する 電気素子とは、複数のビット線のうちいずれか 1本とそのビット線に対応するプレート 線との間に直列に接続される。複数のトランジスタの各々は、そのトランジスタに対応 するビット線とそのトランジスタに対応する電気素子との間に接続され、ゲートが複数 のワード線のうちいずれか 1本に接続される。複数の電気素子の各々は、第 1の電極 と、第 2の電極と、可変抵抗薄膜とを含む。第 1の電極は、その電気素子に対応するト ランジスタに接続される。第 2の電極は、その電気素子に対応するプレート線に接続 される。可変抵抗薄膜は、第 1の電極と第 2の電極との間に接続される。可変抵抗薄 膜は、 Fe Oを構成元素として含み、且つ、結晶粒径が 5nm以上であり 150nm以下
3 4
である。
[0016] 上記メモリ装置では、メモリ（電気素子）の抵抗変化が安定して 、るので、安定した 記憶 ·再生を実現することができる。また、メモリを構成する可変抵抗薄膜の材料は、 アモルファスではなぐ微結晶構造を有する。したがって、従来よりも、長時間使用し てもメモリアレイとしての信頼性を維持することができる。
[0017] また、上記可変抵抗薄膜は、 Fe O結晶相と Fe O結晶相とを含み、且つ、結晶粒
3 4 2 3
径が 5nm以上であり 150nm以下であっても良い。
[0018] 好ましくは、上記複数の電気素子のうちいずれか 1つに情報を記憶するときには、 上記ワード線駆動部は、上記複数のワード線のうち上記情報を記憶しょうとする電気 素子が接続されたワード線に活性ィ匕電圧を印加する。また、上記ビット線 Zプレート 線駆動部は、上記複数のビット線のうち上記情報を記憶しょうとする電気素子が接続 されたビット線に第 1の電気的パルスを印加するとともに、そのビット線に対応するプ レート線に第 2の電気的ノ ルスを印加する。
[0019] 上記メモリ装置では、情報を記憶しょうとする電気素子にのみ所定の電気的パルス が印加されることになるので、その電気素子に情報を書き込むことができる。
[0020] 好ましくは、上記複数の電気素子のうちいずれか 1つに記憶された情報を再生する ときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を読み出そう とする電気素子が接続されたワード線に活性ィ匕電圧を印加する。上記ビット線 Zプレ ート線駆動部は、上記複数のビット線のうち上記情報を読み出そうとする電気素子が 接続されたビット線に第 1の再生電圧を印加するとともに、そのビット線に対応するプ レート線に第 2の再生電圧を印加する。
[0021] 上記メモリ装置では、情報を読み出そうとする電気素子にのみ所定の電圧が印加さ れることになるので、その電気素子力も情報を読み出すことができる。
[0022] この発明のさらにもう 1つの局面に従うと、半導体集積回路は、上記メモリ装置と、所 定の演算を行う論理回路とを備える。論理回路は、記憶モードおよび再生モードを有 する。論理回路は、記憶モードのときには、ビットデータを上記メモリ装置に記憶する 。また、論理回路は、再生モードのときには、上記メモリ装置に記憶されたビットデー タを読み出す。
[0023] この発明のさらにもう 1つの局面に従うと、半導体集積回路は、上記メモリ装置と、プ ログラム実行モードとプログラム書換モードとを有するプロセッサとを備える。プロセッ サは、プログラム実行モードでは、上記メモリ装置に記憶されたプログラムに従って動 作する。また、プロセッサは、プログラム書換モードでは、上記メモリ装置に記憶され たプログラムを外部力も入力した別の新たなプログラムに書き換える。
発明の効果
[0024] 以上のように、従来よりも安定した抵抗変化を実現することができる。
図面の簡単な説明
[0025] [図 1]図 1は、電気素子の基本構成を示す図である。 [図 2]図 2は、薄膜 (A)の回析パターンを示すグラフである。
[図 3]図 3は、薄膜 (B)の回析パターンを示すグラフである。
[図 4]図 4は、薄膜 (C)の回析パターンを示すグラフである。
[図 5]薄膜 (A)を備える電気素子の抵抗変化を示すグラフである。
[図 6]薄膜 (B)を備える電気素子の抵抗変化を示すグラフである。
[図 7]薄膜 (C)を備える電気素子の抵抗変化を示すグラフである。
[図 8]可変抵抗薄膜の結晶粒径と抵抗変化率との関係を示すグラフである。
[図 9]本発明の電気素子の回路記号を示す図である。
[図 10]図 9に示した電気素子の抵抗変化について説明するための図である。
[図 11]図 9に示した電気素子の出力電流について説明するための図である。
[図 12]この発明の第 2の実施形態によるメモリ装置の全体構成を示す図である。
[図 13]この発明の第 3の実施形態による半導体集積回路の全体構成を示す図である
[図 14]この発明の第 4の実施形態による半導体集積回路の全体構成を示す図である
[図 15]図 15Aは、電気素子の用途の一例を示す図である。図 15Bは、電気素子の用 途の別の一例を示す図である。
符号の説明
1 上部電極
2 可変抵抗薄膜
3 下部電極
4 基板
5 電源
101 - 1, 101 - 2 端子
102 電気素子
200 メモリ装置
201 メモリアレイ
202 アドレスバッファ 203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線 Zプレート線ドライバ
MC211, MC212, MC221, MC222 メモジセル
Wl, W2 ワード線
Bl, B2 ビット線
PI, P2 プレート線
300 半導体集積回路
301 論理回路
400 半導体集積回路
401 プロセッサ
402 インターフェイス
発明を実施するための最良の形態
[0027] 以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一ま たは相当部分には同一の符号を付しその説明は繰り返さない。
[0028] (電気素子の基本構成および基本特性）
まず、本実施形態に用いられる電気素子の基本構成および基本特性について説 明する。
[0029] 電気素子の基本構成を図 1に示す。電子素子では、基板 4上に下部電極 3が形成 され、下部電極 3上に可変抵抗薄膜 2が形成され、可変抵抗薄膜 2上に上部電極 1 が形成される。電源 5は、上部電極 1と下部電極 3との間に所定の電圧を印加する。 電源 5によって所定の条件を満たす電圧が印加されると、電気素子の抵抗値は、増 加 Z減少する。例えば、ある閾値よりも大きな電圧値を有する電気的パルスが印加さ れると、電気素子の抵抗値が減少する。一方、その閾値よりも小さな電圧値を有する 電圧 (所定の条件を満たさない電圧）が印加されても、その電圧は、電気素子の抵抗 変化に影響を及ぼさな 、 (つまり、電気素子の抵抗値は変化しな ヽ)。 [0030] 上部電極 1および下部電極 3に用いる材料は、仕事関数が低いものほど好ましい。 例えば、 Ag, Au, Pt, Ru, RuO , Ir, IrOが好ましい。ただし、可変抵抗薄膜 2を
2 2
形成する際に、通常、基板 4が加熱されるので、下部電極 3に用いる材料は、この加 熱温度においても安定なものを用いた方が良い。
[0031] 可変抵抗薄膜 2の膜厚は、 1 μ m以下であることが好ましい。可変抵抗薄膜 2の膜 厚を 1 μ m以下にすれば、電気的パルスによって電気素子の抵抗値を変化させるこ とが十分可能である。
[0032] さらに、可変抵抗薄膜 2の膜厚は、 200nm以下であることが好ましい。製造プロセ スにおいてリソグラフィーを行う場合、可変抵抗薄膜 2の膜厚が薄いほど加工しやす いからである。また、可変抵抗薄膜 2の膜厚が薄いほど、電気素子の抵抗値を変化さ せる電気的パルスの電圧値が低くてすむ。
[0033] 本実施形態における可変抵抗薄膜 2は、 Fe Oを構成元素として含み、結晶粒径
3 4
力 nm以上であり 150nm以下である。または、本実施形態における可変抵抗薄膜 2 は、 Fe O結晶相と Fe O結晶相とを含み、結晶粒径が 5nm以上であり 150nm以
3 4 2 3
下である。
[0034] 以下に、このような可変抵抗薄膜を用いる理由につ 、て、 3つの電気素子 (電気素 子 (A) ,電気素子 (B) ,電気素子 (C) )を例に挙げて説明する。
[0035] <電気素子の作製 >
図 1のように、基板 4上に下部電極 3を形成した。次に、 Fe Oをターゲットとしてス
3 4
ノ ッタリングを実行し、下部電極 3上に可変抵抗薄膜 2を形成した。次に、上部電極 1 を可変抵抗薄膜 2上に形成した。このようにして、電気素子 (A) ,電気素子 (B) ,電 気素子 (C)を作製した。
[0036] なお、電気素子 (A)の作製時には、 Arガス中に対して酸素を混合することなくスパ ッタリングを実行することにより、可変抵抗薄膜 2を形成した。また、電気素子 (B)の作 製時には、 Arガス中に対して「5%」の酸素分圧を混合してスパッタリングを実行する ことにより、可変抵抗薄膜 2を形成した。さら〖こ、電気素子 (C)の作製時には、 Arガス 中に対して「1. 2%」の酸素分圧を混合してスパッタリングを実行することにより、可変 抵抗薄膜 2を形成した。 [0037] く X線回析>
ここで、電気素子 (A) ,電気素子 (B) ,電気素子 (C)の各々の可変抵抗薄膜に対 して X線回析を行い、回析ピークを測定した。
[0038] 図 2のように、電気素子 (A)の可変抵抗薄膜では、回折角 2 Θ = 18. 2° に Fe O
3 4 の（111)に対応する回折ピークが現れ、回折角 2 Θ = 36. 8。 に Fe Oの（222)に
3 4
対応する回折ピークが現れ、回折角 2 Θ = 56. 8° に Fe Oの（511)に対応する回
3 4
折ピークが現れた。このように、電気素子 (A)では、 Fe Oの回析ピーク強度が大きく
3 4
半値幅が小さい Fe Oの回析ピークが現れた。
3 4
[0039] 図 3のように、電気素子 (B)の可変抵抗薄膜では、回析ピーク強度が小さくブロード な Fe Oの回析ピークが現れた。
3 4
[0040] 図 4のように、電気素子 (C)の可変抵抗薄膜では、回折角 2 0 = 35° に Fe Oの（
2 3
311)に対応する回折ピークが現れ、回折角 2 Θ = 36. 8° に Fe Oの（222)に対応
3 4
する回折ピークが現れ、回折角 2 Θ = 56. 8° に Fe Oの（511)に対応する回折ピ
3 4
ークが現れた。このように、電気素子 (C)では、電気素子 (B)よりも回析ピーク強度が 大きく電気素子 (A)よりも回析ピーク強度が小さい Fe Oの回析ピークが現れた。
3 4
[0041] このような結果から、電気素子 (C)の可変抵抗薄膜の結晶性は、電気素子 (A)の 可変抵抗薄膜の結晶性よりも悪ぐ電気素子 (B)の可変抵抗薄膜の結晶性よりも良 いことがわかった。
[0042] さらに、電気素子 (A) ,電気素子 (B) ,電気素子 (C)の各々における回析ピークの 半値幅から下記のシエラー式（Scherrer)を用いて、 3つの電気素子の各々における 可変抵抗薄膜の結晶粒径を算出した。
[0043] D=KX λ / ( β X cos Q )
D:結晶粒径 : 0. 9 (定数） λ :Χ線の波長
β：回析ピークの半値幅 0：回析線のブラッグ角
算出した結果、電気素子 (C)の可変抵抗薄膜の結晶粒径は、電気素子 (Α)の可 変抵抗薄膜の結晶粒径よりも小さぐ電気素子 (Β)の可変抵抗薄膜の結晶粒径より も大さかった。
[0044] <実験 > 次に、上述のように作製した電気素子 (A) ,電気素子 (B) ,電気素子 (C)の各々に 対して、 2種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し 、電気的ノ ルスを 1回印加するたびに電気素子の抵抗値を測定した。なお、正極性 パルスは、上部電極 1が下部電極 3に対して「正」になる電気的パルスである。また、 負極性パルスは、上部電極 1が下部電極 3に対して「負」になる電気的パルスである。 また、ここでは、電気素子の抵抗値を求めるために、上部電極 1と下部電極 3との間 に測定電圧 (電気素子の抵抗変化に影響を及ぼさない電圧。ここでは、「0. 5V」）を 印加した。つまり、測定電圧の電圧値と測定電圧印加時に流れる電流の電流値とを 用いて電気素子の抵抗値を求めた。
[0045] <電気素子 (A)の測定結果 >
正極性パルス：電圧値「 + 1. 6VJ ,パルス幅「100ns」
負極性パルス：電圧値「一 1. 1VJ ,パルス幅「100ns」
図 5のように、電気素子 (A)の抵抗値は、初め、負極性パルスを印加すると約 0. 7k Ωから約 0. 25k Ωへ減少し (0. 45k Ω程度減少し）、正極性パルスを印加すると約 0 . 25k Ω力ら約 0. 6k Ωへ増加した（0. 35k Ω程度増加した)。し力し、電気的パルス の印加回数の増加にともない、電気素子 (A)の抵抗値は、印加された電気的パルス に応じて変化する量が減少していった。 40回目以降は、電気素子 (A)の抵抗値は、 電気的パルスを印加しても、ほとんど変化しな力 た。
[0046] ここで、電圧値を「 + 1. 6V」力ら「 + 2V」に高くした正極性パルスを 65回目に印カロ した。すると、電気素子 (A)の抵抗値は、約 0. 3k Ω力も約 2k Ωへ再び変化した。ま た、 66回目に負極性パルスを印加すると、電気素子 (A)の抵抗値は、約 2kQから約 0. 25kQへ変ィ匕した。しかし、その後、電圧値を高くした電気的パルスを印加しても 、電気的パルスの印加回数が増加するにともない、印加された電気的パルスに応じ て変化する量が再び減少して 、つた。
[0047] このように、電気素子 (Α)は、数 V程度の電気的パルスによって抵抗値が増減した 。しかし、その抵抗変化の大きさは、パルスの印加回数が増加するにつれて、小さく なっていった。
[0048] <電気素子 (Β)の測定結果 > 正極性パルス：電圧値「 + 4V」，パルス幅「 100ns」
負極性パルス：電圧値「一 4V」，パルス幅「 100ns」
図 6のように、電気素子 (B)の抵抗値は、電気的パルスを印加しても、ほとんど変化 しなカゝつた。このように、電気素子 (B)は、電気的パルスを印加しても、抵抗変化は生 じなかった。
[0049] <電気素子 (C)の測定結果 >
正極性パルス：電圧値「 + 2V」，パルス幅「 100ns」
負極性パルス：電圧値「一 2. 4VJ ,パルス幅「100ns」
図 7のように、電気素子（C)の抵抗値は、正極性パルスを印加すると約 1. 25k Qか ら約 0. 15k Qへ減少し（1. Ik Ω程度減少し）、負極性パルスを印加すると約 0. 15k Ω力も約 1. 25k Qへ増加した（1. Ik Ω程度増加した)。また、薄膜 (C)では、電気的 パルスの印加回数が増加しても、 1. Ik Ω程度の抵抗変化が継続して生じた (抵抗変 化の大きさがほぼ同一である回数が多力つた)。
[0050] このように、電気素子 (C)は、数 V程度の電気的パルスによって抵抗値が増加 Z減 少することがわ力つた。また、電気素子 (A)と比較すると、電気素子 (C)は、電気的パ ルスの印加回数が増加しても、印加された電気的パルスに応じた抵抗変化が安定し ている（抵抗変化の大きさがほぼ同一である）ことがわ力つた。
[0051] 以上より、可変抵抗薄膜において、結晶粒径が大きすぎると安定した抵抗変化を実 現することができず、結晶粒径が小さすぎると抵抗変化が生じにくいことがわ力つた。
[0052] ここで、互いに結晶粒径の大きさが異なる複数の可変抵抗薄膜を作製して、その可 変抵抗薄膜の各々に対して抵抗変化率 (電気素子の高抵抗値と低抵抗値との比）の 測定を実行した。図 8のように、結晶粒径が 2nmの場合では抵抗変化率は約 1倍と 低いが、結晶粒径が 5nm以上であり 150nm以下である範囲内では約 8倍から 10倍 以上の安定した抵抗変化率を実現することができることが分かった。
[0053] また、可変抵抗薄膜 2が Fe O結晶相と Fe O結晶相とを含んでいる電気素子に
3 4 2 3
っ ヽても同様の検証を実行するために、互いに結晶粒径の大きさが異なる 3種類の 電気素子を作製して同様の実験を実行した。その結果、可変抵抗薄膜 2が Fe O結
3 4 晶相と Fe O結晶相とを含んでいる場合も、結晶粒径が 5nm以上であり 150nm以 下である範囲内では、安定した抵抗変化率を実現することができることが分力つた。
[0054] (第 1の実施形態）
<回路記号の定義 >
この発明の第 1の実施形態による電気素子について説明する。なお、本実施形態 で用いる電気素子の回路記号を図 9のように定義する。図 9において、図 1の上部電 極 1は端子 101— 1に接続される。一方、図 1の下部電極 3は、端子 101— 2に接続さ れる。
[0055] 図 10のように、端子 101— 2に対して端子 101— 1が「正極性」となる電気的パルス
(正極性パルス）が電気素子 102に印加されると、電気素子 102の抵抗値は減少す る。逆に、端子 101— 2に対して端子 101— 1が「負極性」となる電気的パルス (負極 性パルス）が電気素子 102に印加されると、電気素子 102の抵抗値は増加する。す なわち、矢印の向きに電流が流れるように電気的パルスが印加されると電気素子 10 2の抵抗値が減少する。一方、矢印に対して逆向きに電流が流れるように電気的パ ルスが印加されると、電気素子 102の抵抗値が増加する。
[0056] また、図 11のように、電気素子の抵抗変化に影響を及ぼさない電圧 (再生電圧)を 印加すると、電気素子 102の抵抗値に応じた出力電流が流れる。つまり、電気素子 1 02の抵抗値が「Ra」のときには電流値「Ia」を有する出力電流が流れ、電気素子 102 の抵抗値が「Rb」のときには電流値「Ib」を有する出力電流が流れる。
[0057] <動作 >
次に、図 9に示した電気素子 102による動作について説明する。ここでは、電気素 子 102は、メモリとして使用され、 1ビットデータの処理を行う。なお、電気素子 102の 抵抗値は、高抵抗状態に初期化されているものとする。また、電気素子 102の抵抗 値が「高抵抗状態」であるときを「0」とし、電気素子 102の抵抗値が「低抵抗状態」で あるときを「1」とする。
[0058] 〔記憶〕
電気素子 102に「1」を示す 1ビットデータを書き込む場合、図 10に示すように、端 子 101— 2をグランドに落とし、端子 101— 1に記憶電圧を印加する。記憶電圧は、 例えば、電圧値が「 + 2. 5V」でありパルス幅が「100nsec」である電気的パルスであ る。電気素子 102には正極性パルスが印加されるので、電気素子 102の抵抗値は、 低抵抗状態になる。このように、電気素子 102は「1」を示す 1ビットデータを記憶した ことになる。
[0059] 〔リセット〕
電気素子 102の記憶状態を初期の状態に戻す場合、端子 101— 2をグランドに落 とし、端子 101— 1にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「― 2 . 5V」でありパルス幅が「100nsec」である電気的パルスである。電気素子 102には負 極性パルスが印加されるので、電気素子 102の抵抗値は、高抵抗状態に戻る。この ように、電気素子 102の記憶状態は初期状態「0」に戻ったことになる。
[0060] 〔再生〕
次に、図 11に示すように、端子 101— 2をグランドに落とし、端子 101— 1に再生電 圧を印加する。再生電圧は、例えば、電圧値が「 + 0. 5V」を示す電圧である。電気 素子 102には再生電圧が印加されるので、電気素子 102の抵抗値に応じた電流値 を有する電流が端子 101— 1と端子 101— 2との間に流れる。次に、端子 101— 1と 端子 101— 2との間を流れる電流の電流値と再生電圧の電圧値とに基づいて、電気 素子 102の抵抗値を求める。ここで、電気素子 102の抵抗値が「高抵抗状態」である ときを「0」とし、電気素子 102の抵抗値力 ^低抵抗状態」であるときを「1」とすれば、電 気素子 102から 1ビットデータを再生したことになる。
[0061] <効果 >
以上のように、電気素子をメモリとして利用することができる。また、電気素子は電気 的パルスの印加を繰り返し実行しても抵抗変化が安定しているので、従来よりも、安 定した記憶 ·再生を実現することができる。また、メモリを構成する可変抵抗薄膜の材 料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも、長時間使 用してもメモリとしての信頼性を維持することができる。
[0062] なお、端子 101— 1, 101— 2の各々に印加される電圧は、上述の数値に限定され ない。記憶時において、電気素子に対して正極性パルスが印加されるように端子 10 1 - 1 , 101— 2の各々に電圧を印加すれば、同様の効果が得られる。同様に、リセッ ト時において、電気素子に対して負極性パルスが印加されるように端子 101— 1 , 10 1 2の各々に電圧を印加すれば、同様の効果が得られる。再生時も同様である。
[0063] また、本実施形態では、 2つの抵抗状態に数値を割り当てて「1ビット」のデータを読 み書きしているが、 3つ以上の抵抗状態の各々に数値を割り当てて「多ビット」のデー タを読み書きすることも可能である。この場合、その多ビットデータの値に応じて、印 加する電気的パルスの電圧値または回数を調整すればよい。
[0064] (第 2の実施形態）
<全体構成 >
この発明の第 2の実施形態によるメモリ装置 200の全体構成を図 12に示す。この装 置 200は、メモリアレイ 201と、アドレスノッファ 202と、帘 U御咅 203と、行デコーダ 20 4と、ワード線ドライバ 205と、列デコーダ 206と、ビット線/プレート線ドライバ 207と を備える。
[0065] メモリアレイ 201には、ワード線 Wl, W2と、ビット線 Bl, B2と、プレート線 PI, P2と 、卜ランジスタ T211, T212, T221, T222と、メモリセノレ MC211, MC212, MC22 1, MC222とが設けられている。メモリセル MC211〜MC222の各々は、図 9に示し た電気素子 102である。
[0066] トランジスタ T211〜T222,メモリセル MC211〜MC222の接続関係は同様であ るので、代表してトランジスタ T211およびメモリセル MC211の接続関係について説 明する。トランジスタ T211およびメモリセル MC211はビット線 B 1とプレート線 P 1との 間に直列に接続される。トランジスタ T211は、ビット線 B1とメモリセル MC211との間 に接続され、ゲートがワード線 W1に接続される。メモリセル MC211は、トランジスタ T 211とプレート線 P1との間に接続される。また、トランジスタ T211〜T222の各々は、 対応するワード線に所定の電圧 (活性化電圧）が印加されると、導通する。
[0067] アドレスバッファ 202は、外部からのアドレス信号 ADDRESSを入力して、行ァドレ ス信号 ROWを行デコーダ 204に出力するとともに、列アドレス信号 COLUMNを列 デコーダ 206に出力する。アドレス信号 ADDRESSは、メモリセル MC211〜MC22 2のうち選択されるメモリセルのアドレスを示す。行アドレス信号 ROWは、アドレス信 号 ADDRESSに示されたアドレスのうち行のアドレスを示す。列アドレス COLUMN は、アドレス信号 ADDRESSに示されたアドレスのうち列のアドレスを示す。 [0068] 制御部 203は、外部からのモード選択信号 MODEに応じて、記憶モード，リセット モード，および再生モードのうちいずれか 1つになる。記憶モードでは、制御部 203 は、外部からの入力データ Dinに応じて、「記憶電圧印加」を指示する制御信号 CO NTをビット線/プレート線ドライバ 207に出力する。再生モードでは、制御部 203は 、「再生電圧印加」を指示する制御信号 CONTをビット線 Zプレート線ドライバ 207に 出力する。さらに、再生モードでは、ビット線 Zプレート線ドライバ 207からの信号 I
REA
に応じたビット値を示す出力データ Doutを外部へ出力する。信号 I は、再生モ
D READ
ード時にプレート線 PI, P2を流れる電流の電流値を示す。また、リセットモードでは、 制御部 203は、メモリセル MC211〜MC222の記憶状態を確認し、その記憶状態に 応じて、「リセット電圧印力！]」を指示する制御信号 CONTをビット線 Zプレート線ドライ バ 207に出力する。
[0069] 行デコーダ 204は、アドレスバッファ 202からの行アドレス信号 ROWに応じて、ヮー ド線 Wl, W2のうちいずれ力 1つを選択する。
[0070] ワード線ドライバ 205は、行デコーダ 204によって選択されたワード線に活性ィ匕電 圧を印加する。
[0071] 列デコーダ 206は、アドレスバッファ 202からの列アドレス信号 COLUMNに応じて 、ビット線 Bl, B2のうちいずれ力 1つを選択するとともにプレート線 PI, P2のうちいず れか 1つを選択する。
[0072] ビット線 Zプレート線ドライバ 207は、制御部 203から「記憶電圧印加」を指示する 制御信号 CONTを受けると、列デコーダ 206によって選択されたビット線に記憶電圧 V を印加するとともに列デコーダ 206によって選択されたプレート線をグランドに
WRITE
落とす。また、ビット線 Zプレート線ドライバ 207は、制御部 203から「再生電圧印加」 を指示する制御信号 CONTを受けると、列デコーダ 206によって選択されたビット線 に再生電圧 V を印加するとともに列デコーダ 206によって選択されたプレート線
READ
をグランドに落とす。その後、ビット線/プレート線ドライバ 207は、そのプレート線を 流れる電流の電流値を示す信号 I を制御部 203に出力する。また、ビット線
READ Zプ レート線ドライバ 207は、制御部 203から「リセット電圧印加」を指示する制御信号 CO NTを受けると、列デコーダ 206によって選択されたビット線にリセット電圧 V を印
RESET 加するとともに列デコーダ 206によって選択されたプレート線をグランドに落とす。
[0073] なお、記憶電圧 V は、例えば、電圧値が「 + 2. 5V」でありパルス幅が「100nse
WRITE
c」である電気的パルスである。また、再生電圧 V は、例えば、電圧値が「 + 0. 5V
READ
」を示す電圧である。また、リセット電圧 V は、例えば、電圧値が「― 2. 5VJであ
RESET
りパルス幅が「100nsec」である電気的パルスである。
[0074] <動作 >
次に、図 12に示したメモリ装置 200による動作について説明する。この装置 200に よる動作には、メモリセルに入力データ Dinを書き込む記憶モードと、メモリセルに書 き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力 データ Doutとして出力（再生）する再生モードとが存在する。なお、メモリセル MC21 1〜MC222は、高抵抗状態に初期化されているものとする。また、アドレス信号 AD DRESSは、メモリセル MC211のアドレスを示すものとする。
[0075] 〔記憶モード〕
まず、記憶モードにおける動作にっ 、て説明する。
[0076] 制御部 203は、入力データ Din力「1」を示す場合、「記憶電圧印加」を示す制御信 号 CONTをビット線 Zプレート線ドライバ 207に出力する。また、制御部 203は、入力 データ Dinが「0」を示す場合、制御信号 CONTを出力しな ヽ。
[0077] 次に、ビット線 Zプレート線ドライバ 207は、制御部 203から「記憶電圧印力!]」を示 す制御信号 CONTを受けると、列デコーダ 206によって選択されたビット線 B1に記 憶電圧 V を印加する。また、ビット線/プレート線ドライバ 207は、列デコーダ 20
WRITE
6によって選択されたプレート線 PIをグランドに落とす。
[0078] 一方、ワード線ドライバ 205は、行デコーダ 204によって選択されたワード線 W1に 活性化電圧を印加する。
[0079] メモリセル MC211では、電圧値が「 + 2. 5V」でありパルス幅が「100nsec」である 電気的パルス（正極性パルス）が印加されたことになるので、メモリセル MC211の抵 抗値は低抵抗状態になる。
[0080] メモリセル MC212, MC221, MC222には正極性パルスが印加されないので、メ モジセノレ MC212, MC221, MC222の抵抗状態は変ィ匕しない。 [0081] このように、メモリセル MC211の抵抗状態だけが「低抵抗状態」に変化するので、メ モリセル MC211に「1」を示す 1ビットデータが書き込まれたことになる。
[0082] 次に、メモリセル MC211への書き込みが完了すると、アドレスバッファ 202に新た なアドレス信号 ADDRESSが入力されて、上述の記憶モードにおける動作が繰り返 される。
[0083] 〔再生モード〕
次に、再生モードにおける動作について説明する。
[0084] 制御部 203は、「再生電圧印力！]」を指示する制御信号 CONTをビット線 Zプレート 線ドライバ 207に出力する。
[0085] 次に、ビット線 Zプレート線ドライバ 207は、制御部 203から「再生電圧印加」を示 す制御信号 CONTを受けると、列デコーダ 206によって選択されたビット線 B1に再 生電圧 V を印加する。また、ビット線 Zプレート線ドライバ 207は、列デコーダ 20
READ
6によって選択されたプレート線 PIをグランドに落とす。
[0086] 一方、ワード線ドライバ 205は、行デコーダ 204によって選択されたワード線 W1に 活性化電圧を印加する。
[0087] メモリセル MC211では、電圧値が「0. 5VJである電圧（測定電圧）が印加されたこ とになるので、メモリセル MC211の抵抗値に応じた電流値を有する電流カ モリセ ル MC211に流れ、その電流がビット線 B1に流出する。
[0088] メモリセル MC212, MC221, MC222には測定電圧が印加されないので、メモリ セノレ MC212, MC221, MC222に ίま電流力 ^流れな!/ヽ。
[0089] 次に、ビット線 Ζプレート線ドライバ 207は、プレート線 P1を流れる電流の電流値を 測定し、その測定値を示す信号 I を制御部 203に出力する。次に、制御部 203は
READ
、その信号 I に示された電流値に応じた出力データ Doutを外部に出力する。例
READ
えば、低抵抗状態のときに流れる電流の電流値であるならば、制御部 203は、「1」を 示す出力データ Doutを出力する。
[0090] このように、メモリセル MC211にのみ電流が流れ、その電流がプレート線 P1に流 出するので、メモリセル MC211から 1ビットデータを読み出したことになる。
[0091] 次に、メモリセル MC211からの読み出しが完了すると、アドレスバッファ 202に新た なアドレス信号 ADDRESSが入力されて、上述の再生モードにおける動作が繰り返 される。
[0092] 〔リセットモード〕
次に、リセットモードにおける動作について説明する。
[0093] まず、制御部 203は、再生モードにおける処理を行うことによってメモリセル MC21
1の記憶状態を調べる。
[0094] 次に、制御部 203は、メモリセル MC211が「1」を示すビットデータを記憶していると 判断すると (メモリセル MC211が低抵抗状態であると判断すると）、「リセット電圧印 カロ」を示す制御信号 CONTをビット線 Zプレート線ドライバ 207に出力する。また、制 御部 203は、メモリセル MC211が「0」を示すビットデータを記憶して!/、る場合 (メモリ セル MC211が高抵抗状態である場合）には、制御信号 CONTを出力しない。
[0095] 次に、ビット線 Zプレート線ドライバ 207は、制御部 203から「リセット電圧印加」を示 す制御信号 CONTを受けると、列デコーダ 206によって選択されたビット線 B1にリセ ット電圧 V を印加する。また、ビット線 Zプレート線ドライバ 207は、列デコーダ 2
RESET
06によって選択されたプレート線 PIをグランドに落とす。
[0096] 一方、ワード線ドライバ 205は、行デコーダ 204によって選択されたワード線 W1に 活性化電圧を印加する。
[0097] メモリセル MC211では、電圧値が「― 2. 5V」でありパルス幅が「100nsec」である 電気的パルス (負極性パルス）が印加されたことになるので、メモリセル MC211の抵 抗値は高抵抗状態になる。
[0098] メモリセル MC212, MC221, MC222には負極性パルスが印加されないので、メ モジセノレ MC212, MC221, MC222の抵抗状態は変ィ匕しない。
[0099] このように、メモリセル MC211の抵抗状態だけが「高抵抗状態」に変化するので、メ モリセル MC211に記憶された 1ビットデータをリセットしたことになる。
[0100] 次に、メモリセル MC211のリセットが完了すると、アドレスバッファ 202に新たなアド レス信号 ADDRESSが入力されて、上述のリセットモードにおける動作が繰り返され る。
[0101] <効果 > 以上のように、電気素子をメモリアレイとして利用することができる。また、メモリを構 成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがつ て、従来よりも長時間使用してもメモリアレイとしての信頼性を維持することができる。
[0102] なお、図 12では、メモリセル力 つしか存在しないがこれに限らず、 5つ以上のメモ リセルをマトリックス状に配置することも可能である。
[0103] (第 3の実施形態）
<構成>
この発明の第 3の実施形態による半導体集積回路 (Embedded-RAM) 300の構成を 図 13に示す。この回路 300は、図 12に示したメモリ装置 200と、論理回路 301とを備 え、 1つの半導体チップ上に形成される。メモリ装置 200は、データ RAMとして使用 される。論理回路 301は、所定の演算 (例えば、音声データ'画像データの符号ィ匕 Z 復号化)を行う回路であり、その演算の際に、メモリ装置 200を利用する。論理回路 3 01は、メモリ装置 200にアドレス信号 ADDRESSおよびモード選択信号 MODEを 制御して、メモリ装置 200へのデータの書き込み Z読み出しを行う。
[0104] <動作 >
次に、図 13に示した半導体集積回路（Embedded-RAM) 300による動作について 説明する。この回路 300による動作には、メモリ装置 200に所定のデータ（ビットデー タ）を書き込む書込処理と、メモリ装置 200に書き込んだデータを読み出す読出処理 と、メモリ装置 200に書き込んだデータをリセットするリセット処理とが存在する。
[0105] 〔書込処理〕
まず、書込処理について説明する。
[0106] 論理回路 301は、メモリ装置 200に所定のデータ (例えば、符号化動画像データ等 )を書き込むために、「記憶モード」を示すモード選択信号 MODEをメモリ装置 200 の制御部 203に出力する。
[0107] 次に、論理回路 301は、その所定のデータを書き込むメモリセルを選択するために 、アドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力する。 これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが順次 選択される。 [0108] 次に、論理回路 301は、その所定のデータを 1ビットずつ 1ビットデータ Dinとしてメ モリ装置 200の制御部 203に出力する。
[0109] 次に、メモリ装置 200では、第 2の実施形態の記憶モードと同様の動作が行われる
。これにより、メモリ装置 200にその所定のデータが 1ビットずつ書き込まれる。
[0110] 〔読出処理〕
次に、読出処理について説明する。
[0111] 論理回路 301は、メモリ装置 200に書き込んだデータを読み出すために、「再生モ ード」を示すモード選択信号 MODEをメモリ装置 200の制御部 203に出力する。
[0112] 次に、論理回路 301は、書き込まれたデータを読み出すメモリセルを選択するため に、アドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力す る。これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが 順次選択される。
[0113] 次に、メモリ装置 200では、第 2の実施形態の再生モードと同様の動作が行われる
。これにより、メモリ装置 200に記憶されたデータが 1ビットずつ出力データ Doutとし て読み出される。
[0114] 〔リセット処理〕
次に、リセット処理について説明する。
[0115] 論理回路 301は、メモリ装置 200に記憶されたデータをリセットすために、「リセット モード」を示すモード選択信号 MODEをメモリ装置 200の制御部 203に出力する。
[0116] 次に、論理回路 301は、メモリ装置 200に記憶されたデータをリセットするメモリセル を選択するために、アドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202 に順次出力する。これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じ たメモリセルが順次選択される。
[0117] 次に、メモリ装置 200では、第 2の実施形態のリセットモードと同様の動作が行われ る。これにより、メモリ装置 200に記憶されたデータが 1ビットずつリセットされる。
[0118] <効果>
以上のように、メモリ装置に大量の情報を高速に記憶することが可能となる。
[0119] (第 4の実施形態） <構成>
この発明の第 4の実施形態による半導体集積回路 (reconfigurable LSI) 400の構 成を図 14に示す。この回路 400は、図 12に示したメモリ装置 200と、プロセッサ 401 と、インターフェイス 402を備え、 1つの半導体チップ上に形成される。メモリ装置 200 は、プログラム ROMとして使用され、プロセッサ 401の動作に必要なプログラムを記 憶する。プロセッサ 401は、メモリ装置 200に記憶されたプログラムに従って動作し、 メモリ装置 200およびインターフェイス 402を制御する。インターフェイス 402は、外部 力も入力されたプログラムをメモリ装置 200に順次出力する。
[0120] <動作 >
次に、図 14に示した半導体集積回路 (reconfigurable LSI) 400による動作につい て説明する。この回路 400による動作には、記憶されたプログラムに従って動作する プログラム実行処理と、メモリ装置 200に記憶されたプログラムを別の新たなプロダラ ムに書き換えるプログラム書換処理とが存在する。
[0121] 〔プログラム実行処理〕
まず、プログラム実行処理について説明する。
[0122] プロセッサ 401は、メモリ装置 200に記憶されたプログラムを読み出すために、「再 生モード」を示すモード選択信号 MODEをメモリ装置 200の制御部 203に出力する
[0123] 次に、プロセッサ 401は、その必要なプログラムが書き込まれたメモリセルを示すァ ドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力する。こ れにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが順次選 択される。
[0124] 次に、メモリ装置 200では、第 2の実施形態の再生モードと同様の動作が行われる 。これにより、メモリ装置 200に記憶されたプログラムが出力データ Doutとして 1ビット ずつ読み出される。
[0125] 次に、プロセッサ 401は、読み出したプログラムに従って、所定の演算を行う。
[0126] 〔プログラム書換処理〕
次に、プログラム書換処理について説明する。 [0127] プロセッサ 401は、メモリ装置 200に記憶されたプログラム（書換対象となるプロダラ ム）を消去するために、「リセットモード」を示すモード選択信号 MODEをメモリ装置 2 00の制御部 203に出力する。
[0128] 次に、プロセッサ 401は、書換対象となるプログラムを記憶するメモリセルの位置を 示すアドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力す る。これにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが 順次選択される。
[0129] 次に、メモリ装置 200では、第 2の実施形態のリセットモードと同様の動作が行われ る。これにより、メモリセルに記憶されたプログラムが 1ビットずつリセットされる。
[0130] 次に、プロセッサ 401は、メモリセルのリセットが完了すると、新たなプログラムを書き 込むために、「記憶モード」を示すモード選択信号 MODEをメモリ装置 200の制御部 203に出力する。
[0131] 次に、プロセッサ 401は、新たなプログラムを記憶すべきメモリセルの位置を示すァ ドレス信号 ADDRESSをメモリ装置 200のアドレスバッファ 202に順次出力する。こ れにより、メモリ装置 200では、アドレス信号 ADDRESSに応じたメモリセルが順次選 択される。
[0132] 次に、プロセッサ 401は、外部力 インターフェイス 402を介して 1ビットずつメモリ装 置 200の制御部 203に出力する。メモリ装置 200では、第 2の実施形態の記憶モード と同様の処理が行われる。これにより、新たなプログラム力メモリ装置 200に 1ビットず つ記憶される。
[0133] このように、メモリ装置 200は書き換え可能な不揮発性メモリであるため、記憶する プログラムの内容を書き換えることが可能である。つまり、プロセッサ 501において実 現される機能を代えることができる。また、複数のプログラムをメモリ装置 200に記憶し ておき、読み出すプログラムに応じてプロセッサ 401で実現される機能を代えることも できる。
[0134] <効果>
以上のように、 1つの LSIで異なる機能を実現することが可能（ 、わゆる re- configura ble)となる。 [0135] 以上の説明において、この電気素子の抵抗状態を変化させるためには、印加する 電気的パルスが所定の条件を満たせば良い。よって、記憶時 Zリセット時にその条件 を満たす電気的ノ ルスが電気素子に印加されるようにし、再生時にはその条件を満 たさない電圧が電気素子に印加されるようにすれば、同様の効果を得ることができる 。つまり、電圧値が「 + 2. 5V」でありパルス幅が「100nsec」である正極性パルスを印 加すると電気素子の抵抗状態が「高抵抗状態」から「低抵抗状態」に変化する例につ V、て説明した力 この電気的パルスの電圧値およびパルス幅が他の数値であっても 同様の効果を得ることは可能である。また、電気素子の初期化にあたるフォーミング の方法によっては、負極性パルスを印加することによって電気素子の抵抗状態が「高 抵抗状態」から「低抵抗状態」に変化することもある。
[0136] また、以上の実施形態では、本発明の電気素子を「記憶素子」として利用する例に ついて説明しているが、利用の用途はこれに限らない。例えば、本発明の電気素子 を、複数の信号の切替を決定するスイッチング素子、周波数を切り替えるために用い られる可変抵抗素子（図 15A参照）、複数の信号の混合比率を決定する可変抵抗素 子（図 15B参照），コンデンサーとの組み合わせで時定数を決定する時定数変化素 子等として利用することも可能である。例えば、図 15A,図 15Bにおいて、電気素子 102の抵抗値を変化させる場合、スィッチ SWa, SWbを切り替えて電気素子 102と 電源 5とを電気的に接続する。次に、電源 5によって所定の電気的ノ ルスが電気素 子 102に印加される。これにより、電気素子 102の抵抗値が変化する。次に、スィッチ SWa, SWbを元の接続状態に戻す。このように、電気素子 102を可変抵抗素子とし て使用することで、周波数可変回路（図 15A)、混合比率を変えるミキシング回路（図 15B)を実現することができる。
産業上の利用可能性
[0137] 本発明の電気素子は、抵抗変化が安定しているので、不揮発性メモリ，その他可変 抵抗素子等として有用である。

Claims

請求の範囲
[1] 第 1の電極と、
第 2の電極と、
前記第 1の電極と前記第 2の電極との間に接続される可変抵抗薄膜とを備え、 前記可変抵抗薄膜は、 Fe Oを構成元素として含み、且つ、結晶粒径が 5nm以上
3 4
であり 150nm以下である
電気素子。
[2] 第 1の電極と、
第 2の電極と、
前記第 1の電極と前記第 2の電極との間に接続される可変抵抗薄膜とを備え、 前記可変抵抗薄膜は、 Fe O結晶相と Fe O結晶相とを含み、且つ、結晶粒径が
3 4 2 3
5nm以上であり 150nm以下である
電気素子。
[3] 請求項 1または請求項 2において、
前記可変抵抗薄膜の膜厚は、 200nm以下である
電気素子。
[4] 請求項 1または請求項 2において、
前記第 1の電極および前記第 2の電極のうち少なくとも 1つは、 Ag, Au, Pt, Ru, R uO , Ir, IrOのうちいずれかを用いて構成された電極である
2 2
電気素子。
[5] 請求項 1または請求項 2において、
前記電気素子は、前記第 1の電極と前記第 2の電極との間に所定の電気的パルス が印加されて抵抗値が変化することによって、 1ビットあるいは多ビットの情報を記憶 する
電気素子。
[6] 請求項 1または請求項 2において、
前記電気素子は、前記第 1の電極と前記第 2の電極との間に所定の電圧が印加さ れて当該電気素子の抵抗値に応じた電流が流れることによって、 1ビットあるいは多 ビットの情報を読み出す
電気素子。
[7] 複数のワード線と、
複数のビット線と、
前記複数のビット線に一対一で対応する複数のプレート線と、
複数のトランジスタと、
前記複数のトランジスタに一対一で対応する複数の電気素子と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線と前記複数のプレート線とを駆動するビット線 Zプレート線駆動 部とを備え、
前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、前記複 数のビット線のうちいずれか 1本と当該ビット線に対応するプレート線との間に直列に 接続され、
前記複数のトランジスタの各々は、当該トランジスタに対応するビット線と当該トラン ジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちい ずれか 1本に接続され、
前記複数の電気素子の各々は、当該電気素子に対応するトランジスタに接続され る第 1の電極と、当該電気素子に対応するプレート線に接続される第 2の電極と、前 記第 1の電極と前記第 2の電極との間に接続される可変抵抗薄膜とを含み、 前記可変抵抗薄膜は、 Fe Oを構成元素として含み、且つ、結晶粒径が 5nm以上
3 4
であり 150nm以下である
メモリ装置。
[8] 複数のワード線と、
複数のビット線と、
前記複数のビット線に一対一で対応する複数のプレート線と、
複数のトランジスタと、
前記複数のトランジスタに一対一で対応する複数の電気素子と、
前記複数のワード線を駆動するワード線駆動部と、 前記複数のビット線と前記複数のプレート線とを駆動するビット線 Zプレート線駆動 部とを備え、
前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、前記複 数のビット線のうちいずれか 1本と当該ビット線に対応するプレート線との間に直列に 接続され、
前記複数のトランジスタの各々は、当該トランジスタに対応するビット線と当該トラン ジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちい ずれか 1本に接続され、
前記複数の電気素子の各々は、当該電気素子に対応するトランジスタに接続され る第 1の電極と、当該電気素子に対応するプレート線に接続される第 2の電極と、前 記第 1の電極と前記第 2の電極との間に接続される可変抵抗薄膜とを含み、 前記可変抵抗薄膜は、 Fe O結晶相と Fe O結晶相とを含み、且つ、結晶粒径が
3 4 2 3
5nm以上であり 150nm以下である
メモリ装置。
[9] 請求項 7または請求項 8において、
前記複数の電気素子のうちいずれか 1つに情報を記憶するときには、
前記ワード線駆動部は、前記複数のワード線のうち前記情報を記憶しょうとする電 気素子が接続されたワード線に活性ィ匕電圧を印加し、
前記ビット線 Zプレート線駆動部は、前記複数のビット線のうち前記情報を記憶しよ うとする電気素子が接続されたビット線に第 1の電気的ノ ルスを印加するとともに、当 該ビット線に対応するプレート線に第 2の電気的パルスを印加する
メモリ装置。
[10] 請求項 7または請求項 8において、
前記複数の電気素子のうちいずれか 1つに記憶された情報を再生するときには、 前記ワード線駆動部は、前記複数のワード線のうち前記情報を読み出そうとする電 気素子が接続されたワード線に活性ィ匕電圧を印加し、
前記ビット線 Zプレート線駆動部は、前記複数のビット線のうち前記情報を読み出 そうとする電気素子が接続されたビット線に第 1の再生電圧を印加するとともに、当該 ビット線に対応するプレート線に第 2の再生電圧を印加する
メモリ装置。
[11] 請求項 7または請求項 8に記載のメモリ装置と、
ビットデータを前記メモリ装置に記憶する記憶モードと、前記メモリ装置に記憶され たビットデータを読み出す再生モードとを有する論理回路とを備える
半導体集積回路。
[12] 請求項 7または請求項 8に記載のメモリ装置と、
前記メモリ装置に記憶されたプログラムに従って動作するプログラム実行モードと、 前記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに 書き換えるプログラム書換モードとを有するプロセッサとを備える
半導体集積回路。
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