KR100479012B1 - 전기적으로 프로그램가능한 저 누화 저항 교점 메모리 - Google Patents

전기적으로 프로그램가능한 저 누화 저항 교점 메모리 Download PDF

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Abstract

저 누화 저항 교점 메모리 장치와 그 제조방법 및 용도가 제공된다. 메모리 장치는 상부 전극과 하부 전극의 교점에 개재된 페로브스카이트 재료를 이용하여 형성된 비트를 포함한다. 각 비트는 하나이상의 전압 펄스의 인가에 응답하여 범위 값 내에서 변화될 수 있는 저항을 가진다. 전압 펄스는, 비트 저항을 증가시키고, 비트 저항을 감소시키며, 또는 비트 저항을 결정하기 위해 사용될 수 있다. 메모리 회로는 비트 영역에서 프로그래밍하며 독출하는데 도움을 주기 위해 제공된다.

Description

전기적으로 프로그램가능한 저 누화 저항 교점 메모리{LOW CROSS-TALK ELECTRICALLY PROGRAMMABLE RESISTANCE CROSS POINT MEMORY}
본 발명은 불휘발성 메모리에 관한 것으로, 특히 자기 저항 필름에서 전기 펄스 유도된 저항 변화효과를 이용하는 교점 구조에 관한 것이다.
대 자기 저항(CMR) 재료 및 고온 초전도(HTSC) 재료 들 중에서 페로브스카이트(perovskite) 구조를 갖는 재료는 외부 영향에 의해서 변화될 수 있는 전기 저항 특성을 갖는 재료이다.
예컨대, CMR 및 HTSC 재료에 있어서 페로브스카이트 구조를 갖는 재료의 특성은 박막 또는 벌크(bulk)재료에 하나이상의 짧은 전기 펄스를 인가함으로써 수정될 수 있다. 펄스로부터의 전기장의 강도 또는 전류 밀도는 재료의 특성을 수정하도록 재료의 물리적 상태를 스위칭하기에 충분하다. 펄스는 재료를 파괴시키거나 상당한 손상을 주지않도록 충분히 낮은 에너지를 갖는다. 다중 펄스는 재료에 인가되어 그 재료의 특성에 있어서의 증분변화를 형성하도록 한다. 변화될 수 있는 특성중 하나는 재료의 저항이다. 그 변화는 적어도 초기 변화를 유발하기 위해 사용된 것과는 반대 극성의 펄스를 사용하여 부분적으로 가역적일 수 있다.
본 발명의 목적은 비트 영역에서 프로그래밍 및 독출할 수 있는, 전기적으로 프로그램가능한 저 누화 저항 교점 메모리를 제공하는 데 있다.
따라서, 기판, 상기 기판위에 놓이는 복수의 하부 전극, 상기 하부 전극위에 놓여 교점 메모리 구조를 형성하는 복수의 상부 전극을 포함하는 메모리 구조가 제공된다. 페로브스카이트 재료는 상부 전극과 하부 전극 사이에 개재된 각 교점에 위치되며, 상기 페로브스카이트 재료는 비트로서 역할을 한다. 각 비트는 메모리 회로 내에서 가변 저항으로서의 역할을 할 수 있다.
저 누화 메모리 구조는 기판 위에 전도성 재료를 증착 및 패턴닝(patterning)하여 적어도 하나의 하부 전극을 형성함으로써 형성된다. 절연 재료를 통해 그 아래에 놓인 하부 전극까지 적어도 하나의 접촉 개구가 식각된다. 페로브스카이트 재료 층은 하부 전극 및 절연 재료위에 증착된다. 페로브스카이트 재료는 절연 재료의 표면에서 연마되어 페로브스카이트 재료가 접촉 개구에 남는다. 적어도 하나의 상부 전극은, 교점을 형성하는 페로브스카이트 재료의 위치에서 하부 전극과 교차하도록 형성된다.
메모리 구조의 형성에 앞서 기판 상에는 메모리 회로가 형성될 수 있다. 메모리 회로는 메모리 구조에서의 프로그래밍 및 독출에 도움을 준다. 메모리 구조에 앞서 메모리 회로를 형성함은 메모리 구조의 형성 후의 부가적인 연이은 처리로 인한 페로브스카이트 재료에 대한 피해를 줄인다.
저 누화 저항 메모리 배열을 형성하는 방법이 제공된다. 도 1은 소정의 초기 처리 후의 교점 메모리 배열 영역(10)의 단면도를 나타낸다. 메모리 배열 영역(10)은 위에 하부 전극(14)이 형성된 기판(12)을 포함한다. 대략 300nm와 800nm 사이인 산화물(16) 층은 기판위에 증착되고, 평탄화 및 식각되어 개구(15)를 형성함으로써 하부 전극에 액세스하도록 한다. 하부 전극 위의 산화물 두께는 원하는 재료 및 저항에 따라 50nm 내지 600nm이다.
기판(12)은 LaAlO3, Si, TiN등의 비결정성, 다결정성 또는 결정성 재료나 그밖의 어떤 재료건 간에 관계없이 적절한 기판 재료로 만들어 진다.
하부 전극(14)은 전도성 산화물 또는 기타 전도성 재료로 만들어진다. 바람직한 실시예에서, 전도성 재료는 위에 놓이는 페로브스카이트 재료의 에피텍셜 성장을 허용하는 YBa2Cu3O7(YBCO) 등의 재료이다. 다른 바람직한 실시예에서는 전도성 재료가 백금이다. 하부 전극은 약 5nm와 약 500nm 사이 범위의 두께이다. 도시한 바와 같이, 하부 전극은 먼저 트랜치를 형성함이 없이 그리고 연마 없이 증착 및 패턴닝(patterning)될 수 있다.
도 2를 참조하면, 페로브스카이트 재료(17) 층은 산화물(16)위에 증착되어 개구(15)를 채운다. 페로브스카이트 재료(17)는 전기 신호에 대한 응답으로 저항이 변화될 수 있는 재료이다. 페로브스카이트 재료는, 바람직하게는 거대 자기 저항(CMR) 재료 또는 고온 초전도(HTSC) 재료, 예컨대 Pr0.7Ca0.3MnO3(PCMO)이다. 다른 적절한 재료의 예는 Gd0.7Ca0.3BaCo2O5+5 이다. 페로브스카이트 재료는, 바람직하게는, 약 50nm와 약 500nm 사이 범위의 두께이다. 페로브스카이트 재료(17)는, 펄스 레이저 증착(pulsed laser deposition), 알에프-스퍼터링(rf-spittering), 전자-빔 증발(e-beam evaporation), 열 증발, 금속 유기 증착, 졸 겔 증착(sol gel deposition), 및 금속 유기 화학 증기 증착을 포함하는 적절한 증착 기술을 이용하여 증착될 수 있다.
도 3은 페로브스카이트 재료(17)의 연마 처리 후의 메모리 배열 영역(10)을 도시한다. 페로브스카이트 재료는, 바람직하게는, CMP를 이용하여 연마된다.
도 4는 상부 전극(18)의 증착 및 패터닝후의 메모리 배열 영역(10)을 나타낸다. 상부 전극(18)은 전도성 재료, 바람직하게는 백금, 동, 은 또는 금을 포함한다. 하부 전극(14)과 하나의 상부 전극(18) 사이에 개재된 페로브스카이트 재료는 저항 메모리 비트(22)이다.
도 5는 교점 메모리 배열 영역(10)을 나타낸다. 메모리 배열 영역(10)은 그 위에 복수의 하부 전극(14)이 형성된 기판(12)을 포함한다. 다른 실시예를 예시하기 위해, 트랜치(trench)를 형성하고, 전도성 재료를 증착하며, 상기 전도성 재료가 기판과 같은 높이가 될 때 까지 연마함으로써 하부 전극(14)이 형성된다. 연마는 화학적 기계적 연마(CMP) 또는 기타 적절한 방법을 사용하여 이루어질 수 있다. 복수의 하부 전극(14)위에 놓이는 산화물 층(16)이 증착된다. 복수의 상부 전극(18)은 산화물 층(16) 및 페로브스카이트 재료(17)위에 놓여 하부 전극(14)과 상부 전극(18) 사이에 각각의 메모리 비트(22)가 개재된다.
투명한 영역(20)(파선 원으로 도시됨)은 단지 예시할 목적으로 영역을 투명하게 도시하기 위해 사용되며, 재료 자체는 투명하거나 투명하지 않을 수 있다. 각 비트 영역은 교점과 일치한다. 산화물(16)은 비트(22)와 인접한다. 산화물은 아이솔레이션(isolation) 재료로서의 역할을 하여 비트들 사이에서의 누화를 감소시키거나 제거시킨다. 설명의 용이화를 위해서 산화물이 언급되었으나, 대신에 기타 다른 적절한 절연재료를 사용할 수 있다. 비트(22)는 적어도 두개의 저항 값 사이에서 변화될 수 있는 가변 저항으로서의 역할을 한다. 비트(22)의 저항에 있어서의 변화는 바람직하게는 가역적이다. 저항 변화의 가역성은 몇몇 히스테리시스를 포함할 수 있다. 라이트 원스 리드 매니(write once read many)(WORM) 등의 몇몇 응용에 있어서는 저항 변화가 모두 가역적일 필요는 없다.
예컨대, 비트(22)가 1 마이크로미터 ×1 마이크로 미터의 횡단 면적을 가지며, YBCO가 60nm의 두께로 비트를 형성하기 위해 사용되면, 고 저항 상태는 거의 170MΩ이며, 저 저항 상태는 거의 10MΩ이다. 저 전압 메모리 장치에 있어서는, 비트(22)가 1볼트로 바이어싱되면 비트를 통하는 전류는 고 저항 상태에서는 대략 6nA이며, 저 저항 상태에서는 대략 100nA일 것이다. 이 예는 단지 예시적인 목적으로 주어졌다. 저항 값은 비트의 두께, 재료 및 횡단 면적에 따라 변화될 것이다. 비트에 걸리는 전압은 비트를 통하는 전류에 더욱 영향을 미칠 것이다.
상부 전극(18)과 하부 전극(14)은 각각 바람직하게는 거의 평행한 열이다. 상부 전극(18) 및 하부 전극(14)은 교점 배열로 정렬되어 서로 정규적인 형태로 교차한다. 교점은 상부 전극이 하부 전극과 교차하는 각각의 위치를 말한다. 도시한 바와 같이, 상부 전극과 하부 전극은 서로 거의 90°로 정렬된다. 상부 전극과 하부 전극은 각각 교점 메모리 배열의 부분으로서 워드라인이나 비트 라인으로서 기능할 수 있다.
도 5는 단지 메모리 배열 영역을 도시한다. 실제 장치에 있어서, 기판(12), 하부 전극(14) 및 상부 전극(18)은 메모리 배열 영역을 지나서 기타 장치 구조를 포함하는 다른 영역으로 연장될 수 있음은 명백하다.
도 6을 참조하면, 메모리 회로(32)에 접속된 메모리 배열 영역(10)을 포함하는 메모리 장치(30)가 도시된다. 메모리 회로(32)는 적어도 하나의 로드 트랜지스터(36) 및 적어도 하나의 인버터(38)에 접속되는 적어도 하나의 비트 패스 트랜지스터(34)를 포함한다. 개별적인 반도체 소자의 형성은 공지되어 있으므로 이들 구조를 개략적으로 도시하였다.
메모리 장치(30)를 제조하는 방법에 대한 바람직한 실시예에 있어서, 메모리 배열 영역(10)의 형성에 앞서 메모리 회로(32)에 있어서의 하나 이상의 트랜지스터 구조, 상호 접속 또는 기타 구성요소가 형성될 수 있다. 메모리 배열 영역(10)에 앞서 메모리 회로(32)의 구성요소를 형성함으로써 연속적인 처리로 인한 페로브스카이트 재료의 가능한 열화가 감소되거나 제거된다.
도 7은 16 비트, 4 ×4 메모리 배열의 메모리 블록(30)에 대한 개략도를 나타낸다. 메모리 블록(30)은 메모리 회로(32)에 접속된 메모리 배열 영역(10)을 포함한다. 이 개략도에 있어서, 각 비트는 비트 라인 B1 내지 B4로 명시한 하부 전극(14)과, 워드 라인 W1 내지 W4로 명시한 상부 전극(18) 사이에 접속된 비트 저항(52)으로서 도시된다. 대안으로, 하부 전극은 워드 라인일 수 있으며, 상부 전극은 비트 라인일 수 있다. 비트 라인은 메모리 회로(32)에 접속된다. 도시한 바와 같이, 하부 전극은 비트 라인이므로 하부 전극은 메모리 회로(32)에 접속된다.
비트 저항(52)은, 고 저항 상태 및 저 저항 상태를 포함하는 적어도 두 값 사이에서 전기 신호에 응답하여 변화될 수 있는 저항값을 갖는다.
메모리 회로(32)를 참조하면, 각 비트 라인은 비트 패스 트랜지스터(34)에 접속된다. 비트 패스 트랜지스터(34)는 비트 패스 게이트(64)를 가진다. 비트 패스 게이트(64)는 비트가 프로그램되거나 독출됨을 결정하는데 작용한다. 비트 패스 트랜지스터는 로드 게이트(66)를 갖는 로드 트랜지스터(36) 및 인버터(38)에 접속된다. 로드 트랜지스터는 메모리 블록이 프로그램되거나 독출됨을 결정하기 위해 사용된다. 인버터는 로드 트랜지스터와 결합되어 사용되어서 두개의 전압 레벨사이에서 출력을 설정하여 이진 상태는 독출될 수 있다.
일단 장치가 완성되어 동작중에 있으면 프로그램 및 판독될 수 있다. 모든 비트 저항(52), 특히 단일 워드 라인에 걸친 저항을 고 저항 또는 저 저항의 한 저항 레벨로 설정함이 바람직하다. 이는 워드 소거 또는 블록 소거를 형성하기 위해 사용될 수 있다. 예컨대, n-채널 트랜지스터가 패스 트랜지스터 및 로드 트랜지스터를 위해 사용되면, 음전압 또는 복수의 음전압 펄스를 워드 라인(예, W1)에 인가하고, 메모리 블록(30)의 비트 패스 게이트(64)와 로드 트랜지스터 게이트(66)를 접지하는 것은 워드 라인의 교점에서 모든 비트 저항(52)을 고 저항 또는 저 저항 상태로 설정하는 것이다. 또한, 비트 패스 게이트 및 로드 게이트가 적당히 바이어싱되어 전류가 비트를 통해 흐르도록 하면, 워드 라인에서 양 전압을 사용할 수 있다.
다른 실시예에서는, 비트 패스 트랜지스터 및 로드 트랜지스터를 위해 p-채널 트랜지스터가 사용될 수 있다. 이 경우, 양전압은 워드 라인에 인가될 수 있는 한편, 비트 패스 게이트와 로드 게이트를 접지할 수 있다. 비트 패스 게이트 및 로드 게이트에 충분한 음 전압이 인가되어 전류가 비트를 통해 흐르도록 하면 음 전압 펄스가 사용될 수 있다.
인가 전압 또는 복수의 전압 펄스는, 바람직하게는 페로브스카이트 재료에 손상을 주지않을 레벨이다. 바람직하게는, 워드 라인의 교점에서 모든 비트 저항(52)은 고 저항 레벨로 설정될 것이다. 비트 영역의 저항을 변화시킬 만큼 단일 펄스가 충분하지 않으면, 페로브스카이트 재료가 손상되지 않는 레벨보다 낮은 레벨에서 다중 전압 펄스는 상기 변화에 영향을 미치기 위해 사용될 수 있다. 나머지 워드 라인에 의한 처리를 반복함으로써, 전체 메모리 블록은 동일 상태로 설정될 수 있다.
비트 패스 게이트(64)에 온 전압을 인가하고, 로드 게이트(66)에 제 2 온 전압을 인가하며, 또한 적어도 하나의 프로그래밍 전압 펄스를 워드 라인에 인가함으로써 비트(50)는 프로그램될 수 있다. 워드 라인에 인가된 전압 펄스는 워드 소거 또는 블록 소거를 위해 사용된 극성에 대한 반대 극성이므로 비트 저항(52)의 저항값은 반대 저항 상태로 변화된다. n-채널 트랜지스터가 하나의 실시예에서 상술된 바와 같이 사용되면, 프로그래밍 펄스는 양의 값이 될 것이며, 비트 저항(52)의 저항값은 바람직하게는, 고 저항 상태로부터 저 저항 상태로 변경될 것이다.
비선택된 비트의 비트 패스 게이트(64)와 비선택된 메모리 블록(30)의 로드 트랜지스터 게이트(66)는 접지에 접속된다. 워드 라인과 비트 라인의 교점에서의 전압은 매우 낮으므로, 저항에 있어서의 어떤 유효한 변화도 비선택된 비트에서 발생되지 않을 것이다.
상술한 바와 같이, 워드 라인, 비트 패스 게이트 및 로드 게이트에 인가된 극성 및 전압은 n-채널 또는 p-채널 트랜지스터가 메모리 회로의 원하는 동작을 얻기 위해 사용되는 지의 여부에 따라서 선택될 수 있다.
비트(50)가 판독될 수 있다. 로드 전압이 로드 게이트(66)에 인가된다. 로드 전압은 로드 트랜지스터(36)의 임계 전압보다 낮다. 또한, 이 로드 전압에서 로드 트랜지스터(36)의 포화전류는 높은 저항 레벨일 때 비트 저항(52)을 통하는 전류보다 크다. 그러나, 이 로드 전압에서 로드 트랜지스터(36)의 포화 전류는 저 저항 레벨일때 비트 저항(50)을 통하는 전류보다 작다. 비트 패스 게이트(64)는 전류가 비트 패스 트랜지스터(34)를 통해 흐르도록 충분한 전압, 예컨대 Vcc로 유지된다. 독출 전압은 워드 라인에 인가된다. 워드 라인에 인가된 전압은, 바람직하게는, 비트 저항(52)의 저항값을 변화시키기 위해 필요한 임계 전압보다 낮은 전압을 가진 펄스이다.
비트 저항(52)은 고 저항 상태에 있으면, 비트 저항(52)를 통해 흐르는 전류는 로드 트랜지스터(36)의 포화 전류보다 작다. 비트 라인 전압은 인버터(38)의 입력단에서 n-채널 트랜지스터의 임계 전압보다 낮다. 인버터의 출력 전압은 대략 그 전력 공급 전압과 같다.
비트 저항(52)이 저 저항 상태에 있으면 비트 저항을 통해 대 전류가 흐르는 경향이 있다. 이 대 전류는 로드 트랜지스터의 포화 전류보다 크다. 비트 라인 전압은, 이때 인버터(38)의 입력단에서 n-채널 트랜지스터의 임계 전압보다 크다. 인버터의 출력 전압은, 이때 대략 접지와 일치하는 제로 볼트와 같다.
상술한 예를 사용하면, 비트를 통하는 전류는 6nA와 100nA의 사이가 될 것이다. 로드 트랜지스터의 로드 게이트에 인가된 바이어스 전압은 선택되어, 로드 트랜지스터의 포화전류는 6nA와 100nA 사이, 예컨대 50nA이다. 비트의 저항이 그것을 통과하는 전류가 50nA보다 작게될 만큼 충분히 높으면 전류는 로드 트랜지스터를 통해 흐르지 않을 것이며, 인버터의 출력은 동작 전압, 예컨대 Vcc이 될 것이다. 비트의 저항이 작아, 50nA 보다 큰 전류가 그것을 통해 흐르면, 전류는 로드 트랜지스터를 통해 흐르게 되어 인버터의 출력은 대략 0볼트 또는 접지될 것이다. 0볼트에 상응하여 높은 저항에서 비트를 가지거나, 동작 전압에 상응하여 낮은 저항에서 비트를 가지는 것이 바람직하면, 인버터의 출력단에 추가적인 인버터가 부가될 수 있다.
바람직한 실시예와 기타 실시예가 위에 논의 되었으나, 그 보호 범위는 이들 특정 실시예로 한정되는 것은 아니라, 오히려, 청구범위가 본 발명의 범위를 결정할 것이다.
상술한 바와 같이, 본 발명에 의한 전기적으로 프로그램가능한 저 누화 저항 교점 메모리에 의하면, 비트 영역에서 프로그래밍함과 아울러 독출할 수 있다는 효과가 있다.
도 1은 제조시 교점 메모리 구조의 단면도,
도 2는 제조시 교점 메모리 구조의 단면도,
도 3은 제조시 교점 메모리 구조의 단면도,
도 4는 제조시 교점 메모리 구조의 단면도,
도 5는 교점 메모리 배열 영역의 등측도,
도 6은 교점 메모리 배열 영역에 접속되는 메모리 독출회로의 개략도,
도 7은 독출회로를 구비하는 교점 메모리 장치의 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 배열 영역 12 : 기판
14 : 하부 전극 16 : 산화물
18 : 상부 전극 20 : 투명 영역
22 : 저항 메모리 비트

Claims (20)

  1. a) 기판;
    b) 상기 기판위에 놓이는 복수의 하부 전극;
    c) 상기 하부 전극 상에 증착된 복수의 개구부를 갖는 절연층;
    d) 상기 절연층의 개구부에 충전된 페로브스카이트 재료로 이루어지는 활성층;
    e) 상기 활성층 상에 형성된 복수의 상부 전극을 포함하고,
    상기 상부 전극은 하부 전극과 서로 교차하는 교점배치로 배열되고, 또한 상기 활성층이 하부 전극과 상부 전극 사이에 배열되는 것을 특징으로 하는 메모리 구조.
  2. 제 1 항에 있어서,
    상기 하부 전극은 그 위에 놓이는 페로브스카이트 재료의 에피텍셜 형성을 허용하는 하부 전극 재료를 포함하는 것을 특징으로 하는 메모리 구조.
  3. 제 2 항에 있어서,
    상기 하부 전극 재료는 YBCO인 것을 특징으로 하는 메모리 구조.
  4. 제 1 항에 있어서,
    상기 하부 전극 재료는 백금을 함유하는 것을 특징으로 하는 메모리 구조.
  5. 제 1 항에 있어서,
    상기 활성층은 거대 자기 저항(CMR) 재료인 것을 특징으로 하는 메모리 구조.
  6. 제 1 항에 있어서,
    상기 활성층은 Pr0.7Ca0.3MnO3(PCMO)인 것을 특징으로 하는 메모리 구조.
  7. 제 1 항에 있어서,
    상기 활성층은 Gd0.7Ca0.3BaCo2O5+5인 것을 특징으로 하는 메모리 구조.
  8. 서로 교차하는 교점배치로 배열되는 복수의 상부 전극과 복수의 하부 전극을 갖는 메모리 구조를 제조하는 방법으로서,
    a) 반도체 기판을 제공하는 단계;
    b) 복수의 하부 전극을 형성하는 단계;
    c) 상기 하부 전극위에 놓이는 절연 재료를 증착하는 단계;
    d) 상기 하부 전극에 개구부를 식각하는 단계;
    e) 상기 하부 전극 및 절연 재료 위에 놓이는 페로브스카이트 재료층을 증착하는 단계;
    f) 상기 페로브스카이트 재료층을 연마함으로써 페로브스카이트 재료가 상기 개구부에 남게되어 저항 비트를 형성하는 단계; 및
    g) 상기 페로브스카이트 재료층 위에 놓이는 복수의 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는, 메모리 구조의 제조방법.
  9. 제 8 항에 있어서,
    상기 하부 전극은 그위에 놓이는 페로브스카이트 재료 층의 에피텍셜 형성을 허용하는 하부 전극 재료를 포함하는 것을 특징으로 하는, 메모리 구조의 제조방법.
  10. 제 9 항에 있어서,
    상기 하부 전극 재료는 YBCO인 것을 특징으로 하는, 메모리 구조의 제조방법.
  11. 제 8 항에 있어서,
    상기 하부 전극 재료는 백금을 함유하는 것을 특징으로 하는, 메모리 구조의 제조방법.
  12. 제 8 항에 있어서,
    상기 절연 재료는 이산화 규소인 것을 특징으로 하는, 메모리 구조의 제조방법.
  13. 제 8 항에 있어서,
    상기 페로브스카이트 재료는 거대 자기 저항(CMR) 재료인 것을 특징으로 하는, 메모리 구조의 제조방법.
  14. 제 8 항에 있어서,
    상기 페로브스카이트 재료는 Pr0.7Ca0.3MnO3(PCMO)인 것을 특징으로 하는, 메모리 구조의 제조방법.
  15. 제 8 항에 있어서,
    상기 페로브스카이트 재료는 Gd0.7Ca0.3BaCo2O5+5인 것을 특징으로 하는, 메모리 구조의 제조방법.
  16. 제 8 항에 있어서,
    상기 페로브스카이트 재료를 연마하는 단계는 화학적 기계적 연마를 포함하는 것을 특징으로 하는, 메모리 구조의 제조방법.
  17. 삭제
  18. 제 8 항에 있어서,
    상기 페로브스카이트 재료 층을 증착하기에 앞서 메모리 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 구조의 제조방법.
  19. 제 18 항에 있어서,
    상기 메모리 회로는 인버터의 입력단에 접속되는 비트 패스 트랜지스터와, 상기 인버터의 입력단과 접지사이에 접속되는 로드 트랜지스터를 포함하는 것을 특징으로 하는, 메모리 구조의 제조방법.
  20. 제 19 항에 있어서,
    상기 비트 패스 트랜지스터는 n-채널 트랜지스터이며, 상기 로드 트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는, 메모리 구조의 제조방법.
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Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US6917539B2 (en) * 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
US6850455B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Multiplexor having a reference voltage on unselected lines
US6850429B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Cross point memory array with memory plugs exhibiting a characteristic hysteresis
US7042035B2 (en) * 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
US6831854B2 (en) 2002-08-02 2004-12-14 Unity Semiconductor Corporation Cross point memory array using distinct voltages
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US6970375B2 (en) * 2002-08-02 2005-11-29 Unity Semiconductor Corporation Providing a reference voltage to a cross point memory array
US6798685B2 (en) * 2002-08-02 2004-09-28 Unity Semiconductor Corporation Multi-output multiplexor
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
US7129531B2 (en) * 2002-08-08 2006-10-31 Ovonyx, Inc. Programmable resistance memory element with titanium rich adhesion layer
US6847047B2 (en) * 2002-11-04 2005-01-25 Advanced Micro Devices, Inc. Methods that facilitate control of memory arrays utilizing zener diode-like devices
JP4509467B2 (ja) * 2002-11-08 2010-07-21 シャープ株式会社 不揮発可変抵抗素子、及び記憶装置
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP2004273656A (ja) * 2003-03-07 2004-09-30 Taiyo Yuden Co Ltd Ｅｐｉｒ素子及びそれを利用した半導体装置
US7063984B2 (en) * 2003-03-13 2006-06-20 Unity Semiconductor Corporation Low temperature deposition of complex metal oxides (CMO) memory materials for non-volatile memory integrated circuits
US6774004B1 (en) * 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
US20050041467A1 (en) * 2003-06-18 2005-02-24 Macronix International Co., Ltd. Chalcogenide memory
US7106120B1 (en) 2003-07-22 2006-09-12 Sharp Laboratories Of America, Inc. PCMO resistor trimmer
US6774054B1 (en) * 2003-08-13 2004-08-10 Sharp Laboratories Of America, Inc. High temperature annealing of spin coated Pr1-xCaxMnO3 thim film for RRAM application
US7029924B2 (en) * 2003-09-05 2006-04-18 Sharp Laboratories Of America, Inc. Buffered-layer memory cell
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US6955992B2 (en) * 2003-09-30 2005-10-18 Sharp Laboratories Of America, Inc. One mask PT/PCMO/PT stack etching process for RRAM applications
US7881133B2 (en) 2003-11-11 2011-02-01 Samsung Electronics Co., Ltd. Method of managing a flash memory and the flash memory
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
DE10355561A1 (de) * 2003-11-28 2005-06-30 Infineon Technologies Ag Halbleiteranordnung mit nichtflüchtigen Speichern
KR20060109507A (ko) * 2003-12-26 2006-10-20 마츠시타 덴끼 산교 가부시키가이샤 메모리소자, 메모리회로 및 가변저항을 갖는 반도체집적회로
US7098043B2 (en) * 2004-01-15 2006-08-29 Sharp Laboratories Of America, Inc. PCMO spin-coat deposition
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
JP2005243808A (ja) 2004-02-25 2005-09-08 Sharp Corp 半導体素子の製造方法
US7485937B2 (en) * 2004-03-05 2009-02-03 National Institute Of Advanced Industrial Science And Technology Tunnel junction device
JP4460363B2 (ja) * 2004-06-08 2010-05-12 シャープ株式会社 半導体装置及びその製造方法
JP4377751B2 (ja) * 2004-06-10 2009-12-02 シャープ株式会社 クロスポイント構造の半導体記憶装置及びその製造方法
US7084691B2 (en) * 2004-07-21 2006-08-01 Sharp Laboratories Of America, Inc. Mono-polarity switchable PCMO resistor trimmer
JP3903323B2 (ja) 2004-09-14 2007-04-11 松下電器産業株式会社 抵抗変化素子及びそれを用いた不揮発性メモリ
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
US20060068099A1 (en) * 2004-09-30 2006-03-30 Sharp Laboratories Of America, Inc. Grading PrxCa1-xMnO3 thin films by metalorganic chemical vapor deposition
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
JP4880894B2 (ja) * 2004-11-17 2012-02-22 シャープ株式会社 半導体記憶装置の構造及びその製造方法
JP4829502B2 (ja) * 2005-01-11 2011-12-07 シャープ株式会社 半導体記憶装置の製造方法
US20080015569A1 (en) 2005-02-02 2008-01-17 Voyage Medical, Inc. Methods and apparatus for treatment of atrial fibrillation
US10064540B2 (en) 2005-02-02 2018-09-04 Intuitive Surgical Operations, Inc. Visualization apparatus for transseptal access
US9510732B2 (en) 2005-10-25 2016-12-06 Intuitive Surgical Operations, Inc. Methods and apparatus for efficient purging
US11478152B2 (en) 2005-02-02 2022-10-25 Intuitive Surgical Operations, Inc. Electrophysiology mapping and visualization system
US8078266B2 (en) 2005-10-25 2011-12-13 Voyage Medical, Inc. Flow reduction hood systems
US8137333B2 (en) 2005-10-25 2012-03-20 Voyage Medical, Inc. Delivery of biological compounds to ischemic and/or infarcted tissue
JP2006229227A (ja) * 2005-02-14 2006-08-31 Samsung Electronics Co Ltd 抵抗変化型メモリ素子
US8937292B2 (en) 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
US8559209B2 (en) 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US8270193B2 (en) 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
US8565003B2 (en) 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
KR100719346B1 (ko) 2005-04-19 2007-05-17 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
US7323349B2 (en) * 2005-05-02 2008-01-29 Sharp Laboratories Of America, Inc. Self-aligned cross point resistor memory array
JP4548211B2 (ja) * 2005-05-16 2010-09-22 ソニー株式会社 記憶素子の製造方法、記憶装置の製造方法
TW200715531A (en) * 2005-07-12 2007-04-16 Sharp Kk Semiconductor memory device and its fabrication method
JP4635759B2 (ja) * 2005-07-19 2011-02-23 ソニー株式会社 記憶素子及び記憶装置
JP2007042784A (ja) * 2005-08-02 2007-02-15 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US8221310B2 (en) 2005-10-25 2012-07-17 Voyage Medical, Inc. Tissue visualization device and method variations
JP4231502B2 (ja) * 2005-11-02 2009-03-04 シャープ株式会社 クロスポイント構造の半導体記憶装置
US7236389B2 (en) * 2005-11-17 2007-06-26 Sharp Laboratories Of America, Inc. Cross-point RRAM memory array having low bit line crosstalk
US20070205096A1 (en) * 2006-03-06 2007-09-06 Makoto Nagashima Magnetron based wafer processing
WO2007102212A1 (ja) * 2006-03-08 2007-09-13 Fujitsu Limited 抵抗変化型記憶素子の製造方法
WO2007105284A1 (ja) * 2006-03-13 2007-09-20 Fujitsu Limited 抵抗変化型記憶素子および抵抗変化型記憶素子の製造方法
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7576565B2 (en) * 2006-04-03 2009-08-18 Blaise Laurent Mouttet Crossbar waveform driver circuit
US9965251B2 (en) * 2006-04-03 2018-05-08 Blaise Laurent Mouttet Crossbar arithmetic and summation processor
US7302513B2 (en) * 2006-04-03 2007-11-27 Blaise Laurent Mouttet Programmable crossbar signal processor
US20070233761A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Crossbar arithmetic processor
US20070231972A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Manufacture of programmable crossbar signal processor
US8183554B2 (en) * 2006-04-03 2012-05-22 Blaise Laurent Mouttet Symmetrical programmable memresistor crossbar structure
US7763552B2 (en) * 2006-04-28 2010-07-27 Hewlett-Packard Development Company, L.P. Method of interconnect formation using focused beams
US9055906B2 (en) 2006-06-14 2015-06-16 Intuitive Surgical Operations, Inc. In-vivo visualization systems
US8454810B2 (en) * 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
KR100755409B1 (ko) * 2006-08-28 2007-09-04 삼성전자주식회사 저항 메모리 소자의 프로그래밍 방법
US20080097476A1 (en) 2006-09-01 2008-04-24 Voyage Medical, Inc. Precision control systems for tissue visualization and manipulation assemblies
US10004388B2 (en) 2006-09-01 2018-06-26 Intuitive Surgical Operations, Inc. Coronary sinus cannulation
EP2063781A4 (en) 2006-09-01 2010-07-28 Voyage Medical Inc ELECTROPHYSIOLOGY CARTOGRAPHY AND VISUALIZATION SYSTEM
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
US7524722B2 (en) * 2006-10-12 2009-04-28 Macronix International Co., Ltd. Resistance type memory device and fabricating method and operating method thereof
US8758229B2 (en) 2006-12-21 2014-06-24 Intuitive Surgical Operations, Inc. Axial visualization systems
US8085615B2 (en) 2006-12-29 2011-12-27 Spansion Llc Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
US7960224B2 (en) * 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
KR100852206B1 (ko) * 2007-04-04 2008-08-13 삼성전자주식회사 저항 메모리 소자 및 그 제조 방법.
US8657805B2 (en) 2007-05-08 2014-02-25 Intuitive Surgical Operations, Inc. Complex shape steerable tissue visualization and manipulation catheter
US7768812B2 (en) * 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) * 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) * 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US8114468B2 (en) 2008-06-18 2012-02-14 Boise Technology, Inc. Methods of forming a non-volatile resistive oxide memory array
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US20100135061A1 (en) * 2008-12-02 2010-06-03 Shaoping Li Non-Volatile Memory Cell with Ferroelectric Layer Configurations
JP4607256B2 (ja) * 2008-12-18 2011-01-05 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
JP4770930B2 (ja) * 2009-01-21 2011-09-14 ソニー株式会社 クロスポイント型半導体メモリ装置及びその製造方法
WO2010095296A1 (ja) 2009-02-20 2010-08-26 株式会社村田製作所 抵抗記憶素子およびその使用方法
WO2010095295A1 (ja) 2009-02-20 2010-08-26 株式会社村田製作所 抵抗記憶素子およびその使用方法
JP2011054873A (ja) 2009-09-04 2011-03-17 Sony Corp 不揮発性メモリ素子の製造方法
US8638584B2 (en) * 2010-02-02 2014-01-28 Unity Semiconductor Corporation Memory architectures and techniques to enhance throughput for cross-point arrays
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8811061B2 (en) 2010-09-27 2014-08-19 Panasonic Corporation Memory device, semiconductor storage device, method for manufacturing memory device, and reading method for semiconductor storage device
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
JP2012084765A (ja) * 2010-10-14 2012-04-26 Sony Corp 不揮発性メモリ素子及びその製造方法
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US9117495B2 (en) 2011-06-10 2015-08-25 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US10566056B2 (en) 2011-06-10 2020-02-18 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US8891276B2 (en) 2011-06-10 2014-11-18 Unity Semiconductor Corporation Memory array with local bitlines and local-to-global bitline pass gates and gain stages
EP3107102A1 (en) * 2015-06-18 2016-12-21 EM Microelectronic-Marin SA Memory circuit
US10261977B2 (en) * 2017-05-04 2019-04-16 University Of Rochester Resistive memory accelerator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024995A (ko) * 1996-09-26 1998-07-06 니시무로 타이조 반도체기억장치
US5991193A (en) * 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3838405A (en) * 1973-10-03 1974-09-24 Ibm Non-volatile diode cross point memory array
JPH02285593A (ja) * 1989-04-26 1990-11-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0418753A (ja) * 1990-05-11 1992-01-22 Olympus Optical Co Ltd 強誘電体メモリ
JPH04344383A (ja) * 1991-05-22 1992-11-30 Mitsubishi Electric Corp 磁性薄膜メモリおよびその読み出し方法
JP3086043B2 (ja) * 1992-01-21 2000-09-11 シャープ株式会社 半導体読み出し専用メモリのセンス増幅回路
US5410504A (en) * 1994-05-03 1995-04-25 Ward; Calvin B. Memory based on arrays of capacitors
TW287313B (ko) * 1995-02-20 1996-10-01 Matsushita Electric Ind Co Ltd
US5712612A (en) * 1996-01-02 1998-01-27 Hewlett-Packard Company Tunneling ferrimagnetic magnetoresistive sensor
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5792569A (en) * 1996-03-19 1998-08-11 International Business Machines Corporation Magnetic devices and sensors based on perovskite manganese oxide materials
JP3593472B2 (ja) * 1998-06-30 2004-11-24 株式会社東芝 磁気素子とそれを用いた磁気メモリおよび磁気センサ
US6128214A (en) 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
JP4327942B2 (ja) * 1999-05-20 2009-09-09 Ｔｄｋ株式会社 薄膜圧電素子
JP4491870B2 (ja) * 1999-10-27 2010-06-30 ソニー株式会社 不揮発性メモリの駆動方法
KR100366702B1 (ko) * 2000-02-03 2003-01-08 삼성전자 주식회사 쓰기 및 읽기 회로를 갖는 자기 터널 접합 소자를 이용한자기 랜덤 액세스 메모리
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980024995A (ko) * 1996-09-26 1998-07-06 니시무로 타이조 반도체기억장치
US5991193A (en) * 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors

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