JP4635759B2 - 記憶素子及び記憶装置 - Google Patents

Description

本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。

しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。

しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。

そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。

その１つの構成として、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造の記憶素子が提案されている。
この構成では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。

具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。

さらに、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ_３結晶材料を、ＳｒＲｕＯ_３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77，(２０００年)，ｐ．１３９

しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、温度上昇によりカルコゲナイド薄膜の結晶化が生じ、結晶化に伴って材料の特性が変化し、本来は高い抵抗の状態でデータを保持していたのが、高温環境下又は長期保存時に低い抵抗の状態に変化してしまう、等の問題を有する。

そして、例えば、上部電極と下部電極との間の記録材料に結晶材料を用いた場合には、アモルファス材料を用いた場合に比べると問題が多く、低価格で量産を行うことは難しい。
また、良質な結晶性を得るために、例えば７００℃といった高温処理を行う必要があり、予め形成されているＭＯＳトランジスタの特性を、熱により劣化させてしまう問題が生じる。
また、結晶成長を行うために、下地材料が限定され、例えば、単結晶材料を用いる必要が生じる。

さらに、例えば、下地材料に単結晶材料等の結晶材料を用いた場合には、理由は不明であったが、高抵抗状態から低抵抗状態にスイッチングする際に印加するスイッチング電圧のバラツキを生じやすい、という問題もあった。

そこで、これらの問題を解決するために、上部電極と下部電極との間に、希土類元素と酸素とを含有する薄膜を挟んだ構造とすることが考えられる。

しかしながら、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料及び希土類元素と酸素とを含有する薄膜が挟まれる構造の記憶素子では、短いパルス電圧を印加して書き込み（高抵抗状態から低抵抗状態にする記録動作）を行うときに、書き込みに失敗することがある。このように書き込みに失敗すると、記憶素子に正しく情報を記録することができない。

上述した問題の解決のために、本発明においては、短いパルス電圧を印加した場合でも正しく記録を行うことができ、情報の記録及び読み出しを容易に安定して行うことができる記憶素子及びこれを用いた記憶装置を提供するものである。

本発明の記憶素子は、第１の電極と第２の電極と、第１の電極及び第２の電極の間に挟まれ、酸化ガドリニウム膜から成る記憶用薄膜と、第１の電極及び第２の電極の間に挟まれ、記憶用薄膜と接して設けられ、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかのイオンとなる元素が含まれたイオン源層とを含み、素子の平面形状が正方形状であり、正方形の一辺の長さが５０ｎｍ以下であるものである。
また、本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。

上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に酸化ガドリニウム膜から成る記憶用薄膜が挟まれて、記憶用薄膜と接しているイオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかのイオンとなる元素が含まれているので、記憶用薄膜の抵抗状態が変化することを利用して、情報を記録することが可能になる。

具体的には、例えば、一方の電極側に正電位を印加して記憶素子に電圧をかけると、Ｃｕ，Ａｇ，Ｚｎがイオン化して記憶用薄膜内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶用薄膜中に留まり絶縁膜の不純物準位を形成することによって、記憶用薄膜の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎが再びイオン化して、元の状態に戻ることによって記憶用薄膜の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
即ち、記憶素子に電圧を印加することにより、記憶素子の抵抗が変化して情報の記録が行われる。

また、記憶素子の平面形状を正方形状として、正方形の一辺の長さを５０ｎｍ以下とすることにより、短いパルス電圧を印加して書き込み（高抵抗状態から低抵抗状態に遷移させる記録動作）を行った場合の書き込み失敗を抑制して、成功率を改善することができる。

上述の本発明の記憶装置の構成によれば、上述した本発明に係る記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電圧を印加して電流を流し、情報の記録や情報の消去を行うことができる。

上述の本発明によれば、記憶素子の書き込みの成功率を改善することができるため、情報の記録及び読み出しを容易に安定して行うことができる記憶素子及び記憶装置を実現することができる。
また、短い電圧パルスによって安定して記録を行うことができるため、記録に要する時間を短縮して、記録動作の高速化を図ることができる。

本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、下部電極１上にＣｕ，Ａｇ，Ｚｎのうちのいずれかの元素が含有された、イオン源層２が形成され、その上に記憶用薄膜３が形成され、この記憶用薄膜３上に上部電極４が形成されて構成されている。

下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
上部電極４には、下部電極１と同様、通常の半導体配線材料が用いられる。

また、イオン源層２は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕ，Ａｇ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
なお、このイオン源層２に、必要に応じて、Ｇｅや希土類元素等を添加することにより、耐熱性を向上することができる。

記憶用薄膜３は、希土類元素と酸素とを含有する材料、例えば、酸化ガドリニウム等の希土類酸化物を用いて構成することができる。
この記憶用薄膜３は、０．５ｎｍ〜１０ｎｍ程度の膜厚で形成する。
このように、記憶用薄膜３の膜厚を薄くすることにより、通常絶縁材料である希土類酸化物等から成る記憶用薄膜３に電流を流すことが可能になる。

上述した材料からなる記憶用薄膜３は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
そして、この記憶用薄膜３は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子１０全体の抵抗値の変化は、主として記憶用薄膜３により影響される。
従って、記憶用薄膜３の抵抗値の変化を利用して、記憶素子１０に情報の記録を行うことができる。

なお、図１に示す記憶素子１０では、イオン源層２の上に記憶用薄膜３が形成されているが、記憶用薄膜３の上にイオン源層２を形成してもよい。

本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。

まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層２に接する下部電極１側が負に、上部電極４側が正になるように、記憶素子１０に対して電圧を印加する。
ここで、このとき、記憶素子１０に印加する電圧を、正電圧（＋）と定義して、以下同様に定義して説明する。
記憶素子１０への正電圧の印加により、イオン源層２からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜３内を拡散していき、上部電極４側で電子と結合して析出する、或いは、記憶用薄膜３内部に拡散した状態で留まる。
すると、記憶用薄膜３内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶用薄膜３内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜３の抵抗値が低くなる。記憶用薄膜３以外の各層は、記憶用薄膜３の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜３の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、この過程（記録過程）のみで記録が完結する。

また、ＲＡＭ或いはＥＥＰＲＯＭ等の記憶装置へ応用する場合には、記憶素子１０を抵抗値の高い状態に戻す消去過程が必要である。
この消去過程においては、下部電極１側が正負に、上部電極４側が負になるように、記憶素子１０に対して負電圧（−）を印加する。
記憶素子１０への負電圧の印加により、記憶用薄膜３内に形成されていた電流パス或いは不純物準位を構成していたＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜３内を移動してイオン源層２側に戻る。
すると、記憶用薄膜３内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜３の抵抗値が高くなる。記憶用薄膜３以外の各層は元々抵抗値が低いので、記憶用薄膜３の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。

このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
即ち、記憶素子１０の抵抗値の高低により、２値の情報を記憶させることができる。

本実施の形態の記憶素子１０では、特に、図２に平面図を示すように、記憶素子１０の各メモリセル２０の平面形状を正方形状とする。各メモリセル２０の間は、絶縁層によって互いに導通しないように分離する。
さらに、正方形状のメモリセル２０の一辺の長さｒを、記憶素子１０の「素子サイズ」と規定する。
そして、記憶素子１０の素子サイズ、即ちメモリセル２０の一辺の長さｒを７０ｎｍ以下、より好ましくは５０ｎｍ以下とする。

上述の本実施の形態の記憶素子の構成によれば、記憶素子１０の素子サイズ、即ち正方形状のメモリセル２０の一辺の長さｒを７０ｎｍ以下とすることにより、短い電圧パルスを印加して記憶素子１０に書き込み（高抵抗状態から低抵抗状態に遷移させる記録動作）を行った場合の書き込み失敗を抑制して、書き込みの成功率を改善することができる。
これにより、記憶素子に情報の記録を正しく安定して行うことができる。また、短い電圧パルスによって安定して記録を行うことができるため、記録に要する時間を短縮して、記録動作の高速化を図ることができる。

さらに、記憶素子１０の素子サイズ、即ち正方形状のメモリセル２０の一辺の長さｒを５０ｎｍ以下とすることにより、記憶素子１０の抵抗値のばらつき、特に抵抗値が高い消去状態の抵抗値のばらつきを、低減することが可能になる。
このように記憶素子１０の抵抗値のばらつきを低減することができるため、エラーレートを小さくして、読み出し抵抗マージンを飛躍的に向上することができる。

従って、本実施の形態によれば、記憶素子１０に対して、情報の記録及び読み出しを容易に安定して行うことができる記憶素子１０及び記憶装置を実現することができる。

上述の実施の形態では、記憶素子１０のメモリセル２０の平面形状を正方形状として、正方形の一辺ｒを、本発明に係る素子サイズとして規定したが、メモリセルの平面形状をその他の形状とした構成にも本発明を適用することができる。

ここで、メモリセル２０の平面形状を、正方形状以外の形状とした場合の、記憶素子１０の素子サイズの規定箇所を、図３Ａ〜図３Ｃに示す。
図３Ａに示すように、メモリセル２０の平面形状を長方形（矩形）とした場合には、短辺の長さＳを素子サイズとして規定する。
図３Ｂに示すように、メモリセル２０の平面形状を円形状とした場合には、直径の長さ２Ｒを素子サイズとして規定する。
図３Ｃに示すように、メモリセル２０の平面形状を楕円形状とした場合には、短軸長Ｂを素子サイズとして規定する。

なお、一般的な素子サイズとしては、その他の部分（例えば長軸や対角線の長さ等）を規定することも考えられるが、通常、各メモリセル記憶素子に接続される配線が縦横に配置され、配線と接続される電極も配線に対応して略正方形状や略矩形状とされるため、読み出し抵抗マージンに影響するパラメータとしての素子サイズは、正方形の一辺等の配線に沿った方向の寸法を規定する。
長方形状や楕円形状のような場合には、長辺又は長軸の長さよりも、短辺又は短軸の長さの方が記憶素子の抵抗値のばらつきへの影響が大きいため、短辺又は短軸の長さを素子サイズとして規定する。

次に、このような構成の記憶素子１０を用いた、本発明に係る記憶装置（メモリ）の実施の形態を説明する。

まず、本発明に係る記憶装置の一実施の形態の概略構成図（斜視図）を、図４に示す。
この記憶装置は、複数のワード線ＷＬと、これらワード線ＷＬと直交する複数のビット線ＢＬとを有し、ワード線ＷＬとビット線ＢＬとの各交点に、図１及び図２に示したような記憶素子１０（１，２，３，４）が配置されてメモリセル２０が形成され、このメモリセル２０が多数配置されることにより、メモリセルアレイが形成されている。図４では、３×３個のメモリセル２０がマトリクス状に配列された構成のメモリセルアレイを示している。

本実施の形態の記憶装置では、上述した構成（素子サイズが７０ｎｍ以下である構成）の記憶素子１０を用いて記憶装置を構成することにより、短い電圧パルスを印加して書き込みを行った場合の、記憶素子１０の書き込み成功率が高くなることから、情報の記録を安定して行うことができる。また、短い電圧パルスによっても情報の記録を安定して行うことが可能になるため、記録動作に要する時間を短縮して、高速化を図ることができる。
また、素子サイズが５０ｎｍ以下である構成の記憶素子１０を用いて記憶装置を構成することにより、読み出し抵抗マージンを大きくすることができることから、読み出し時のエラーの発生が少なく、記録された情報の読み出しを安定して行うことができる。
即ち、安定して動作する、信頼性の高い記憶装置を実現することができる。

また、本発明に係る記憶装置の他の実施の形態の概略構成図（断面図）を、図５に示す。図５では、記憶装置を構成する１つの記憶素子１０に対応する部分の断面構成を示している。
この記憶装置は、基板５、例えばシリコン基板上に、ソース領域６、ドレイン領域７、ゲート電極８から成るトランジスタ（ＭＯＳトランジスタ）９を有する。ゲート電極８はワード線ＷＬを構成している。そして、ソース領域６には、プラグ層１５・金属配線層１６・プラグ層１７を介して、図１及び図２に示した構成の記憶素子１０の下部電極１が接続されている。ドレイン領域７には、プラグ層１５を介して金属配線層１６が接続されている。また、記憶素子１０の上部電極４が、図示しないビット線ＢＬに接続される。
そして、図５に示す構成のメモリセルを多数形成することにより、記憶装置（メモリ）が構成される。

本実施の形態の記憶装置では、下部電極１が、記憶素子１０の他の層２，３，４よりも小さいパターンで形成されているため、この下部電極１のパターンによって、実際のメモリセル２０の範囲が規定される。そのため、記憶素子１０の素子サイズとして、下部電極１の寸法を、前述したように規定する。
例えば、下部電極１の平面形状を正方形状として、その一辺の長さｒを７０ｎｍ以下、より好ましくは５０ｎｍ以下とする。

本実施の形態の記憶装置においても、上述した構成（素子サイズが７０ｎｍ以下である構成）の記憶素子１０を用いて記憶装置を構成することにより、短い電圧パルスを印加して書き込みを行った場合の、記憶素子１０の書き込み成功率が高くなることから、情報の記録を安定して行うことができる。また、短い電圧パルスによっても情報の記録を安定して行うことが可能になるため、記録動作に要する時間を短縮して、高速化を図ることができる。
また、素子サイズが５０ｎｍ以下である構成の記憶素子１０を用いて記憶装置を構成することにより、読み出し抵抗マージンを大きくすることができることから、読み出し時のエラーの発生が少なく、記録された情報の読み出しを安定して行うことができる。
即ち、安定して動作する、信頼性の高い記憶装置を実現することができる。

なお、上述した各実施の形態では、記憶素子１０を構成する各層１，２，３，４をメモリセル２０毎に分離した構成として説明しているが、記憶用薄膜３を含む一部の層を隣接するメモリセル２０で共通に形成してもよい。ただし、下部電極１或いは上部電極４のいずれか一方は、絶縁層によりメモリセル２０毎に分離する。
記憶用薄膜３が希土類元素と酸素とを有して成り、絶縁性を有するので、隣接するメモリセル２０と記憶用薄膜３を共通に形成しても、導通することがない。
これにより、共通に形成した層ではパターニングの精度を高くする必要がなくなることから、素子サイズを微細化しやすくなる利点を有する。

（実施例）
続いて、本発明の記憶素子を実際に作製して、その特性を調べた。
実際の記憶装置では、図４や図５に示したように、アレイ状に記憶素子を配列させていたり、記憶素子部以外にもトランジスタ等の回路素子が存在したりするが、ここでは、記憶素子の読み出し抵抗マージンを調べる目的で、図６Ａに平面図、図６Ｂに図６ＡのＡ−Ａ´断面図をそれぞれ示す特性評価用テストデバイス（特性評価用素子）を作製して、特性の測定・評価を行った。

この特性評価用テストデバイスは、シリコン基板上に各メモリセルの記憶素子１０に共通する下部電極１が成膜され、記憶素子のイオン源層２及び記憶用薄膜３の積層膜１１が下部電極２１上の絶縁層２２の開口を通じて、下部電極２１に接続された構成となっている。
そして、積層膜１１と下部電極２１とが接続された部分がメモリセル２０となり、この部分の形状が図６Ａに示すように正方形状となっている。
また、記憶素子の積層膜１１（２，３）は、メモリセル２０の周囲を含み、図６Ａに示す縦長の素子形成領域２３に形成されている。上部電極４は、素子形成領域２３に沿って縦長に形成されている。素子形成領域２３の左右に下部電極接続用端子パッド２４が形成され、上部電極４の両端に上部電極接続用端子パッド２５が形成されている。

具体的には、次のようにして、図６Ａ及び図６Ｂに示した特性評価用テストデバイスを作製した。
まず、厚さ２ｍｍのシリコン基板上に下部電極２１（１）として膜厚１００ｎｍのＷ膜を、絶縁層２２としてＳｉＯ_２を、順次成膜した。
その後、フォトリソグラフィを用いて、メモリセルとなる部分と下部電極接続用端子パッドとなる部分とを除く、それ以外の部分をマスクにより覆って、絶縁層２２のＳｉＯ_２を選択的にエッチングした。このとき、メモリセルとなる部分、即ち下部電極２１上の絶縁層２２の開口の平面形状を正方形状として、正方形の一辺の長さｒが、それぞれ３０ｎｍ，５０ｎｍ，１００ｎｍ，１５０ｎｍである４種類の開口を、同一ウエハのシリコン基板に各種類それぞれ多数形成した。

次に、絶縁層２２の開口を覆って、記憶素子１０のイオン源層２及び記憶用薄膜３を順次成膜して、これらの積層膜１１を形成した。このとき、イオン源層２としては、膜厚２０ｎｍのＣｕＧｅＴｅＧｄ膜と膜厚１２ｎｍのＣｕ膜との積層膜を形成し、記憶用薄膜３としては、希土類酸化物である酸化ガドリニウム膜を膜厚３ｎｍで形成した。
次に、この積層膜１１（２，３）に対して、フォトリソグラフィを用いて、素子形成領域２３となる横２００μｍ×縦６００μｍの範囲をマスクした後に、Ａｒプラズマにより、積層膜１１（２，３）をエッチングした。
さらに、上部電極４及び端子パッド２４，２５となる部分以外を、フォトリソグラフィを用いてマスクした後に、ＤＣマグネトロンスパッタ法を用いて、電極材料を成膜した。そして、公知のリフトオフ法によりマスクを除去して、それぞれ電極材料から成る、上部電極４、下部電極接続用端子パッド２４、上部電極接続用端子パッド２５を形成した。上部電極４としては、膜厚２０ｎｍのＣｒ膜・膜厚１００ｎｍのＣｕ膜・膜厚１００ｎｍのＡｕ膜の積層膜を形成した。
このようにして、正方形状のメモリセル２０の一辺の長さｒが、それぞれ３０ｎｍ，５０ｎｍ，１００ｎｍ，１５０ｎｍである４種類の特性評価用テストデバイスを、シリコン基板に各種類それぞれ多数作製した。

（特性評価）
次に、作製した特性評価用テストデバイスを用いて、記憶素子１０の特性を調べた。

（書き込み成功率）
正方形状のメモリセル２０の一辺の長さｒが異なる４種類の特性評価用テストデバイスを、各種類それぞれ７２個、合計２８８個選び、各特性評価用テストデバイスについて、２．５Ｖのパルス電圧を印加して書き込みを行った。
そして、各種類の７２個の特性評価用テストデバイスにおいて、書き込み動作の後の抵抗値を測定し、書き込みが成功して低抵抗状態となった素子の比率、即ち書き込み成功率を求めた。
上述した方法による書き込み成功率の算出を、１００ｍ秒（１００ｍｓ）、１ｍ秒（１ｍｓ）、１００μ秒（１００μｓ）の３種類のパルス幅のパルス電圧について、それぞれ行った。
測定結果として、それぞれのパルス幅における、素子サイズ（メモリセル２０の一辺の長さｒ）と書き込み成功率との関係を図７に示す。

図７より、それぞれのパルス幅において、素子サイズが大きくなるほど、書き込み成功率が低下する傾向があることがわかる。
そして、パルス幅を短くして１ｍ秒にしたときに、書き込み成功率を９０％以上にするためには、素子サイズを７０ｎｍ以下とする必要があることがわかる。
また、パルス幅をさらに短くして１００μ秒としたときに、書き込み成功率を９０％以上にするためには、素子サイズを５０ｎｍ以下とする必要があることがわかる。

（読み出し抵抗マージン）
正方形状のメモリセル２０の一辺の長さｒが異なる４種類の特性評価用テストデバイスを、各種類それぞれ１２０個、合計４８０個選び、各特性評価用テストデバイスについて、消去状態即ち高抵抗状態の抵抗値Ｒ_Ｈｉｇｈと、書き込み状態即ち低抵抗状態の抵抗値Ｒ_ＬＯＷとを測定した。
具体的には、高抵抗状態とした記憶素子１０に書き込み閾値電圧よりも小さい読み出し電圧を印加して抵抗値を測定し、さらに書き込み電圧を印加して記憶素子１０を低抵抗状態とした後に、高抵抗状態と同一の読み出し電圧を印加して抵抗値を測定した。なお、前述した書き込みの失敗が生じると、読み出し抵抗マージンを正しく算出することができないため、書き込み電圧として、パルス電圧ではなく、２．５Ｖの一定電圧を印加して、書き込みの失敗が生じないようにした。
そして、各種類の１２０個の特性評価用テストデバイスにおいて、これらの抵抗値Ｒ_Ｈｉｇｈ，Ｒ_ＬＯＷの平均値及び分散を求めた。
ここで、読み出し抵抗マージンを、以下の式（１）のように定義する。

この式（１）において、各項の意味は以下の通りである。
Ｍａｒｇｉｎ：読み出し抵抗マージン
Ａｖｇ（Ｒ_Ｈｉｇｈ）：消去状態（高抵抗状態）における抵抗値の平均値
Ａｖｇ（Ｒ_Ｌｏｗ）：書き込み状態（低抵抗状態）における抵抗値の平均値
σ（Ｒ_Ｈｉｇｈ）：消去状態（高抵抗状態）における抵抗値の分散
σ（Ｒ_Ｌｏｗ）：書き込み状態（低抵抗状態）における抵抗値の分散
Ｍａｘ｛Ａ，Ｂ｝：Ａ，Ｂの最大値

この読み出し抵抗マージンが大きいほど、高抵抗状態及び低抵抗状態の明確な分離が可能となり、読み出し時のエラーレートを低減することができる。
そして、高抵抗状態の抵抗値及び低抵抗状態の抵抗値が、いずれも正規分布であると仮定すると、読み出し抵抗マージンが６以上であれば、９９％以上の動作率となる。

各種類の特性評価用テストデバイスについて、動作マージンとして、上述した式（１）に従って、読み出し抵抗マージンを算出した。
素子サイズ（メモリセル２０の一辺の長さｒ）と動作マージンとの関係を図８に示す。

図８より、素子サイズ（メモリセル２０の一辺の長さｒ）を５０ｎｍ以下とすることにより、動作マージンが６以上と大きくなることがわかる。

従って、素子サイズを５０ｎｍ以下とすれば、動作マージンが６以下となり、高抵抗状態と低抵抗状態とを９９％以上分離することができ、エラーレートの非常に小さい記憶素子となることがわかる。

以上の結果から、記憶素子の素子サイズを５０ｎｍ以下とすることにより、１００μ秒の短い電圧パルスを印加して書き込みを行っても、書き込み成功率を９０％以上確保することができると共に、読み出しマージンを低減することができることがわかる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の記憶素子の一実施の形態の概略構成図（断面図）である。 図１の記憶素子の平面図である。 Ａ〜Ｃ メモリセルを各種の平面形状とした場合の素子サイズの規定箇所を示す図である。 図１の記憶素子を用いた、本発明の記憶装置の一実施の形態の概略構成図である。 図１の記憶素子を用いた、本発明の記憶装置の他の実施の形態の概略構成図である。 Ａ 特性評価用テストデバイスの平面図である。 Ｂ 図６ＡのＡ−Ａ´における断面図である。 素子サイズと書き込み成功率との関係を示す図である。 素子サイズと動作マージンとの関係を示す図である。

符号の説明

１ 下部電極、２ イオン源層、３ 記憶用薄膜、４ 上部電極、５ 基板、６ ソース領域、７ ドレイン領域、８ ゲート電極、９ トランジスタ、１０ 記憶素子、２０ メモリセル、２１ シリコン基板、２２ 絶縁層、２３ 素子形成領域、ＷＬ ワード線、ＢＬ ビット線

Claims (4)

1. 第１の電極と、
   第２の電極と、
   前記第１の電極及び前記第２の電極の間に挟まれ、酸化ガドリニウム膜から成る記憶用薄膜と、
   前記第１の電極及び前記第２の電極の間に挟まれ、前記記憶用薄膜と接して設けられ、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかのイオンとなる元素が含まれたイオン源層とを含み、
   素子の平面形状が正方形状であり、正方形の一辺の長さが５０ｎｍ以下である
   記憶素子。
2. 前記イオン源層がＣｕＧｅＴｅＧｄ膜である、請求項１に記載の記憶素子。
3. 第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に挟まれ、酸化ガドリニウム膜から成る記憶用薄膜と、前記第１の電極及び前記第２の電極の間に挟まれ、前記記憶用薄膜と接して設けられ、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかのイオンとなる元素が含まれたイオン源層とを含み、素子の平面形状が正方形状であり、正方形の一辺の長さが５０ｎｍ以下である記憶素子と、
   前記第１の電極側に接続された配線と、
   前記第２の電極側に接続された配線とを有し、
   前記記憶素子が多数配置されて成る
   記憶装置。
4. 前記記憶素子の前記イオン源層がＣｕＧｅＴｅＧｄ膜である、請求項３に記載の記憶装置。

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