JP2006344951A - 相変化記憶素子及びその製造方法 - Google Patents
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Abstract
【解決手段】相変化記憶素子は、所定の下地層を備えた半導体基板21上に形成された酸化膜24と、酸化膜24内に形成されたパッド形の下部電極25と、下部電極25上に、下部電極25の中心部をシールドし周縁部を露出させるように形成されたマスキングパターン26aと、マスキングパターン26a及び下部電極25のうちの露出した周縁部を含み、酸化膜24上に形成された相変化膜28aと、相変化膜28a上に形成された上部電極29aとを備えている。
【選択図】図2E
Description
22 層間絶縁膜
23 タングステンプラグ
24 第1酸化膜
25 下部電極
26 第2酸化膜
26a 酸化膜パターン
27 ダイブロック高分子化合物膜
27a 多孔性ポリスチレンパターン
28 相変化膜形成用物質膜
28a 相変化膜
29 上部電極形成用物質膜
29a 上部電極
30 相変化セル
Claims (11)
- 所定の下地層を備えた半導体基板上に形成された酸化膜と、
前記酸化膜内に形成されたパッド形の下部電極と、
前記下部電極上に、該下部電極の中心部をシールドし周縁部を露出させるように形成されたマスキングパターンと、
前記マスキングパターン及び前記下部電極のうちの露出した前記周縁部を含み、前記酸化膜上に形成された相変化膜と、
前記相変化膜上に形成された上部電極とを備えることを特徴とする相変化記憶素子。 - 前記マスキングパターンが、酸化物で形成されていることを特徴とする請求項1に記載の相変化記憶素子。
- 前記マスキングパターンの大きさが、ナノオーダーであることを特徴とする請求項1に記載の相変化記憶素子。
- タングステンプラグを含む層間絶縁膜が形成された半導体基板を準備するステップと、
前記半導体基板上に第1酸化膜を形成するステップと、
前記第1酸化膜内に前記タングステンプラグとコンタクトしたパッド形の下部電極を形成するステップと、
前記下部電極を含む前記第1酸化膜上に、第2酸化膜を形成するステップと、
前記第2酸化膜上に、前記下部電極の中心部に対応する前記第2酸化膜の部分を覆う多孔性ポリスチレンパターンを形成するステップと、
前記多孔性ポリスチレンパターンを利用して、前記第2酸化膜をエッチングすることにより、前記下部電極の中心部をシールドし、周縁部を露出させた酸化膜パターンを形成するステップと、
前記多孔性ポリスチレンパターンを除去するステップと、
前記酸化膜パターン及び前記下部電極のうちの露出した前記周縁部を含む前記第2酸化膜上に、前記下部電極の前記周縁部とコンタクトする相変化膜及び上部電極を順に形成するステップとを含むことを特徴とする相変化記憶素子の製造方法。 - 前記下部電極を、ダマシン法により形成することを特徴とする請求項4に記載の相変化記憶素子の製造方法。
- 前記下部電極を、TiN、Ti−W、Al、Cu及びW−Siのうちのいずれか1つにより形成することを特徴とする請求項4に記載の相変化記憶素子の製造方法。
- 前記多孔性ポリスチレンパターンを、ポリスチレン及びポリメチルメタクリレートで構成されたダイブロック高分子化合物膜から、有機溶剤を用いて、前記ポリメチルメタクリレートを除去することによって形成することを特徴とする請求項4に記載の相変化記憶素子の製造方法。
- 前記第2酸化膜を、CHF3及びArガスを利用してエッチングすることを特徴とする請求項4に記載の相変化記憶素子の製造方法。
- 前記酸化膜パターンを、ナノオーダーの大きさに形成することを特徴とする請求項4に記載の相変化記憶素子の製造方法。
- 前記相変化膜を、Ge−Sb−Te、Ge−Bi−Te、又はAg、In及びBiのうちの少なくとも1つがドープされたSb−Te、又はAg、In及びSnのうちの少なくとも1つがドープされたBi−Teによって形成することを特徴とする請求項4に記載の相変化記憶素子の製造方法。
- 前記上部電極を、Al、Ti、Ta、Ta−Si−N、TaN、Ru、TiN、Ti−W及びTi−Al−Nのうちのいずれか1つにより形成することを特徴とする請求項4に記載の相変化記憶素子の製造方法。
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