JP2006019688A - 相変化記憶素子及びその製造方法 - Google Patents
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Abstract
【解決手段】 下部パターンがその上面に備えられた半導体基板と、下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、層間絶縁膜内に形成されたコンタクトプラグと、コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第1酸化膜と、コンタクトホールの側壁に形成されたスペーサと、スペーサ及び下部電極上にスペーサ形態で形成された相変化膜と、相変化膜の上部部分が露出するようにコンタクトホール内に埋め込まれる第2酸化膜と、露出した相変化膜部分とコンタクトするように第1酸化膜上に形成された上部電極とを有する。
【選択図】図3
Description
相変化記憶素子の長所はSOC(System On Chip)で製作しやすく、次世代メモリ半導体の中では生産コストが低いほうである。さらに、相変化記憶素子の処理速度は5nsと非常に速く、消費電力が低く、動作温度の範囲は−196〜180℃と広い領域を有している。
図1に示すように、相変化薄膜を溶融温度(Melting Temperature:Tm)より高い温度で第1動作(First Operation;T1)時間加熱した後に冷却させれば、相変化薄膜は非晶質状態(Amorphous State)に変わる(符号Aの状態)。反対に、相変化薄膜を溶融温度(Tm)より低く結晶化温度(Crystallization Temperature:Tc)より高い温度で第1動作(T1)より長い第2動作(Second Operation:T2)時間加熱した後に冷却させれば、相変化薄膜は結晶質状態(Crystalline State)に変わる(符号Bの状態)。ここで、非晶質状態を有する相変化薄膜の比抵抗は結晶質状態を有する相変化薄膜の比抵抗より高い。
図2に示すように、従来の相変化記憶素子は下部電極3を含む半導体基板1上に層間絶縁膜5を形成する。次に、層間絶縁膜5をエッチングしてソース領域等と電気的に連結されるコンタクトプラグ7を形成した後に、コンタクトプラグ7を含んだ基板結果物上に相変化膜9を形成する。続いて、相変化膜9上に上部電極11を形成する。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする。
前記スペーサは、窒化膜より形成されることを特徴とする。
前記第1酸化膜は、HDP、USG、SOG、BPSG、PSG、TEOS、及びHLD酸化膜から構成されるグループから選択されるいずれか一つより形成されることを特徴とする。
前記相変化膜は、平面図上から見て、ドーナッツ形状で形成することを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする。
前記スペーサは、窒化膜で形成することを特徴とする。
前記第1酸化膜は、HDP、USG、SOG、BPSG、PSG、TEOS、及びHLD酸化膜から構成されるグループから選択されるいずれか一つによって形成することを特徴とする。
従って、相変化に必要とする電流量を減少させることにより、相変化記憶素子の速度を向上させることができる効果がある。
図3に示すように、本発明の相変化記憶素子はその上面に下部パターン(図示していない)を含む半導体基板21上に下部パターンを覆うように層間絶縁膜22が形成され、層間絶縁膜22内にコンタクトプラグ23が形成される。コンタクトプラグ23及びこれに隣接した層間絶縁膜22上に下部電極24が形成される。下部電極24を含んだ層間絶縁膜22上に形成され、下部電極24を露出させるコンタクトホール26を備えた第1酸化膜25が形成される。コンタクトホール26の側壁にスペーサ27が形成され、スペーサ27及び下部電極24上にスペーサ形態で相変化膜28が形成される。相変化膜28の上部部分が露出するようにコンタクトホール26内に埋め込まれる第2酸化膜29が形成される。露出した相変化膜28部分とコンタクトするように第1酸化膜25上に上部電極30が形成される。
まず、図4に示すように、下部パターン(図示していない)をその上面に備えた半導体基板21上に下部パターンを覆うように第1層間絶縁膜22を形成する。次に、層間絶縁膜22内にコンタクトプラグ23を形成し、コンタクトプラグ23及びこれに隣接した層間絶縁膜22上に下部電極24を形成する。その際、下部電極24はポリシリコン膜または金属膜で形成する。
次に、コンタクトホール26を埋め込むように第1酸化膜25上に第2酸化膜29を蒸着する。続いて、相変化膜28の上段部分が露出するように第2酸化膜29をエッチバックする。
22 層間絶縁膜
23 コンタクトプラグ
24 下部電極
25 第1酸化膜
26 コンタクトホール
27 スペーサ
28 相変化膜
29 第2酸化膜
30 上部電極
Claims (11)
- 下部パターンがその上面に備えられた半導体基板と、
前記下部パターンを覆うように半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成されたコンタクトプラグと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に形成された下部電極と、
前記下部電極を含んだ層間絶縁膜上に形成され、下部電極を露出させるコンタクトホールを備えた第1酸化膜と、
前記コンタクトホールの側壁に形成されたスペーサと、
前記スペーサ及び下部電極上にスペーサ形態で形成された相変化膜と、
前記相変化膜の上部部分が露出するようにコンタクトホール内に埋め込まれる第2酸化膜と、
前記露出した相変化膜部分とコンタクトするように第1酸化膜上に形成された上部電極とを有することを特徴とする相変化記憶素子。 - 前記相変化膜は、平面図上から見て、ドーナッツ形状であることを特徴とする請求項1記載の相変化記憶素子。
- 前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする請求項1記載の相変化記憶素子。
- 前記スペーサは、窒化膜より形成されることを特徴とする請求項1記載の相変化記憶素子。
- 前記第1酸化膜は、HDP、USG、SOG、BPSG、PSG、TEOS、及びHLD酸化膜から構成されるグループから選択されるいずれか一つより形成されることを特徴とする請求項1記載の相変化記憶素子。
- 下部パターンをその上面に備えた半導体基板を提供するステップと、
前記下部パターンを覆うように半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜内にコンタクトプラグを形成するステップと、
前記コンタクトプラグ及びこれに隣接した層間絶縁膜上に下部電極を形成するステップと、
前記下部電極を含んだ層間絶縁膜上に第1酸化膜を形成するステップと、
前記第1酸化膜をエッチングして下部電極を露出させるコンタクトホールを形成するステップと、
前記コンタクトホールの側壁にスペーサを形成するステップと、
前記スペーサ及び下部電極上にスペーサ形態で相変化膜を形成するステップと、
前記コンタクトホールを埋め込むように第1酸化膜上に第2酸化膜を蒸着するステップと、
前記相変化膜の上部部分が露出するように第2酸化膜をエッチバックするステップと、
前記露出した相変化膜部分とコンタクトするように第1酸化膜上に上部電極を形成するステップとを有することを特徴とする相変化記憶素子の製造方法。 - 前記第1酸化膜は、その形成後にCMP工程を用いて表面平坦化を実施することを特徴とする請求項6記載の相変化記憶素子の製造方法。
- 前記相変化膜は、平面図上から見て、ドーナッツ形状で形成することを特徴とする請求項6記載の相変化記憶素子の製造方法。
- 前記下部電極及び上部電極は、ポリシリコン膜または金属膜で形成することを特徴とする請求項6記載の相変化記憶素子の製造方法。
- 前記スペーサは、窒化膜で形成することを特徴とする請求項6記載の相変化記憶素子の製造方法。
- 前記第1酸化膜は、HDP、USG、SOG、BPSG、PSG、TEOS、及びHLD酸化膜から構成されるグループから選択されるいずれか一つによって形成することを特徴とする請求項6記載の相変化記憶素子の製造方法。
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