JP2003115574A - ワンタイムプログラマブルヒューズ／アンチヒューズの組み合わせを用いたメモリセル - Google Patents
ワンタイムプログラマブルヒューズ／アンチヒューズの組み合わせを用いたメモリセルInfo
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Abstract
(57)【要約】
【課題】 高密度、低コストのOTPメモリを提供すること。
【解決手段】 互いに直列のヒュース゛(130,330)及びアンチヒュー
ス゛(180,380)を含むワンタイムフ゜ロク゛ラマフ゛ルメモリセル(100,300)。該
メモリセルは、2つの状態、すなわち初期状態及び書込(フ゜ロク゛
ラムされた)状態を有する。初期状態では、セルの抵抗値が
有限となり、典型的にはアンチヒュース゛の比較的高い抵抗値に
より支配される。書込状態では、抵抗値はヒュース゛が溶断
する結果として開回路となることにより無限となる。セル
は、該セルの両端に臨界電圧を印加し臨界電流を生成して
ヒュース゛を開回路とすることでフ゜ロク゛ラムすることが可能であ
る。臨界電圧が印加されると、アンチヒュース゛(180,380)が溶
断され、次いで高電流ハ゜ルスがヒュース゛に加えられる。メモリセル
の両端に読出電圧を印加することにより状態が検出され
る。メモリがフ゜ロク゛ラムされていない場合には、測定可能な量
の電流が流れる。メモリがフ゜ロク゛ラムされていない場合には電
流は全く流れない。
ス゛(180,380)を含むワンタイムフ゜ロク゛ラマフ゛ルメモリセル(100,300)。該
メモリセルは、2つの状態、すなわち初期状態及び書込(フ゜ロク゛
ラムされた)状態を有する。初期状態では、セルの抵抗値が
有限となり、典型的にはアンチヒュース゛の比較的高い抵抗値に
より支配される。書込状態では、抵抗値はヒュース゛が溶断
する結果として開回路となることにより無限となる。セル
は、該セルの両端に臨界電圧を印加し臨界電流を生成して
ヒュース゛を開回路とすることでフ゜ロク゛ラムすることが可能であ
る。臨界電圧が印加されると、アンチヒュース゛(180,380)が溶
断され、次いで高電流ハ゜ルスがヒュース゛に加えられる。メモリセル
の両端に読出電圧を印加することにより状態が検出され
る。メモリがフ゜ロク゛ラムされていない場合には、測定可能な量
の電流が流れる。メモリがフ゜ロク゛ラムされていない場合には電
流は全く流れない。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にプログラマ
ブルメモリセルに関し、特にワンタイムプログラマブル
メモリセルに関する。 【０００２】 【従来の技術】近年、半導体素子に対する需要が急激に
高まっている。現代社会において、コンシューマ電子装
置の普及は容易に目にすることができる。コンシューマ
電子装置の大部分又は全てが、半導体素子の開発によっ
て製造可能になる。コンシューマ電子装置がより小型
に、より複雑に、そしてより低価格になるにつれて、今
日の市場においては、メモリを含む、更に低価格でより
高密度の半導体素子が益々要求されるようになる。 【０００３】メモリの分野では、特に不揮発性メモリ、
すなわち電源が供給されない場合であってもデータが消
去されないメモリに対し、更に密度を増し、コストを下
げることが相変わらず求められている。 【０００４】不揮発性メモリは、ワンタイムプログラマ
ブル（OTP）の（すなわち一回限りプログラム可能な）
もの、又はリプログラマブルの（すなわち再プログラム
可能な）とすることが可能なものである。その名称が示
唆するように、OTPメモリは一度だけプログラミングさ
れ、全ての実用的な目的で永続的なものである。大部分
のOTPメモリは、1）アンチヒューズ、2）ヒューズ、3）
電荷蓄積（EPROM）、及び4）マスクROMの４つの基本的
なタイプに分類することができる。 【０００５】 【発明が解決しようとする課題】上記の既存のOTPメモ
リ技術は、4λ2（すなわちクロスポイントメモリの最小
セルサイズ）よりも著しく大きなセルサイズに基づくも
のである。更に、各々の場合に、メモリセルは、単結晶
シリコン基板上に構成された１つの平面上にある複数の
メモリ素子からなり、そのメモリアレイの周囲にセンス
電極及びプログラミング電極が配置される。単結晶シリ
コントランジスタは、上記技術の場合には複数のメモリ
素子からなる集積部品であるため、互いの上にメモリ層
を積層させて密度を増大させることは不可能である。そ
の結果として、高密度、低コストのOTPメモリを製造す
るのが困難となる。 【０００６】 【課題を解決するための手段】一態様では、メモリセル
の１つの典型的な実施形態は、第１の方向に延びる上部
導体と、第２の方向に延びる底部導体とを含むことが可
能である。該上部導体及び底部導体は、２つの導体の交
差する場所に重複領域を画定する。該上部導体及び底部
導体は互いに電気的に接続される。メモリセルはまた、
上部導体と底部導体との間の重複領域内に形成されるヒ
ューズを含むことが可能である。該ヒューズもまた、上
部導体及び底部導体との電気的接続を有することが可能
である。更に、メモリセルは、ヒューズと電気的に直列
なアンチヒューズを含むことが可能である。該アンチヒ
ューズもまた上部導体と底部導体との間に形成すること
が可能である。該ヒューズは垂直方向に配向され、すな
わち、その電流は該ヒューズ内を実質的に垂直方向に流
れる。 【０００７】別の態様では、メモリセルを製造する方法
の１つの典型的な実施形態は、第１の方向に延びる上部
導体を形成し、及び第２の方向に延びる底部導体を形成
して、該上部導体と底部導体との交差位置に重複領域が
画定されるようにする、という各ステップを含むことが
可能である。該上部導体及び底部導体は互いに電気的に
接続することが可能である。該方法はまた、上部導体と
底部導体との間の交点にヒューズを形成するステップを
含むことが可能である。該方法は更に、ヒューズと電気
的に直列にアンチヒューズを形成するステップを含むこ
とが可能である。 【０００８】上述の典型的な実施形態は、特定態様の達
成を可能にするものである。例えば、メモリセルのサイ
ズを著しく低減させることができる。これにより、非常
に低いコストで高密度のOTPメモリセルを提供すること
が可能となる。また、該メモリセルは、標準的な半導体
プロセス及び材料を使用して製造することが可能なもの
であり、それゆえ、現時点での最新の製造手段以外の設
備投資の必要性を殆ど又は全く必要なくすことが可能で
ある。更に、メモリセル内の電流が基板面に対して実質
的に垂直（縦方向）に流れるため、隣接する導体間にセ
ルを挿入することが可能となる。詳細には、セルを導体
のクロスポイントアレイの交差位置に配置してクロスポ
イントOTPメモリアレイを形成することが可能となる。
該クロスポイントメモリアレイは、各メモリセルの平面
の面積が4λ2となるように製造することが可能である。
これらのアレイの平面を互いの上に積層して密度を著し
く高めることが可能となる。 【０００９】 【発明の実施の形態】本発明の特徴は、図面に関連する
以下の説明から当業者には明らかとなろう。 【００１０】単純化及び例示を目的として、本発明の原
理を主にその典型的な実施形態を参照して説明する。し
かし、これと同じ原理を多くのタイプのメモリセル及び
その製造方法に等しく適用可能であることが当業者には
理解されよう。 【００１１】一般に、本発明の特定の態様によるメモリ
セルは、２つの導体の重複領域（例えば交点）に配置さ
れる。該メモリセルは一般にアンチヒューズと直列に接
続されたヒューズを含む。該アンチヒューズは、最初に
高抵抗を有し、臨界電圧又は臨界電流が加えられた際に
比較的低い抵抗に変化する素子である。 【００１２】図５Ａは、本発明の一態様による典型的な
アンチヒューズの抵抗特性を示している。図示するよう
に、アンチヒューズは、最初に高抵抗R1AFを有する。時
刻t0で臨界電圧VCが印加された際に、アンチヒューズ内
に電流が流れ始める。時刻t1でアンチヒューズは破壊さ
れて比較的低い抵抗R2AFになる。電圧VCが印加され続け
ると、時刻t1後にアンチヒューズ内に大きな電流が流れ
る。 【００１３】アンチヒューズは、絶縁体材料、導電性材
料により分離された絶縁体材料からなる多層積層体、導
電性の含有物を内部に分散させた絶縁性材料のマトリッ
クス、非晶質及び結晶質半導体材料、相変化材料、又は
Si及びシリサイド形成(silicide-forming)金属の多層積
層体の組み合わせ等から形成することが可能である。一
般に、アンチヒューズは、それ自体に電圧を印加するこ
とが可能となるよう２つの導電性材料間に挟まれる。絶
縁体材料は、ダイヤモンド等の炭素、SiOX、SiNX、SiOX
Ny、AlOX、TaOX、TiOX、AlNX等を含み、非晶質及び結晶
質半導体材料は、Si、Ge、Si及びGeの混合物、GaAs等を
含み、相変化材料は、Si、Ge、As、Se、In、Sn、Sb、T
e、Pb、Bi等から選択される少なくとも２つの元素を含
む合金を含み、シリサイド形成金属はW、Pt、Pd、Co、N
i、Ti等及びその合金を含む。 【００１４】絶縁体材料がアンチヒューズとして用いら
れる場合には、該アンチヒューズの厚さは0.5〜50nmで
あることが好ましい。しかし、その厚さは、状況に応じ
て、任意の範囲に設定することが可能である。例えば、
かなりの電流が事前降伏状態(pre-breakdown conditio
n)でアンチヒューズ内に流れることが望ましい場合に
は、絶縁体の厚さを約5nm未満に選定して、あまり高く
ない電圧で大きな量子力学的トンネル電流が流れること
ができるようにすることが可能である。非晶質及び結晶
質半導体材料を用いる場合には、その厚さは1〜100nmで
あることが好ましい。この場合にも、その厚さは変更す
ることが可能である。 【００１５】上述のように、アンチヒューズは、最初に
高抵抗値を有し、臨界電圧が印加された際に比較的低い
抵抗値に変化する素子である。異なる抵抗状態を達成す
る機構は、種々の材料によって異なる。例えば、相変化
材料から形成されるアンチヒューズは、非晶質状態のと
き高抵抗を有し、結晶状態のときに低抵抗を有する。ま
た、多層Si及びシリサイド形成金属から形成されるアン
チヒューズは、多層がシリサイドに転化されていないと
きに高抵抗を有し、該多層がシリサイドに転化されたと
きに低抵抗を有する。何れの場合にも、高抵抗状態と低
抵抗状態との間には何桁もの値の差がある。 【００１６】別の例として、絶縁体タイプのアンチヒュ
ーズが用いられる場合には、臨界電圧Vcに至るまで、電
子トンネル効果によって、金属−絶縁体−金属という構
造を有する絶縁性障壁を通って電流が流れ、そのセルの
固有抵抗はかなり大きく、例えば約107Ω・μm2になり
得る。しかし、臨界電圧Vcを超えると、その絶縁体を介
した金属の移動(migration)に起因して、障壁の降伏が
生じ、そのセルの固有抵抗が100Ω・μm2未満まで降下
し得る。これに類似した電流移送及び降伏機構は、層状
の絶縁体と、導電性の含有物を含む絶縁体とにおいても
作用する。 【００１７】アンチヒューズとは異なり、ヒューズは最
初に低抵抗を有し、臨界電流が流れる際に実質的に開回
路まで高抵抗に変化する素子である。ヒューズは、薄膜
抵抗とすることが可能であり、半導体（例えば、Si、G
e）、導体（例えば、Al、Cu、Ag、Au、Pt）、低融点材
料（例えば、Zn、Sn、Pb、In）、耐火金属（例えば、T
a、W）、遷移金属（Ni、Cr）等、及びそれらの任意の合
金のような材料から形成することが可能である。ヒュー
ズが垂直方向に配向されている場合、すなわち、ヒュー
ズ内の電流の方向が実質的に垂直である場合には、更に
有利である。これは、垂直方向に配向された（以下「縦
形」と称す）ヒューズを用いることで非常に小さな素子
を達成することができるからである。 【００１８】図５Ｂは、本発明の一態様による典型的な
ヒューズの抵抗特性を示している。図示するように、ヒ
ューズは最初に低抵抗R1Fを有する。ヒューズは、時刻t
1で臨界電流Icが流れ始めるまで低抵抗を保持する。そ
の時点で、I2Rの加熱によりヒューズの抵抗が増加し、
熱暴走に導く。すなわち、抵抗の増加が更なるI2Rの加
熱を引き起こし、それが更なる抵抗の増大を引き起こ
し、これが繰り返される。最終的に、I2Rの加熱によっ
てヒューズが溶断し、時刻t2で開回路R2Fとなる。こう
して、ヒューズを有するメモリセルは２つの状態を呈す
る。第１の（すなわち最初の）状態は抵抗R1Fであり、
該抵抗R1Fは、ヒューズ材料及び幾何学的形状の選択を
介して指定された値に調整されることができる。第２の
（すなわち最後の）状態はR2Fであり、開回路となる。 【００１９】ヒューズ及びアンチヒューズの組み合わせ
から形成されるメモリセルのプログラミングは、第２の
状態が望まれる場合には、電圧VCを印加して臨界電流IC
を流し、第１の状態が望まれる場合には、そのセルをそ
のままの状態にしておくことにより行われる。第１及び
第２の状態は、読出電流VRを印加して電流の存在又は不
存在を検出することにより検出することが可能である。
電流の存在はメモリセルが第１の状態にあることを示
し、電流の不存在はメモリセルが第２の状態にあること
を示すものとなる。 【００２０】上記のように、メモリセルは一般に、直列
に接続されるヒューズ及びアンチヒューズを含む。図５
Ｃは、本発明の一態様による典型的なヒューズ／アンチ
ヒューズの直列の組み合わせの抵抗特性（実線）及び電
流特性（破線）を示している。最初に、その組み合わせ
の抵抗は、アンチヒューズの高抵抗R1AFによって支配さ
れる。しかし、時刻t0において、十分に高い電圧、すな
わちVCが印加されると、先に説明されたように、時刻t1
においてアンチヒューズが破壊される。 【００２１】この時点では、ヒューズ及びアンチヒュー
ズは何れも、時刻t1の近傍の抵抗線の急激な降下により
示すように低抵抗である。その低抵抗に起因して、ヒュ
ーズ／アンチヒューズの組み合わせ内に流れる電流が臨
界状態になる。すなわち臨界電流ICが生成される。これ
は、先に説明されたように、ヒューズを溶断する。 【００２２】熱暴走プロセスは、その組み合わせの抵抗
を、最終的に時刻t2でヒューズが溶断して開回路になる
まで増大させるものとなる。この時点で、その組み合わ
せの抵抗は開回路R2Fによって支配される。これに応じ
て、図５Ｃに破線で示すように、時刻t2で電流が0にな
る。t0とt2との間の時間は非常に短く、このため短時間
でプログラミングを行うことが可能となる。 【００２３】こうして、互いに直列に接続されたヒュー
ズ及びアンチヒューズを有するメモリセルは２つの状態
を呈する。第１の（すなわち最初の）状態は、有限の抵
抗値（実質的にR1AFにより支配される）を呈する。この
第１の状態では、その抵抗値が有限であるため、一定量
の電流が流れることが可能である。また第２の状態は、
無限の抵抗値（開回路R2F）を呈する。その結果とし
て、セルに電流が流れないことになる（図５Ｃの破線を
参照）。 【００２４】メモリセルにとってアンチヒューズは絶対
に必要なものではないことに留意されたい。しかし、メ
モリセルと直列に接続されたダイオード又は抵抗を含ま
ないクロスポイントメモリアレイの場合には、アンチヒ
ューズは、特定のメモリセルをプログラミングするため
の選択性を提供する。また、アンチヒューズの初期の高
抵抗によって、アレイ内の個々のメモリ素子をセンスす
る能力を危機にさらすことなくヒューズの個々の抵抗値
を任意の値まで低減させることが可能となる。 【００２５】更に、アンチヒューズの抵抗値は、メモリ
セルに異なるレベルの電圧が供給されるのに応じて変動
することができる。この特性を使用して、メモリ素子に
おいてアンチヒューズが提供するメモリセル選択機能を
改善することができる。 【００２６】図１Ａは、本発明の原理によるメモリセル
100の第１の実施形態の断面図を示している。図１Ａに
示すように、メモリセル100の第１の実施形態は、底部
導体110と、その底部導体110上に配置された第１の絶縁
体120とを含むことが可能である。第１の絶縁体120は、
閉じられた領域185の周囲に形成される。以下に示すよ
うに、閉じられた領域185は実質的に、メモリセルの交
点によって画定される領域を占有する。 【００２７】底部導体110を形成するために、アルミニ
ウム、銅、金、タングステン等、及びその任意の合金と
いった導電性材料を用いることができる。ポリシリコン
を使用して底部導体110を形成することも可能である。
第１の絶縁体120を形成するために、シリコン酸化物及
び窒化物、アルミニウム酸化物及び窒化物、シリコンオ
キシニトリド(oxynitride)等を用いることができる。 【００２８】メモリセル100はまた、アンチヒューズ180
を含むことが可能であり、該アンチヒューズ180は、閉
じられた領域185を実質的に占有する。既述のように、
アンチヒューズ180は、絶縁体材料、導電性材料により
分離される絶縁体材料からなる多層積層体、導電性の含
有物を分散させた絶縁性材料のマトリックス、非晶質及
び結晶質半導体材料、相変化材料、Si及びシリサイド形
成金属の多層積層体の組み合わせ等から形成することが
できる。図１Ａは、アンチヒューズが薄いウェーハとし
てパターニングされることを示している。しかし、これ
は絶対に必要なものではない。 【００２９】メモリセル100は更に、ヒューズ130及び絶
縁性プラグ140を含むことが可能である。ヒューズ130及
び絶縁性プラグ140は、それぞれ、アンチヒューズ180上
の閉じられた領域185のうちの縁部及び中央部を実質的
に占有することが可能である。絶縁体120、ヒューズ13
0、及び絶縁性プラグ140の上側は、同一平面をなすこと
が可能である。 【００３０】ヒューズ130を形成するために、半導体
（例えば、Si、Ge）、導体（例えば、Al、Cu、Ag、Au、
Pt）、低融点材料（例えば、Zn、Sn、Pb、In）、耐火金
属（例えば、Ta、W）、遷移金属（Ni、Cr）等、及びそ
の任意の合金のような材料を用いることができる。ま
た、一般に第１の絶縁体120を形成するために用いられ
る材料を絶縁性プラグ140を形成するために用いられる
ことが可能であるが、特定の実施形態では、絶縁性プラ
グ140をエッチングして空隙を残すことが望ましい場合
がある。 【００３１】絶縁性プラグ140は絶対に必要なものでは
ないことに留意されたい。絶縁性プラグ140は、基板面
と平行な平面におけるヒューズ130の断面積（例えば、
アンチヒューズ180と接触するヒューズ130の面積）の調
整に資するものとなる。おそらくは、メモリセルを適当
な大きさの表面積で製造して絶縁性プラグ140を不要に
することが可能である。 【００３２】メモリセル100は更に、第２の絶縁体150及
び上部導体160を含むことが可能であり、その両者と
も、第１の絶縁体120、ヒューズ130、及び絶縁性プラグ
140上に配置される。上部導体160は、底部導体110を形
成するために用いられる材料と同様の材料から形成する
ことが可能であり、第２の絶縁体150は、第１の絶縁体1
20及び絶縁性プラグ140を形成するために用いられる材
料と同様の材料から形成することが可能である。 【００３３】図１Ａはまた、ヒューズ130の内壁が絶縁
性プラグ140に隣接し、ヒューズ130の外壁が第１の絶縁
体120に隣接することを示している。この形状は、ヒュ
ーズ130の横方向の断熱性を提供し、電流を流すことに
よるヒューズ130の一層効率的な加熱を可能にする。し
かし、ヒューズの壁部の境界が絶対に絶縁性プラグ140
及び第１の絶縁体120によって画定される必要はない。 【００３４】また絶対に必要というわけではないが、ヒ
ューズ130を縦形とし、すなわち、ヒューズ130内の電流
の方向を実質的に垂直方向とすることが可能である。こ
れにより、メモリセルを隣接する導体間に挿入すること
が可能となる。詳細には、セルを導体のクロスポイント
アレイの交差位置に配置してクロスポイントOTPメモリ
アレイを形成することができる。これらのアレイ面を互
いに積層し、これにより密度を著しく高めることが可能
となる。ヒューズ130の垂直方向の高さは、該ヒューズ1
30の幅と等しいかそれ以上とすることが可能であり、場
合によっては著しく大きくすることが可能である。 【００３５】更に、図１Ａは、上部導体160が閉じられ
た領域185の上側でヒューズ130の全体を覆うことを示し
ているが、これは本発明を実施するための要件ではな
い。図１Ａはまた、底部導体110が閉じられた領域185の
底部でアンチヒューズ180の全体を覆うことを示してい
る。完全に覆うことが図示されているが、必要なのは、
上部導体160と底部導体110との間に導電性経路が存在す
ることだけである。したがって、底部導体110、ヒュー
ズ130、アンチヒューズ180、及び上部導体160の間に電
気的接続が存在することになる。底部導体110、ヒュー
ズ130、アンチヒューズ180、及び上部導体160は、互い
に物理的に接触する必要はない。 【００３６】図１Ｂは、図１Ａの第１の実施形態の平面
図であり、閉じられた領域185の実質的に縁部及び中央
部をそれぞれ占有するヒューズ130及び絶縁性プラグ140
を示しており、該閉じられた領域185は、上部導体160と
底部導体110との交点115内に配置されている。アンチヒ
ューズ180（図１Ｂには図示せず）は、絶縁性プラグ140
及びヒューズ130と同じ形状を有することが可能であ
り、又はヒューズ130を越えて延びる異なる形状を有す
ることが可能である。上部導体160及び底部導体110は、
それぞれの方向に延びて交点115を形成する（例示のた
め破線領域で示す）。閉じられた領域185は、該交点115
内に完全に配置されるよう図示されているが、これは絶
対に必要ではない。上記のように、必要なことは、閉じ
られた領域185内の構造を介して上部導体160と底部導体
110との間に電気的接続が維持されることだけである。 【００３７】単純化のため、第１及び第２の絶縁体120,
150は図１Ｂに含まれない。また、例示のため、ヒュー
ズ130及び絶縁性プラグ140は交点に示されている。しか
し、上部導体160は、ヒューズ130及び絶縁性プラグ140
の全体を覆うことが可能である。また、交点115が図１
Ｂに示されているが、必要なのは、上部導体160と底部
導体110との間に重複領域を形成することだけであり、
すなわち、第１及び第２の方向が異なる必要はない。 【００３８】また図１Ｂでは、閉じられた領域185は円
筒形であるものとして示され、ヒューズ130は閉じられ
た領域185の環状部を実質的に占有し、絶縁性プラグ140
は閉じられた領域185の実質的に中央を占有している。
しかし、閉じられた領域185の形状は、そのように限定
されるものではなく、長方形、正方形、楕円形、又は他
の任意の囲まれた形状といった別の形状を含むことが可
能である。この場合も、絶縁性プラグ140は、閉じられ
た領域185の内部を部分的にのみ満たすことが可能であ
る。 【００３９】図１Ｃ及び図１Ｄは、図１Ａの第１の実施
形態の変形例を示している。図１Ｃでは、図示のように
薄い導体190を配置してメモリセルの性能を改善するこ
とが可能となる。図１Ｄでは、それと同じ目的で２つの
薄い導体190,190bが配設されている。薄い導体190及び
／又は190bは、アンチヒューズ180に隣接する材料を別
個に制御することを可能にし、ヒューズ130とアンチヒ
ューズ180との間に一層大きな接触領域を提供する。薄
い導体は、アルミニウム、銅、ニッケル、チタン、タン
グステン、金、金属窒化物、ドープドシリコン、タンタ
ル等、及びその合金から形成することが可能である。 【００４０】図１Ｃでは、薄い導体190は、閉じられた
領域185内のアンチヒューズ180とヒューズ130との間に
配置される。１つの薄い導体しか含まれないことになる
場合には、これは、アンチヒューズ180の上側表面の面
積を増大させるために好ましい配置である。図１Ｄで
は、第１の薄い導体190は、図１Ｃの場合のように、ア
ンチヒューズ180とヒューズ130との間に配置されるが、
底部導体110とアンチヒューズ180との間に配置された第
２の薄い導体190bも含んでいる。 【００４１】薄い導体190及び／又は190bを含ませる１
つの理由は、上部導体160又は底部導体110内の材料より
も低い熱伝導性を有する材料を導入することにある。低
い熱伝導性を有する層は、上部導体160又は底部導体110
からメモリセルを熱的に隔離させるのに資することが可
能なものである。この熱的な隔離により、I2Rプロセス
により生成される熱を一層効率的に利用することが可能
となる。 【００４２】アンチヒューズとしての非晶質又は結晶質
半導体の使用は、薄い導体190及び／又は190bを含ませ
るための更に別の理由を導入するものとなる。第１に、
半導体と接触する導体材料の選択は、整流又はオーム接
触が形成されるか否かを決定するものとなる。この接触
部の特性はアンチヒューズ180の機能に影響を与え得る
ものである。第２に、特定の半導体アンチヒューズで
は、半導体層を介した金属の移動(migration)により低
抵抗状態が形成される。このプロセスは、半導体に隣接
する金属に依存する。薄い導体190及び／又は190bは、
導体110,160、及び半導体又はアンチヒューズに隣接す
る金属層の選択の柔軟性を提供する。 【００４３】上述のように、絶縁性プラグ140のうちの
一部又は全てをエッチングして絶縁性プラグ140の領域
内に空隙を残すことが可能である。この構成は、ヒュー
ズ130に隣接して極端に低い熱伝導性を提供し、溶解し
又は気化したヒューズ材料が入るための空間を提供す
る。この機構は、ヒューズ130を溶断するために必要と
される電力を低減させるものとなる。 【００４４】図２Ａないし図２Ｇは、図１Ａのメモリセ
ルの第１の実施形態を製造するための方法の典型的な一
実施形態の断面図を示している。図２Ａに示すように、
導電性材料を堆積させパターニングして底部導体110を
形成することが可能である。次いで、図示するように、
底部導体110上にアンチヒューズ材料180'を堆積させる
ことが可能である。パターニングプロセスの一部とし
て、底部導体110は、アンチヒューズ材料180'を堆積さ
せる前に、化学機械研磨処理（CMP：Chemical-Mechanic
al Polishing）といった周知の方法を用いることにより
平坦化させることが可能である。同様に、アンチヒュー
ズ材料180'もまた平坦化させることが可能である。 【００４５】次に、アンチヒューズ材料180'上に誘電体
薄膜140'を堆積させることが可能である。次いで、図２
Ｂに示すように、誘電体薄膜140'をエッチングして絶縁
性プラグ140を形成することが可能である。絶縁性プラ
グ140は、標準的なリソグラフィ及びエッチング方法を
使用して形成することが可能である。 【００４６】次いで、図２Ｃに示すように、ヒューズ材
料130'をアンチヒューズ材料180'上と更に絶縁性プラグ
140上とに堆積させることが可能である。原子層堆積（A
LD：Atomic Layer Deposition）といった堆積方法を使
用してヒューズ材料130'のコンフォーマルコーティング
と該ヒューズ材料の厚さの精確な調整とを確実にするこ
とが可能である。次いで、図２Ｄに示すように、ヒュー
ズ材料130'をエッチングして主に絶縁性プラグ140の壁
部にヒューズ130を残すことが可能である。このプロセ
スは、縦形ヒューズ130を作製するのに非常によく適し
たものとなる。ヒューズ130は、イオンエッチング、反
応性イオンエッチング、又はその他のエッチング方法を
使用してヒューズ材料130'の異方性(anisotropic)エッ
チングを行うことにより形成することが可能である。 【００４７】ヒューズ130（この場合には縦形ヒュー
ズ）が閉じられた領域185内に実質的に形成されること
に留意されたい。該エッチングプロセスはまた、閉じら
れた領域185に対する周辺領域で底部導体110が露出する
ようにアンチヒューズ材料180'をエッチングしてアンチ
ヒューズ180を残すことが可能であることに留意された
い。絶縁体アンチヒューズの特定の例では、薄膜の平面
内に導電性が存在しないため、アンチヒューズ材料180'
をパターニングする必要がない。更に、縦形ヒューズ13
0の垂直方向の高さ「h」と閉じられた領域185の幅「w」
との比を5：1又はそれ以上といった大きなものとするこ
とが可能であることにも留意されたい。異方性エッチン
グが用いられる場合、そのプロセスは基本的に、主に絶
縁性プラグ140の垂直方向の側壁上にヒューズ130を残す
ものとなる。このため、横方向の面積の消費が最小限に
保たれ、このためヒューズ130の横方向の厚さ「t」を精
確に調整することが可能となる。ヒューズ130の垂直方
向の高さ「h」と横方向の厚さ「t」との比を30：1又は
それ以上といった非常に大きなものとすることが可能で
あることに留意されたい。また、ヒューズ130が閉じら
れた領域185の周辺にしか存在しない一方、アンチヒュ
ーズ180が閉じられた領域185の少なくとも底部全体を覆
うため、ヒューズ領域に対するアンチヒューズ領域の比
もまた著しく大きくすることが可能である。 【００４８】次いで、図２Ｅに示すように、閉じられた
領域185の周辺の外側の領域を覆う底部導体110上に絶縁
性材料120'を堆積させることが可能である。次いで該絶
縁性材料120'をパターニングして図２Ｆに示すように第
１の絶縁体120を形成する。該第１の絶縁体120は、やは
りCMP及び／又はその他の平坦化方法を使用して絶縁性
材料120'を平坦化させてヒューズ130及び絶縁性プラグ1
40を露出させることにより、パターニングすることが可
能である。実際に、第１の絶縁体120、ヒューズ130、及
び絶縁性プラグ140の上側は、平面を画定することが可
能である。この時点で、縦形ヒューズ130は、その全て
の垂直方向の側面で絶縁体に隣接することになる。この
構成は、ヒューズ130からその周囲への熱伝達を低減さ
せるものとなる。 【００４９】次いで、このプロセスを完了させるため
に、ヒューズ130、絶縁性プラグ140、及び第１の絶縁体
120上で第１の方向に上部導体160を堆積させパターニン
グすることが可能である。必要であれば、上部導体160
及び第１の絶縁体120上に第２の絶縁体150を堆積させ、
これをCMPその他の平坦化方法を使用して平坦化させる
ことが可能である。その結果として得られる構造を図２
Ｇ（図１Ａと同じ）に示す。 【００５０】絶縁性プラグ140の領域内に空隙が必要と
される場合には、上部導体160の画定後にウエットエッ
チング又はドライエッチングにより絶縁性材料を除去す
ることが可能である。上部導体160が絶縁性プラグ140を
完全に覆っていない場合には、絶縁性プラグ140へのア
クセスが可能である。換言すれば、空隙領域を生成する
ために、上部導体160及び絶縁性プラグ140を互いにずら
して配置して、該絶縁性プラグ140の一部がエッチング
のために露出するようにすることが可能である。空隙を
形成した後、第２の絶縁体150を堆積させパターニング
して、メモリセルを完成させることが可能である。 【００５１】図２Ａ〜図２Ｇにより示す各ステップを修
正して図１Ｃ及び図１Ｄに示す変形例を作製することが
可能である。例えば、図１Ｃに示すようにアンチヒュー
ズ180とヒューズ130との間に薄い導体190を形成するた
めに図２Ａに示す作製ステップを図２Ａ−２に置換する
ことが可能である。図２Ａ−２に示すように、アンチヒ
ューズ材料180'上に薄い導体材料を堆積させてパターニ
ングすることが可能である。次いで薄い導体材料190'の
上側に誘電体材料140'を堆積させることが可能である。
次いで、この製造プロセスは、上述し図２Ｂ〜図２Ｇに
示したように進めることが可能である。エッチングを行
ってヒューズ130を形成する際に薄い導体190及びアンチ
ヒューズ180をエッチングして図２Ｄ−２に示すように
底部導体110を露出させることに留意されたい。 【００５２】図１Ｄに示すように第１及び第２の薄い導
体190,190bを作製するために、図２Ａに示す作製ステッ
プを図２Ａ−３に置換することが可能である。図示する
ように、第２の薄い導体材料190b'を形成するために底
部導体110上に薄い導体材料を堆積させることが可能で
あり、次いで上述のようにアンチヒューズ180を形成す
ることが可能である。次いで、第１の薄い導体材料190'
を形成するために、別の薄い導体材料を堆積させること
が可能である。次いで、第１の薄い導体材料190'の上側
に誘電体材料140'を堆積させることが可能である。この
作製プロセスは、上述し図２Ｂ〜図２Ｇに示したように
進めることが可能である。エッチングを行ってヒューズ
130を形成する際に、第１及び第２の薄い導体190,190b
及びアンチヒューズ180をエッチングして図２Ｄ−３に
示すように底部導体110を露出させることに留意された
い。 【００５３】図示しないが、図１Ｃ及び図１Ｄに示す変
形例に加えて他の変形形態もまた実施可能である。例え
ば、より多くの薄い導体又は他の配置の薄い導体を配設
してヒューズ130及び／又はアンチヒューズ180の性能を
高めることが可能である。 【００５４】図３Ａは、本発明の一態様によるメモリセ
ル300の第２の実施形態を示す断面図である。図示する
ように、メモリセル300は、ヒューズ330と、該ヒューズ
330の側面に形成された絶縁体320とを含むことが可能で
ある。後に分かるように、ヒューズ330の内部は完全に
充填することも完全に充填しないことも可能である。 【００５５】セル300は底部導体310を含むことが可能で
ある。ヒューズ330の垂直部分と底部胴体310とが「U」
字領域385を形成することに留意されたい。この「U」字
領域の概念は、図３Ｄに一層明確に示されており、この
場合、ヒューズ330の２つの垂直部分と底部導体310とが
「U」字領域385を形成し、すなわちヒューズ330に水平
部分は存在しない。図３Ａのヒューズ330の水平部分は
本発明を実施するために必須のものではない。 【００５６】セル300は更に、「U」字領域385の内部の
一部又は実質的に全てを占有する絶縁性プラグ340を含
むことが可能である。セル300は更に、「U」字領域385
及び絶縁体320の上側にアンチヒューズ380及び上部導体
360を含むことが可能である。ヒューズ330及び絶縁性プ
ラグ340は平面を画定することが可能であることに留意
されたい。 【００５７】メモリセルの様々な部分を形成するために
使用される材料は、上述した通りであり、したがって繰
り返し説明しないこととする。この場合も、上述の理由
で、絶縁性プラグ340は絶対に必要なものではない。更
に、絶縁性プラグ340が存在する際に、絶縁体320、ヒュ
ーズ330、及び絶縁性プラグ340の上側表面を同一平面に
することが可能である。 【００５８】図３Ｂは、図３Ａの第２の実施形態の平面
図を示している。図示するように、上部導体360は第１
の方向に延びることが可能である。アンチヒューズ380
（図３Ｂでは見えない部分）もまた第１の方向に延びる
ことが可能であることに留意されたい。該アンチヒュー
ズ380はまた、ヒューズ330及び絶縁性プラグ340の上側
で第２の方向に延びることが可能である。実際に、アン
チヒューズ材料380'が絶縁体である場合には、アンチヒ
ューズ380をパターニングする必要がない。これは、自
明のこととして該アンチヒューズ材料380'が薄膜の平面
において絶縁性を有するからである。ヒューズ330、ひ
いては「U」字領域385（絶縁性プラグ340及び底部導体3
10（図３Ｂには図示せず）を含む）は、第２の方向に延
び、これにより交差位置で交点を画定することが可能で
ある。 【００５９】図３Ｃ〜図３Ｅは、図３Ａの第２の実施形
態の変形例を示している。図３Ｃでは、ヒューズ330と
アンチヒューズ380との間に薄い導体390を配置して、第
１の実施形態の変形例に関して先に説明したようにメモ
リセル300の性能を改善することが可能である。薄い導
体390の配置は変更することが可能であり、図３Ｃに示
す配置に限定されないことに留意されたい。 【００６０】この場合も、上部導体360のように第１の
方向に延びる代わりに、薄い導体390がヒューズ330の上
側及び上部導体360の下側で「U」字領域385の一部を占
有することが可能である。換言すれば、交点315により
画定される領域に薄い導体390を実質的に限定すること
が可能である。 【００６１】図３Ｄは、「U」字領域385を明確に示すこ
とに加えて、図３Ａの第２の実施形態の変形例も示して
いる。上述のように、ヒューズ330の水平部分は、本発
明を実施するのに必須のものではない。図３Ｄはこの概
念を例証するものである。 【００６２】更に図３Ｅでは、薄い導体390は、「U」字
領域385の全体を覆う必要はない。この変形例では、薄
い導体390が「U」字領域385の実質的に内部に形成さ
れ、ヒューズ330がアンチヒューズ380と接触した状態に
なる。多数の他の変形例が実施可能であり、それらもま
た本発明の範囲内にあることに留意されたい。 【００６３】図３Ａ〜図３Ｅに関連するメモリセルの上
記説明は、ヒューズ330、絶縁性プラグ340、及び「U」
字領域385が、底部導体310と共に第２の方向に延びるこ
とを示しているが、この方向は本発明を実施するために
必要とされるものではない。実際に、ヒューズ330は、
上部導体360に関連して第１の方向に延びることが可能
である。この場合には、ヒューズ330の垂直部分と上部
導体360とが逆「U」字領域385を形成する。絶縁性プラ
グ340は、やはり逆「U」字領域385の一部又は実質的に
全てを占有することが可能である。メモリセル300は更
に、底部導体310上方で逆「U」字領域385の底部を実質
的に占有するアンチヒューズ380を含むことが可能であ
る。 【００６４】図４Ａ〜図４Ｇは、図３Ａのメモリセル30
0の第２の実施形態を作製する方法の典型的な一実施形
態の断面図を示している。図４Ａに示すように、絶縁性
材料を堆積させパターニングして絶縁体320を形成する
ことが可能である。絶縁体320は、「U」字領域385が形
成されることになるトレンチを画定するようパターニン
グすることが可能である。この場合も、閉じられた領域
385の高さと幅との比を大きく（5：1又はそれ以上に）
することが可能である。 【００６５】次いで、図４Ｂに示すように、該トレンチ
内に、更には絶縁体320上に、ヒューズ材料330'を堆積
させることが可能である。この堆積は必然的にヒューズ
330の「U」字形状を形成するものとなる。ALD等のよう
な堆積方法を使用して第１の絶縁体320（垂直方向の壁
部を含む）のコンフォーマルコーティングを達成するこ
とが可能である。次いで、「U」字領域385内を含めてヒ
ューズ材料330'上に導体材料310'を堆積させる。 【００６６】次いで、図４Ｃに示すように、CMP等の標
準的な方法を使用してヒューズ材料330'及び導体材料31
0'を平坦化させることが可能である。この時点で、絶縁
体320、底部導体310、及びヒューズ330が同一平面とな
ることが可能である。 【００６７】次いで、図４Ｄに示すように、ウエットエ
ッチング、反応性イオンエッチング、イオンミリング等
のエッチング技術を使用して底部導体310を所定の深さ
まで選択的にエッチングして、該底部導体310が「U」字
領域385の横方向部分を形成するようにすることが可能
である。 【００６８】次いで、図４Ｅに示すように、絶縁性プラ
グ材料340'を堆積させて「U」字領域385の内部を充填
し、その結果として得られる表面を平坦化させることが
可能である。この時点で、図４Ｆに示すように、絶縁性
プラグ340、絶縁体320、及びヒューズ330を同一平面と
することが可能となる。 【００６９】次いで、このプロセスを完了させるため
に、アンチヒューズ材料及び別の導体材料を堆積させパ
ターニングして、図４Ｇ（図３Ａと同じ）に示すように
アンチヒューズ380及び上部導体360を形成することが可
能である。導体360を堆積させる前にアンチヒューズ380
を平坦化させることが可能であることに留意されたい。
また、上部導体360の平坦化は作製プロセスの一部とす
ることが可能である。 【００７０】当業者であれば、図４Ａ〜図４Ｇに示す各
ステップを修正して図３Ｃ及び図３Ｅに示すような変形
例を作製することが可能である。この場合も、第１の実
施形態に関して説明した空隙と同様の空隙を形成するこ
とが可能である。 【００７１】本発明をその典型的な実施形態に関して説
明してきたが、当業者であれば、本発明の真の思想及び
範囲から逸脱することなく、上記の本発明の実施形態に
対して様々な変更を加えることが可能であろう。本明細
書で用いた用語及び説明は、例示のみを目的として述べ
たものであり、本発明を限定することを意味するもので
はない。詳細には、本発明の方法を例を用いて説明した
が、該方法の各ステップは、本開示とは異なる順序で又
は同時に実行することが可能である。当業者であれば、
上述その他の変形形態を、特許請求の範囲及びその等価
物により規定される本発明の思想及び範囲内で実施可能
であることが理解されよう。 【００７２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示している。 １．メモリセル(100,300)であって、第１の方向に延び
る上部導体(160,360)と、第２の方向に延びる底部導体
(110,310)であって、前記上部導体(160,360)と該底部導
体(110,310)との間に重複領域(115,315)を画定し、及び
前記上部導体(160,360)との電気的接続を有する、底部
導体(110,310)と、前記上部導体(160，360)及び前記底
部導体(110,310)との電気的接続を有する、前記重複領
域(115,315)内に形成されたヒューズ(130,330)と、該ヒ
ューズ(130,330)と電気的に直列に形成されたアンチヒ
ューズ(180,380)とを含む、メモリセルメモリセル(100,
300)。 ２．前記ヒューズ(130,330)が、その中央部を実質的に
中心として該ヒューズ(130,330)内に空隙が存在するよ
うな形状を有している、前項１に記載のメモリセル(10
0,300)。 ３．前記ヒューズ(130,330)が、前記重複領域(115,315)
付近の閉じられた領域(185,385)を実質的に占有し、前
記メモリセル(100,300)が更に、前記閉じられた領域(18
5,385)の中央部を実質的に占有する絶縁性プラグ(140,3
40)であって、前記ヒューズ(130,330)の内壁が該絶縁性
プラグ(140,340)に隣接する、絶縁性プラグ(140,340)
と、前記閉じられた領域(185,385)の周囲に形成された
絶縁体(120,320)であって、前記ヒューズ(130,330)の外
壁が該絶縁体(120,320)に隣接する、絶縁体(120,320)と
を含む、前項１に記載のメモリセル(100,300)。 ４．前記ヒューズ(130,330)が、前記重複領域(115,315)
付近の閉じられた領域(185,385)を実質的に占有し、前
記メモリセル(100,300)が更に、前記ヒューズ(130,330)
と前記アンチヒューズ(180,380)との間の前記閉じられ
た領域(185,385)内に形成された薄い導体(190,390)を含
む、前項１に記載のメモリセル(100,300)。 ５．前記薄い導体(190,390)が第１の薄い導体(190,390)
であり、前記メモリセル(100,300)が更に、前記アンチ
ヒューズ(180,380)と前記底部導体(110,310)及び前記上
部導体(160,360)の一方との間の前記閉じられた領域(18
5,385)内に形成された第２の薄い導体(190b,390b)を含
む、前項４に記載のメモリセル(100,300)。 ６．メモリセル(100,300)を形成するための方法であっ
て、第１の方向に延びる上部導体(160,360)を形成し、
第２の方向に延びる底部導体(110,310)を形成して、前
記上部導体(160,360)と前記底部導体(110,310)との間の
交点に重複領域(115,315)を画定し、該底部導体(110,31
0)が前記上部導体(160,360)との電気的接続を有し、前
記上部導体(160,360)及び前記底部導体(110,310)との電
気的接続を有するヒューズ(130,330)を前記重複領域(11
5,315)内に形成し、該ヒューズ(130,330)と電気的に直
列なアンチヒューズ(180,380)を形成する、という各ス
テップを含む方法。 ７．前記ヒューズ(130,330)が、前記重複領域(115,315)
付近の閉じられた領域(185,385)を実質的に占有し、前
記方法が更に、前記閉じられた領域(185,385)の中央部
を実質的に占有する絶縁性プラグ(140,340)を形成し
て、該絶縁性プラグ(140,340)に前記ヒューズ(130,330)
の内壁が隣接するようにし、前記閉じられた領域(185,3
85)の周囲に絶縁体(120,320)を形成して、該絶縁体(12
0,320)に前記ヒューズ(130,330)の外壁が隣接するよう
にする、という各ステップを含む、前項６に記載の方
法。 ８．前記ヒューズ(130,330)とアンチヒューズ(180,380)
との間の前記閉じられた領域(185,385)内に薄い導体(19
0,390)を形成するステップを更に含む、前項７に記載の
方法。 ９．前記薄い導体(190,390)が第１の薄い導体(190,390)
であり、前記方法が更に、前記アンチヒューズ(180,38
0)と、前記底部導体(110,310)及び前記上部導体(160,36
0)の一方との間の前記閉じられた領域(185,385)内に第
２の薄い導体(190b、390b)を形成するステップを含む、
前項８に記載の方法。 10．前記アンチヒューズ(180,380)の端子間電圧の変化
に応じて該アンチヒューズ(180,380)の抵抗値が変化す
る、前項１に記載のメモリセル(100,300)。
ブルメモリセルに関し、特にワンタイムプログラマブル
メモリセルに関する。 【０００２】 【従来の技術】近年、半導体素子に対する需要が急激に
高まっている。現代社会において、コンシューマ電子装
置の普及は容易に目にすることができる。コンシューマ
電子装置の大部分又は全てが、半導体素子の開発によっ
て製造可能になる。コンシューマ電子装置がより小型
に、より複雑に、そしてより低価格になるにつれて、今
日の市場においては、メモリを含む、更に低価格でより
高密度の半導体素子が益々要求されるようになる。 【０００３】メモリの分野では、特に不揮発性メモリ、
すなわち電源が供給されない場合であってもデータが消
去されないメモリに対し、更に密度を増し、コストを下
げることが相変わらず求められている。 【０００４】不揮発性メモリは、ワンタイムプログラマ
ブル（OTP）の（すなわち一回限りプログラム可能な）
もの、又はリプログラマブルの（すなわち再プログラム
可能な）とすることが可能なものである。その名称が示
唆するように、OTPメモリは一度だけプログラミングさ
れ、全ての実用的な目的で永続的なものである。大部分
のOTPメモリは、1）アンチヒューズ、2）ヒューズ、3）
電荷蓄積（EPROM）、及び4）マスクROMの４つの基本的
なタイプに分類することができる。 【０００５】 【発明が解決しようとする課題】上記の既存のOTPメモ
リ技術は、4λ2（すなわちクロスポイントメモリの最小
セルサイズ）よりも著しく大きなセルサイズに基づくも
のである。更に、各々の場合に、メモリセルは、単結晶
シリコン基板上に構成された１つの平面上にある複数の
メモリ素子からなり、そのメモリアレイの周囲にセンス
電極及びプログラミング電極が配置される。単結晶シリ
コントランジスタは、上記技術の場合には複数のメモリ
素子からなる集積部品であるため、互いの上にメモリ層
を積層させて密度を増大させることは不可能である。そ
の結果として、高密度、低コストのOTPメモリを製造す
るのが困難となる。 【０００６】 【課題を解決するための手段】一態様では、メモリセル
の１つの典型的な実施形態は、第１の方向に延びる上部
導体と、第２の方向に延びる底部導体とを含むことが可
能である。該上部導体及び底部導体は、２つの導体の交
差する場所に重複領域を画定する。該上部導体及び底部
導体は互いに電気的に接続される。メモリセルはまた、
上部導体と底部導体との間の重複領域内に形成されるヒ
ューズを含むことが可能である。該ヒューズもまた、上
部導体及び底部導体との電気的接続を有することが可能
である。更に、メモリセルは、ヒューズと電気的に直列
なアンチヒューズを含むことが可能である。該アンチヒ
ューズもまた上部導体と底部導体との間に形成すること
が可能である。該ヒューズは垂直方向に配向され、すな
わち、その電流は該ヒューズ内を実質的に垂直方向に流
れる。 【０００７】別の態様では、メモリセルを製造する方法
の１つの典型的な実施形態は、第１の方向に延びる上部
導体を形成し、及び第２の方向に延びる底部導体を形成
して、該上部導体と底部導体との交差位置に重複領域が
画定されるようにする、という各ステップを含むことが
可能である。該上部導体及び底部導体は互いに電気的に
接続することが可能である。該方法はまた、上部導体と
底部導体との間の交点にヒューズを形成するステップを
含むことが可能である。該方法は更に、ヒューズと電気
的に直列にアンチヒューズを形成するステップを含むこ
とが可能である。 【０００８】上述の典型的な実施形態は、特定態様の達
成を可能にするものである。例えば、メモリセルのサイ
ズを著しく低減させることができる。これにより、非常
に低いコストで高密度のOTPメモリセルを提供すること
が可能となる。また、該メモリセルは、標準的な半導体
プロセス及び材料を使用して製造することが可能なもの
であり、それゆえ、現時点での最新の製造手段以外の設
備投資の必要性を殆ど又は全く必要なくすことが可能で
ある。更に、メモリセル内の電流が基板面に対して実質
的に垂直（縦方向）に流れるため、隣接する導体間にセ
ルを挿入することが可能となる。詳細には、セルを導体
のクロスポイントアレイの交差位置に配置してクロスポ
イントOTPメモリアレイを形成することが可能となる。
該クロスポイントメモリアレイは、各メモリセルの平面
の面積が4λ2となるように製造することが可能である。
これらのアレイの平面を互いの上に積層して密度を著し
く高めることが可能となる。 【０００９】 【発明の実施の形態】本発明の特徴は、図面に関連する
以下の説明から当業者には明らかとなろう。 【００１０】単純化及び例示を目的として、本発明の原
理を主にその典型的な実施形態を参照して説明する。し
かし、これと同じ原理を多くのタイプのメモリセル及び
その製造方法に等しく適用可能であることが当業者には
理解されよう。 【００１１】一般に、本発明の特定の態様によるメモリ
セルは、２つの導体の重複領域（例えば交点）に配置さ
れる。該メモリセルは一般にアンチヒューズと直列に接
続されたヒューズを含む。該アンチヒューズは、最初に
高抵抗を有し、臨界電圧又は臨界電流が加えられた際に
比較的低い抵抗に変化する素子である。 【００１２】図５Ａは、本発明の一態様による典型的な
アンチヒューズの抵抗特性を示している。図示するよう
に、アンチヒューズは、最初に高抵抗R1AFを有する。時
刻t0で臨界電圧VCが印加された際に、アンチヒューズ内
に電流が流れ始める。時刻t1でアンチヒューズは破壊さ
れて比較的低い抵抗R2AFになる。電圧VCが印加され続け
ると、時刻t1後にアンチヒューズ内に大きな電流が流れ
る。 【００１３】アンチヒューズは、絶縁体材料、導電性材
料により分離された絶縁体材料からなる多層積層体、導
電性の含有物を内部に分散させた絶縁性材料のマトリッ
クス、非晶質及び結晶質半導体材料、相変化材料、又は
Si及びシリサイド形成(silicide-forming)金属の多層積
層体の組み合わせ等から形成することが可能である。一
般に、アンチヒューズは、それ自体に電圧を印加するこ
とが可能となるよう２つの導電性材料間に挟まれる。絶
縁体材料は、ダイヤモンド等の炭素、SiOX、SiNX、SiOX
Ny、AlOX、TaOX、TiOX、AlNX等を含み、非晶質及び結晶
質半導体材料は、Si、Ge、Si及びGeの混合物、GaAs等を
含み、相変化材料は、Si、Ge、As、Se、In、Sn、Sb、T
e、Pb、Bi等から選択される少なくとも２つの元素を含
む合金を含み、シリサイド形成金属はW、Pt、Pd、Co、N
i、Ti等及びその合金を含む。 【００１４】絶縁体材料がアンチヒューズとして用いら
れる場合には、該アンチヒューズの厚さは0.5〜50nmで
あることが好ましい。しかし、その厚さは、状況に応じ
て、任意の範囲に設定することが可能である。例えば、
かなりの電流が事前降伏状態(pre-breakdown conditio
n)でアンチヒューズ内に流れることが望ましい場合に
は、絶縁体の厚さを約5nm未満に選定して、あまり高く
ない電圧で大きな量子力学的トンネル電流が流れること
ができるようにすることが可能である。非晶質及び結晶
質半導体材料を用いる場合には、その厚さは1〜100nmで
あることが好ましい。この場合にも、その厚さは変更す
ることが可能である。 【００１５】上述のように、アンチヒューズは、最初に
高抵抗値を有し、臨界電圧が印加された際に比較的低い
抵抗値に変化する素子である。異なる抵抗状態を達成す
る機構は、種々の材料によって異なる。例えば、相変化
材料から形成されるアンチヒューズは、非晶質状態のと
き高抵抗を有し、結晶状態のときに低抵抗を有する。ま
た、多層Si及びシリサイド形成金属から形成されるアン
チヒューズは、多層がシリサイドに転化されていないと
きに高抵抗を有し、該多層がシリサイドに転化されたと
きに低抵抗を有する。何れの場合にも、高抵抗状態と低
抵抗状態との間には何桁もの値の差がある。 【００１６】別の例として、絶縁体タイプのアンチヒュ
ーズが用いられる場合には、臨界電圧Vcに至るまで、電
子トンネル効果によって、金属−絶縁体−金属という構
造を有する絶縁性障壁を通って電流が流れ、そのセルの
固有抵抗はかなり大きく、例えば約107Ω・μm2になり
得る。しかし、臨界電圧Vcを超えると、その絶縁体を介
した金属の移動(migration)に起因して、障壁の降伏が
生じ、そのセルの固有抵抗が100Ω・μm2未満まで降下
し得る。これに類似した電流移送及び降伏機構は、層状
の絶縁体と、導電性の含有物を含む絶縁体とにおいても
作用する。 【００１７】アンチヒューズとは異なり、ヒューズは最
初に低抵抗を有し、臨界電流が流れる際に実質的に開回
路まで高抵抗に変化する素子である。ヒューズは、薄膜
抵抗とすることが可能であり、半導体（例えば、Si、G
e）、導体（例えば、Al、Cu、Ag、Au、Pt）、低融点材
料（例えば、Zn、Sn、Pb、In）、耐火金属（例えば、T
a、W）、遷移金属（Ni、Cr）等、及びそれらの任意の合
金のような材料から形成することが可能である。ヒュー
ズが垂直方向に配向されている場合、すなわち、ヒュー
ズ内の電流の方向が実質的に垂直である場合には、更に
有利である。これは、垂直方向に配向された（以下「縦
形」と称す）ヒューズを用いることで非常に小さな素子
を達成することができるからである。 【００１８】図５Ｂは、本発明の一態様による典型的な
ヒューズの抵抗特性を示している。図示するように、ヒ
ューズは最初に低抵抗R1Fを有する。ヒューズは、時刻t
1で臨界電流Icが流れ始めるまで低抵抗を保持する。そ
の時点で、I2Rの加熱によりヒューズの抵抗が増加し、
熱暴走に導く。すなわち、抵抗の増加が更なるI2Rの加
熱を引き起こし、それが更なる抵抗の増大を引き起こ
し、これが繰り返される。最終的に、I2Rの加熱によっ
てヒューズが溶断し、時刻t2で開回路R2Fとなる。こう
して、ヒューズを有するメモリセルは２つの状態を呈す
る。第１の（すなわち最初の）状態は抵抗R1Fであり、
該抵抗R1Fは、ヒューズ材料及び幾何学的形状の選択を
介して指定された値に調整されることができる。第２の
（すなわち最後の）状態はR2Fであり、開回路となる。 【００１９】ヒューズ及びアンチヒューズの組み合わせ
から形成されるメモリセルのプログラミングは、第２の
状態が望まれる場合には、電圧VCを印加して臨界電流IC
を流し、第１の状態が望まれる場合には、そのセルをそ
のままの状態にしておくことにより行われる。第１及び
第２の状態は、読出電流VRを印加して電流の存在又は不
存在を検出することにより検出することが可能である。
電流の存在はメモリセルが第１の状態にあることを示
し、電流の不存在はメモリセルが第２の状態にあること
を示すものとなる。 【００２０】上記のように、メモリセルは一般に、直列
に接続されるヒューズ及びアンチヒューズを含む。図５
Ｃは、本発明の一態様による典型的なヒューズ／アンチ
ヒューズの直列の組み合わせの抵抗特性（実線）及び電
流特性（破線）を示している。最初に、その組み合わせ
の抵抗は、アンチヒューズの高抵抗R1AFによって支配さ
れる。しかし、時刻t0において、十分に高い電圧、すな
わちVCが印加されると、先に説明されたように、時刻t1
においてアンチヒューズが破壊される。 【００２１】この時点では、ヒューズ及びアンチヒュー
ズは何れも、時刻t1の近傍の抵抗線の急激な降下により
示すように低抵抗である。その低抵抗に起因して、ヒュ
ーズ／アンチヒューズの組み合わせ内に流れる電流が臨
界状態になる。すなわち臨界電流ICが生成される。これ
は、先に説明されたように、ヒューズを溶断する。 【００２２】熱暴走プロセスは、その組み合わせの抵抗
を、最終的に時刻t2でヒューズが溶断して開回路になる
まで増大させるものとなる。この時点で、その組み合わ
せの抵抗は開回路R2Fによって支配される。これに応じ
て、図５Ｃに破線で示すように、時刻t2で電流が0にな
る。t0とt2との間の時間は非常に短く、このため短時間
でプログラミングを行うことが可能となる。 【００２３】こうして、互いに直列に接続されたヒュー
ズ及びアンチヒューズを有するメモリセルは２つの状態
を呈する。第１の（すなわち最初の）状態は、有限の抵
抗値（実質的にR1AFにより支配される）を呈する。この
第１の状態では、その抵抗値が有限であるため、一定量
の電流が流れることが可能である。また第２の状態は、
無限の抵抗値（開回路R2F）を呈する。その結果とし
て、セルに電流が流れないことになる（図５Ｃの破線を
参照）。 【００２４】メモリセルにとってアンチヒューズは絶対
に必要なものではないことに留意されたい。しかし、メ
モリセルと直列に接続されたダイオード又は抵抗を含ま
ないクロスポイントメモリアレイの場合には、アンチヒ
ューズは、特定のメモリセルをプログラミングするため
の選択性を提供する。また、アンチヒューズの初期の高
抵抗によって、アレイ内の個々のメモリ素子をセンスす
る能力を危機にさらすことなくヒューズの個々の抵抗値
を任意の値まで低減させることが可能となる。 【００２５】更に、アンチヒューズの抵抗値は、メモリ
セルに異なるレベルの電圧が供給されるのに応じて変動
することができる。この特性を使用して、メモリ素子に
おいてアンチヒューズが提供するメモリセル選択機能を
改善することができる。 【００２６】図１Ａは、本発明の原理によるメモリセル
100の第１の実施形態の断面図を示している。図１Ａに
示すように、メモリセル100の第１の実施形態は、底部
導体110と、その底部導体110上に配置された第１の絶縁
体120とを含むことが可能である。第１の絶縁体120は、
閉じられた領域185の周囲に形成される。以下に示すよ
うに、閉じられた領域185は実質的に、メモリセルの交
点によって画定される領域を占有する。 【００２７】底部導体110を形成するために、アルミニ
ウム、銅、金、タングステン等、及びその任意の合金と
いった導電性材料を用いることができる。ポリシリコン
を使用して底部導体110を形成することも可能である。
第１の絶縁体120を形成するために、シリコン酸化物及
び窒化物、アルミニウム酸化物及び窒化物、シリコンオ
キシニトリド(oxynitride)等を用いることができる。 【００２８】メモリセル100はまた、アンチヒューズ180
を含むことが可能であり、該アンチヒューズ180は、閉
じられた領域185を実質的に占有する。既述のように、
アンチヒューズ180は、絶縁体材料、導電性材料により
分離される絶縁体材料からなる多層積層体、導電性の含
有物を分散させた絶縁性材料のマトリックス、非晶質及
び結晶質半導体材料、相変化材料、Si及びシリサイド形
成金属の多層積層体の組み合わせ等から形成することが
できる。図１Ａは、アンチヒューズが薄いウェーハとし
てパターニングされることを示している。しかし、これ
は絶対に必要なものではない。 【００２９】メモリセル100は更に、ヒューズ130及び絶
縁性プラグ140を含むことが可能である。ヒューズ130及
び絶縁性プラグ140は、それぞれ、アンチヒューズ180上
の閉じられた領域185のうちの縁部及び中央部を実質的
に占有することが可能である。絶縁体120、ヒューズ13
0、及び絶縁性プラグ140の上側は、同一平面をなすこと
が可能である。 【００３０】ヒューズ130を形成するために、半導体
（例えば、Si、Ge）、導体（例えば、Al、Cu、Ag、Au、
Pt）、低融点材料（例えば、Zn、Sn、Pb、In）、耐火金
属（例えば、Ta、W）、遷移金属（Ni、Cr）等、及びそ
の任意の合金のような材料を用いることができる。ま
た、一般に第１の絶縁体120を形成するために用いられ
る材料を絶縁性プラグ140を形成するために用いられる
ことが可能であるが、特定の実施形態では、絶縁性プラ
グ140をエッチングして空隙を残すことが望ましい場合
がある。 【００３１】絶縁性プラグ140は絶対に必要なものでは
ないことに留意されたい。絶縁性プラグ140は、基板面
と平行な平面におけるヒューズ130の断面積（例えば、
アンチヒューズ180と接触するヒューズ130の面積）の調
整に資するものとなる。おそらくは、メモリセルを適当
な大きさの表面積で製造して絶縁性プラグ140を不要に
することが可能である。 【００３２】メモリセル100は更に、第２の絶縁体150及
び上部導体160を含むことが可能であり、その両者と
も、第１の絶縁体120、ヒューズ130、及び絶縁性プラグ
140上に配置される。上部導体160は、底部導体110を形
成するために用いられる材料と同様の材料から形成する
ことが可能であり、第２の絶縁体150は、第１の絶縁体1
20及び絶縁性プラグ140を形成するために用いられる材
料と同様の材料から形成することが可能である。 【００３３】図１Ａはまた、ヒューズ130の内壁が絶縁
性プラグ140に隣接し、ヒューズ130の外壁が第１の絶縁
体120に隣接することを示している。この形状は、ヒュ
ーズ130の横方向の断熱性を提供し、電流を流すことに
よるヒューズ130の一層効率的な加熱を可能にする。し
かし、ヒューズの壁部の境界が絶対に絶縁性プラグ140
及び第１の絶縁体120によって画定される必要はない。 【００３４】また絶対に必要というわけではないが、ヒ
ューズ130を縦形とし、すなわち、ヒューズ130内の電流
の方向を実質的に垂直方向とすることが可能である。こ
れにより、メモリセルを隣接する導体間に挿入すること
が可能となる。詳細には、セルを導体のクロスポイント
アレイの交差位置に配置してクロスポイントOTPメモリ
アレイを形成することができる。これらのアレイ面を互
いに積層し、これにより密度を著しく高めることが可能
となる。ヒューズ130の垂直方向の高さは、該ヒューズ1
30の幅と等しいかそれ以上とすることが可能であり、場
合によっては著しく大きくすることが可能である。 【００３５】更に、図１Ａは、上部導体160が閉じられ
た領域185の上側でヒューズ130の全体を覆うことを示し
ているが、これは本発明を実施するための要件ではな
い。図１Ａはまた、底部導体110が閉じられた領域185の
底部でアンチヒューズ180の全体を覆うことを示してい
る。完全に覆うことが図示されているが、必要なのは、
上部導体160と底部導体110との間に導電性経路が存在す
ることだけである。したがって、底部導体110、ヒュー
ズ130、アンチヒューズ180、及び上部導体160の間に電
気的接続が存在することになる。底部導体110、ヒュー
ズ130、アンチヒューズ180、及び上部導体160は、互い
に物理的に接触する必要はない。 【００３６】図１Ｂは、図１Ａの第１の実施形態の平面
図であり、閉じられた領域185の実質的に縁部及び中央
部をそれぞれ占有するヒューズ130及び絶縁性プラグ140
を示しており、該閉じられた領域185は、上部導体160と
底部導体110との交点115内に配置されている。アンチヒ
ューズ180（図１Ｂには図示せず）は、絶縁性プラグ140
及びヒューズ130と同じ形状を有することが可能であ
り、又はヒューズ130を越えて延びる異なる形状を有す
ることが可能である。上部導体160及び底部導体110は、
それぞれの方向に延びて交点115を形成する（例示のた
め破線領域で示す）。閉じられた領域185は、該交点115
内に完全に配置されるよう図示されているが、これは絶
対に必要ではない。上記のように、必要なことは、閉じ
られた領域185内の構造を介して上部導体160と底部導体
110との間に電気的接続が維持されることだけである。 【００３７】単純化のため、第１及び第２の絶縁体120,
150は図１Ｂに含まれない。また、例示のため、ヒュー
ズ130及び絶縁性プラグ140は交点に示されている。しか
し、上部導体160は、ヒューズ130及び絶縁性プラグ140
の全体を覆うことが可能である。また、交点115が図１
Ｂに示されているが、必要なのは、上部導体160と底部
導体110との間に重複領域を形成することだけであり、
すなわち、第１及び第２の方向が異なる必要はない。 【００３８】また図１Ｂでは、閉じられた領域185は円
筒形であるものとして示され、ヒューズ130は閉じられ
た領域185の環状部を実質的に占有し、絶縁性プラグ140
は閉じられた領域185の実質的に中央を占有している。
しかし、閉じられた領域185の形状は、そのように限定
されるものではなく、長方形、正方形、楕円形、又は他
の任意の囲まれた形状といった別の形状を含むことが可
能である。この場合も、絶縁性プラグ140は、閉じられ
た領域185の内部を部分的にのみ満たすことが可能であ
る。 【００３９】図１Ｃ及び図１Ｄは、図１Ａの第１の実施
形態の変形例を示している。図１Ｃでは、図示のように
薄い導体190を配置してメモリセルの性能を改善するこ
とが可能となる。図１Ｄでは、それと同じ目的で２つの
薄い導体190,190bが配設されている。薄い導体190及び
／又は190bは、アンチヒューズ180に隣接する材料を別
個に制御することを可能にし、ヒューズ130とアンチヒ
ューズ180との間に一層大きな接触領域を提供する。薄
い導体は、アルミニウム、銅、ニッケル、チタン、タン
グステン、金、金属窒化物、ドープドシリコン、タンタ
ル等、及びその合金から形成することが可能である。 【００４０】図１Ｃでは、薄い導体190は、閉じられた
領域185内のアンチヒューズ180とヒューズ130との間に
配置される。１つの薄い導体しか含まれないことになる
場合には、これは、アンチヒューズ180の上側表面の面
積を増大させるために好ましい配置である。図１Ｄで
は、第１の薄い導体190は、図１Ｃの場合のように、ア
ンチヒューズ180とヒューズ130との間に配置されるが、
底部導体110とアンチヒューズ180との間に配置された第
２の薄い導体190bも含んでいる。 【００４１】薄い導体190及び／又は190bを含ませる１
つの理由は、上部導体160又は底部導体110内の材料より
も低い熱伝導性を有する材料を導入することにある。低
い熱伝導性を有する層は、上部導体160又は底部導体110
からメモリセルを熱的に隔離させるのに資することが可
能なものである。この熱的な隔離により、I2Rプロセス
により生成される熱を一層効率的に利用することが可能
となる。 【００４２】アンチヒューズとしての非晶質又は結晶質
半導体の使用は、薄い導体190及び／又は190bを含ませ
るための更に別の理由を導入するものとなる。第１に、
半導体と接触する導体材料の選択は、整流又はオーム接
触が形成されるか否かを決定するものとなる。この接触
部の特性はアンチヒューズ180の機能に影響を与え得る
ものである。第２に、特定の半導体アンチヒューズで
は、半導体層を介した金属の移動(migration)により低
抵抗状態が形成される。このプロセスは、半導体に隣接
する金属に依存する。薄い導体190及び／又は190bは、
導体110,160、及び半導体又はアンチヒューズに隣接す
る金属層の選択の柔軟性を提供する。 【００４３】上述のように、絶縁性プラグ140のうちの
一部又は全てをエッチングして絶縁性プラグ140の領域
内に空隙を残すことが可能である。この構成は、ヒュー
ズ130に隣接して極端に低い熱伝導性を提供し、溶解し
又は気化したヒューズ材料が入るための空間を提供す
る。この機構は、ヒューズ130を溶断するために必要と
される電力を低減させるものとなる。 【００４４】図２Ａないし図２Ｇは、図１Ａのメモリセ
ルの第１の実施形態を製造するための方法の典型的な一
実施形態の断面図を示している。図２Ａに示すように、
導電性材料を堆積させパターニングして底部導体110を
形成することが可能である。次いで、図示するように、
底部導体110上にアンチヒューズ材料180'を堆積させる
ことが可能である。パターニングプロセスの一部とし
て、底部導体110は、アンチヒューズ材料180'を堆積さ
せる前に、化学機械研磨処理（CMP：Chemical-Mechanic
al Polishing）といった周知の方法を用いることにより
平坦化させることが可能である。同様に、アンチヒュー
ズ材料180'もまた平坦化させることが可能である。 【００４５】次に、アンチヒューズ材料180'上に誘電体
薄膜140'を堆積させることが可能である。次いで、図２
Ｂに示すように、誘電体薄膜140'をエッチングして絶縁
性プラグ140を形成することが可能である。絶縁性プラ
グ140は、標準的なリソグラフィ及びエッチング方法を
使用して形成することが可能である。 【００４６】次いで、図２Ｃに示すように、ヒューズ材
料130'をアンチヒューズ材料180'上と更に絶縁性プラグ
140上とに堆積させることが可能である。原子層堆積（A
LD：Atomic Layer Deposition）といった堆積方法を使
用してヒューズ材料130'のコンフォーマルコーティング
と該ヒューズ材料の厚さの精確な調整とを確実にするこ
とが可能である。次いで、図２Ｄに示すように、ヒュー
ズ材料130'をエッチングして主に絶縁性プラグ140の壁
部にヒューズ130を残すことが可能である。このプロセ
スは、縦形ヒューズ130を作製するのに非常によく適し
たものとなる。ヒューズ130は、イオンエッチング、反
応性イオンエッチング、又はその他のエッチング方法を
使用してヒューズ材料130'の異方性(anisotropic)エッ
チングを行うことにより形成することが可能である。 【００４７】ヒューズ130（この場合には縦形ヒュー
ズ）が閉じられた領域185内に実質的に形成されること
に留意されたい。該エッチングプロセスはまた、閉じら
れた領域185に対する周辺領域で底部導体110が露出する
ようにアンチヒューズ材料180'をエッチングしてアンチ
ヒューズ180を残すことが可能であることに留意された
い。絶縁体アンチヒューズの特定の例では、薄膜の平面
内に導電性が存在しないため、アンチヒューズ材料180'
をパターニングする必要がない。更に、縦形ヒューズ13
0の垂直方向の高さ「h」と閉じられた領域185の幅「w」
との比を5：1又はそれ以上といった大きなものとするこ
とが可能であることにも留意されたい。異方性エッチン
グが用いられる場合、そのプロセスは基本的に、主に絶
縁性プラグ140の垂直方向の側壁上にヒューズ130を残す
ものとなる。このため、横方向の面積の消費が最小限に
保たれ、このためヒューズ130の横方向の厚さ「t」を精
確に調整することが可能となる。ヒューズ130の垂直方
向の高さ「h」と横方向の厚さ「t」との比を30：1又は
それ以上といった非常に大きなものとすることが可能で
あることに留意されたい。また、ヒューズ130が閉じら
れた領域185の周辺にしか存在しない一方、アンチヒュ
ーズ180が閉じられた領域185の少なくとも底部全体を覆
うため、ヒューズ領域に対するアンチヒューズ領域の比
もまた著しく大きくすることが可能である。 【００４８】次いで、図２Ｅに示すように、閉じられた
領域185の周辺の外側の領域を覆う底部導体110上に絶縁
性材料120'を堆積させることが可能である。次いで該絶
縁性材料120'をパターニングして図２Ｆに示すように第
１の絶縁体120を形成する。該第１の絶縁体120は、やは
りCMP及び／又はその他の平坦化方法を使用して絶縁性
材料120'を平坦化させてヒューズ130及び絶縁性プラグ1
40を露出させることにより、パターニングすることが可
能である。実際に、第１の絶縁体120、ヒューズ130、及
び絶縁性プラグ140の上側は、平面を画定することが可
能である。この時点で、縦形ヒューズ130は、その全て
の垂直方向の側面で絶縁体に隣接することになる。この
構成は、ヒューズ130からその周囲への熱伝達を低減さ
せるものとなる。 【００４９】次いで、このプロセスを完了させるため
に、ヒューズ130、絶縁性プラグ140、及び第１の絶縁体
120上で第１の方向に上部導体160を堆積させパターニン
グすることが可能である。必要であれば、上部導体160
及び第１の絶縁体120上に第２の絶縁体150を堆積させ、
これをCMPその他の平坦化方法を使用して平坦化させる
ことが可能である。その結果として得られる構造を図２
Ｇ（図１Ａと同じ）に示す。 【００５０】絶縁性プラグ140の領域内に空隙が必要と
される場合には、上部導体160の画定後にウエットエッ
チング又はドライエッチングにより絶縁性材料を除去す
ることが可能である。上部導体160が絶縁性プラグ140を
完全に覆っていない場合には、絶縁性プラグ140へのア
クセスが可能である。換言すれば、空隙領域を生成する
ために、上部導体160及び絶縁性プラグ140を互いにずら
して配置して、該絶縁性プラグ140の一部がエッチング
のために露出するようにすることが可能である。空隙を
形成した後、第２の絶縁体150を堆積させパターニング
して、メモリセルを完成させることが可能である。 【００５１】図２Ａ〜図２Ｇにより示す各ステップを修
正して図１Ｃ及び図１Ｄに示す変形例を作製することが
可能である。例えば、図１Ｃに示すようにアンチヒュー
ズ180とヒューズ130との間に薄い導体190を形成するた
めに図２Ａに示す作製ステップを図２Ａ−２に置換する
ことが可能である。図２Ａ−２に示すように、アンチヒ
ューズ材料180'上に薄い導体材料を堆積させてパターニ
ングすることが可能である。次いで薄い導体材料190'の
上側に誘電体材料140'を堆積させることが可能である。
次いで、この製造プロセスは、上述し図２Ｂ〜図２Ｇに
示したように進めることが可能である。エッチングを行
ってヒューズ130を形成する際に薄い導体190及びアンチ
ヒューズ180をエッチングして図２Ｄ−２に示すように
底部導体110を露出させることに留意されたい。 【００５２】図１Ｄに示すように第１及び第２の薄い導
体190,190bを作製するために、図２Ａに示す作製ステッ
プを図２Ａ−３に置換することが可能である。図示する
ように、第２の薄い導体材料190b'を形成するために底
部導体110上に薄い導体材料を堆積させることが可能で
あり、次いで上述のようにアンチヒューズ180を形成す
ることが可能である。次いで、第１の薄い導体材料190'
を形成するために、別の薄い導体材料を堆積させること
が可能である。次いで、第１の薄い導体材料190'の上側
に誘電体材料140'を堆積させることが可能である。この
作製プロセスは、上述し図２Ｂ〜図２Ｇに示したように
進めることが可能である。エッチングを行ってヒューズ
130を形成する際に、第１及び第２の薄い導体190,190b
及びアンチヒューズ180をエッチングして図２Ｄ−３に
示すように底部導体110を露出させることに留意された
い。 【００５３】図示しないが、図１Ｃ及び図１Ｄに示す変
形例に加えて他の変形形態もまた実施可能である。例え
ば、より多くの薄い導体又は他の配置の薄い導体を配設
してヒューズ130及び／又はアンチヒューズ180の性能を
高めることが可能である。 【００５４】図３Ａは、本発明の一態様によるメモリセ
ル300の第２の実施形態を示す断面図である。図示する
ように、メモリセル300は、ヒューズ330と、該ヒューズ
330の側面に形成された絶縁体320とを含むことが可能で
ある。後に分かるように、ヒューズ330の内部は完全に
充填することも完全に充填しないことも可能である。 【００５５】セル300は底部導体310を含むことが可能で
ある。ヒューズ330の垂直部分と底部胴体310とが「U」
字領域385を形成することに留意されたい。この「U」字
領域の概念は、図３Ｄに一層明確に示されており、この
場合、ヒューズ330の２つの垂直部分と底部導体310とが
「U」字領域385を形成し、すなわちヒューズ330に水平
部分は存在しない。図３Ａのヒューズ330の水平部分は
本発明を実施するために必須のものではない。 【００５６】セル300は更に、「U」字領域385の内部の
一部又は実質的に全てを占有する絶縁性プラグ340を含
むことが可能である。セル300は更に、「U」字領域385
及び絶縁体320の上側にアンチヒューズ380及び上部導体
360を含むことが可能である。ヒューズ330及び絶縁性プ
ラグ340は平面を画定することが可能であることに留意
されたい。 【００５７】メモリセルの様々な部分を形成するために
使用される材料は、上述した通りであり、したがって繰
り返し説明しないこととする。この場合も、上述の理由
で、絶縁性プラグ340は絶対に必要なものではない。更
に、絶縁性プラグ340が存在する際に、絶縁体320、ヒュ
ーズ330、及び絶縁性プラグ340の上側表面を同一平面に
することが可能である。 【００５８】図３Ｂは、図３Ａの第２の実施形態の平面
図を示している。図示するように、上部導体360は第１
の方向に延びることが可能である。アンチヒューズ380
（図３Ｂでは見えない部分）もまた第１の方向に延びる
ことが可能であることに留意されたい。該アンチヒュー
ズ380はまた、ヒューズ330及び絶縁性プラグ340の上側
で第２の方向に延びることが可能である。実際に、アン
チヒューズ材料380'が絶縁体である場合には、アンチヒ
ューズ380をパターニングする必要がない。これは、自
明のこととして該アンチヒューズ材料380'が薄膜の平面
において絶縁性を有するからである。ヒューズ330、ひ
いては「U」字領域385（絶縁性プラグ340及び底部導体3
10（図３Ｂには図示せず）を含む）は、第２の方向に延
び、これにより交差位置で交点を画定することが可能で
ある。 【００５９】図３Ｃ〜図３Ｅは、図３Ａの第２の実施形
態の変形例を示している。図３Ｃでは、ヒューズ330と
アンチヒューズ380との間に薄い導体390を配置して、第
１の実施形態の変形例に関して先に説明したようにメモ
リセル300の性能を改善することが可能である。薄い導
体390の配置は変更することが可能であり、図３Ｃに示
す配置に限定されないことに留意されたい。 【００６０】この場合も、上部導体360のように第１の
方向に延びる代わりに、薄い導体390がヒューズ330の上
側及び上部導体360の下側で「U」字領域385の一部を占
有することが可能である。換言すれば、交点315により
画定される領域に薄い導体390を実質的に限定すること
が可能である。 【００６１】図３Ｄは、「U」字領域385を明確に示すこ
とに加えて、図３Ａの第２の実施形態の変形例も示して
いる。上述のように、ヒューズ330の水平部分は、本発
明を実施するのに必須のものではない。図３Ｄはこの概
念を例証するものである。 【００６２】更に図３Ｅでは、薄い導体390は、「U」字
領域385の全体を覆う必要はない。この変形例では、薄
い導体390が「U」字領域385の実質的に内部に形成さ
れ、ヒューズ330がアンチヒューズ380と接触した状態に
なる。多数の他の変形例が実施可能であり、それらもま
た本発明の範囲内にあることに留意されたい。 【００６３】図３Ａ〜図３Ｅに関連するメモリセルの上
記説明は、ヒューズ330、絶縁性プラグ340、及び「U」
字領域385が、底部導体310と共に第２の方向に延びるこ
とを示しているが、この方向は本発明を実施するために
必要とされるものではない。実際に、ヒューズ330は、
上部導体360に関連して第１の方向に延びることが可能
である。この場合には、ヒューズ330の垂直部分と上部
導体360とが逆「U」字領域385を形成する。絶縁性プラ
グ340は、やはり逆「U」字領域385の一部又は実質的に
全てを占有することが可能である。メモリセル300は更
に、底部導体310上方で逆「U」字領域385の底部を実質
的に占有するアンチヒューズ380を含むことが可能であ
る。 【００６４】図４Ａ〜図４Ｇは、図３Ａのメモリセル30
0の第２の実施形態を作製する方法の典型的な一実施形
態の断面図を示している。図４Ａに示すように、絶縁性
材料を堆積させパターニングして絶縁体320を形成する
ことが可能である。絶縁体320は、「U」字領域385が形
成されることになるトレンチを画定するようパターニン
グすることが可能である。この場合も、閉じられた領域
385の高さと幅との比を大きく（5：1又はそれ以上に）
することが可能である。 【００６５】次いで、図４Ｂに示すように、該トレンチ
内に、更には絶縁体320上に、ヒューズ材料330'を堆積
させることが可能である。この堆積は必然的にヒューズ
330の「U」字形状を形成するものとなる。ALD等のよう
な堆積方法を使用して第１の絶縁体320（垂直方向の壁
部を含む）のコンフォーマルコーティングを達成するこ
とが可能である。次いで、「U」字領域385内を含めてヒ
ューズ材料330'上に導体材料310'を堆積させる。 【００６６】次いで、図４Ｃに示すように、CMP等の標
準的な方法を使用してヒューズ材料330'及び導体材料31
0'を平坦化させることが可能である。この時点で、絶縁
体320、底部導体310、及びヒューズ330が同一平面とな
ることが可能である。 【００６７】次いで、図４Ｄに示すように、ウエットエ
ッチング、反応性イオンエッチング、イオンミリング等
のエッチング技術を使用して底部導体310を所定の深さ
まで選択的にエッチングして、該底部導体310が「U」字
領域385の横方向部分を形成するようにすることが可能
である。 【００６８】次いで、図４Ｅに示すように、絶縁性プラ
グ材料340'を堆積させて「U」字領域385の内部を充填
し、その結果として得られる表面を平坦化させることが
可能である。この時点で、図４Ｆに示すように、絶縁性
プラグ340、絶縁体320、及びヒューズ330を同一平面と
することが可能となる。 【００６９】次いで、このプロセスを完了させるため
に、アンチヒューズ材料及び別の導体材料を堆積させパ
ターニングして、図４Ｇ（図３Ａと同じ）に示すように
アンチヒューズ380及び上部導体360を形成することが可
能である。導体360を堆積させる前にアンチヒューズ380
を平坦化させることが可能であることに留意されたい。
また、上部導体360の平坦化は作製プロセスの一部とす
ることが可能である。 【００７０】当業者であれば、図４Ａ〜図４Ｇに示す各
ステップを修正して図３Ｃ及び図３Ｅに示すような変形
例を作製することが可能である。この場合も、第１の実
施形態に関して説明した空隙と同様の空隙を形成するこ
とが可能である。 【００７１】本発明をその典型的な実施形態に関して説
明してきたが、当業者であれば、本発明の真の思想及び
範囲から逸脱することなく、上記の本発明の実施形態に
対して様々な変更を加えることが可能であろう。本明細
書で用いた用語及び説明は、例示のみを目的として述べ
たものであり、本発明を限定することを意味するもので
はない。詳細には、本発明の方法を例を用いて説明した
が、該方法の各ステップは、本開示とは異なる順序で又
は同時に実行することが可能である。当業者であれば、
上述その他の変形形態を、特許請求の範囲及びその等価
物により規定される本発明の思想及び範囲内で実施可能
であることが理解されよう。 【００７２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示している。 １．メモリセル(100,300)であって、第１の方向に延び
る上部導体(160,360)と、第２の方向に延びる底部導体
(110,310)であって、前記上部導体(160,360)と該底部導
体(110,310)との間に重複領域(115,315)を画定し、及び
前記上部導体(160,360)との電気的接続を有する、底部
導体(110,310)と、前記上部導体(160，360)及び前記底
部導体(110,310)との電気的接続を有する、前記重複領
域(115,315)内に形成されたヒューズ(130,330)と、該ヒ
ューズ(130,330)と電気的に直列に形成されたアンチヒ
ューズ(180,380)とを含む、メモリセルメモリセル(100,
300)。 ２．前記ヒューズ(130,330)が、その中央部を実質的に
中心として該ヒューズ(130,330)内に空隙が存在するよ
うな形状を有している、前項１に記載のメモリセル(10
0,300)。 ３．前記ヒューズ(130,330)が、前記重複領域(115,315)
付近の閉じられた領域(185,385)を実質的に占有し、前
記メモリセル(100,300)が更に、前記閉じられた領域(18
5,385)の中央部を実質的に占有する絶縁性プラグ(140,3
40)であって、前記ヒューズ(130,330)の内壁が該絶縁性
プラグ(140,340)に隣接する、絶縁性プラグ(140,340)
と、前記閉じられた領域(185,385)の周囲に形成された
絶縁体(120,320)であって、前記ヒューズ(130,330)の外
壁が該絶縁体(120,320)に隣接する、絶縁体(120,320)と
を含む、前項１に記載のメモリセル(100,300)。 ４．前記ヒューズ(130,330)が、前記重複領域(115,315)
付近の閉じられた領域(185,385)を実質的に占有し、前
記メモリセル(100,300)が更に、前記ヒューズ(130,330)
と前記アンチヒューズ(180,380)との間の前記閉じられ
た領域(185,385)内に形成された薄い導体(190,390)を含
む、前項１に記載のメモリセル(100,300)。 ５．前記薄い導体(190,390)が第１の薄い導体(190,390)
であり、前記メモリセル(100,300)が更に、前記アンチ
ヒューズ(180,380)と前記底部導体(110,310)及び前記上
部導体(160,360)の一方との間の前記閉じられた領域(18
5,385)内に形成された第２の薄い導体(190b,390b)を含
む、前項４に記載のメモリセル(100,300)。 ６．メモリセル(100,300)を形成するための方法であっ
て、第１の方向に延びる上部導体(160,360)を形成し、
第２の方向に延びる底部導体(110,310)を形成して、前
記上部導体(160,360)と前記底部導体(110,310)との間の
交点に重複領域(115,315)を画定し、該底部導体(110,31
0)が前記上部導体(160,360)との電気的接続を有し、前
記上部導体(160,360)及び前記底部導体(110,310)との電
気的接続を有するヒューズ(130,330)を前記重複領域(11
5,315)内に形成し、該ヒューズ(130,330)と電気的に直
列なアンチヒューズ(180,380)を形成する、という各ス
テップを含む方法。 ７．前記ヒューズ(130,330)が、前記重複領域(115,315)
付近の閉じられた領域(185,385)を実質的に占有し、前
記方法が更に、前記閉じられた領域(185,385)の中央部
を実質的に占有する絶縁性プラグ(140,340)を形成し
て、該絶縁性プラグ(140,340)に前記ヒューズ(130,330)
の内壁が隣接するようにし、前記閉じられた領域(185,3
85)の周囲に絶縁体(120,320)を形成して、該絶縁体(12
0,320)に前記ヒューズ(130,330)の外壁が隣接するよう
にする、という各ステップを含む、前項６に記載の方
法。 ８．前記ヒューズ(130,330)とアンチヒューズ(180,380)
との間の前記閉じられた領域(185,385)内に薄い導体(19
0,390)を形成するステップを更に含む、前項７に記載の
方法。 ９．前記薄い導体(190,390)が第１の薄い導体(190,390)
であり、前記方法が更に、前記アンチヒューズ(180,38
0)と、前記底部導体(110,310)及び前記上部導体(160,36
0)の一方との間の前記閉じられた領域(185,385)内に第
２の薄い導体(190b、390b)を形成するステップを含む、
前項８に記載の方法。 10．前記アンチヒューズ(180,380)の端子間電圧の変化
に応じて該アンチヒューズ(180,380)の抵抗値が変化す
る、前項１に記載のメモリセル(100,300)。
【図面の簡単な説明】
【図１Ａ】本発明の原理によるメモリセルの第１の実施
形態を示す断面図である。 【図１Ｂ】メモリセルの交点の性質を示す、図１Ａの第
１の実施形態の平面図である。 【図１Ｃ】図１Ａの第１の実施形態の変形例を示す断面
図である。 【図１Ｄ】図１Ａの第１の実施形態の変形例を示す断面
図である。 【図２Ａ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（1/7）。 【図２Ｂ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（2/7）。 【図２Ｃ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（3/7）。 【図２Ｄ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（4/7）。 【図２Ｅ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（5/7）。 【図２Ｆ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（6/7）。 【図２Ｇ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（7/7）。 【図２Ａ−２】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（1/2）。 【図２Ｄ−２】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（2/2）。 【図２Ａ−３】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（1/2）。 【図２Ｄ−３】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（2/2）。 【図３Ａ】本発明の原理によるメモリセルの第２の実施
形態を示す断面図である。 【図３Ｂ】メモリセルの交点の性質を示す、図３Ａの第
２の実施形態の正面図である。 【図３Ｃ】図３Ａの第１の実施形態の変形例を示す断面
図である。 【図３Ｄ】図３Ａの第１の実施形態の変形例を示す断面
図である。 【図３Ｅ】図３Ａの第１の実施形態の変形例を示す断面
図である。 【図４Ａ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（1/7）。 【図４Ｂ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（2/7）。 【図４Ｃ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（3/7）。 【図４Ｄ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（4/7）。 【図４Ｅ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（5/7）。 【図４Ｆ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（6/7）。 【図４Ｇ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（7/7）。 【図５Ａ】本発明の一態様による典型的なアンチヒュー
ズの抵抗特性を示すグラフである。 【図５Ｂ】本発明の一態様による典型的なヒューズの抵
抗特性を示すグラフである。 【図５Ｃ】本発明の一態様による典型的なヒューズ／ア
ンチヒューズの直列の組み合わせの抵抗及び電流特性を
示すグラフである。 【符号の説明】 100,300 メモリセル 110,310 底部導体 115,315 重複領域 130,330 ヒューズ 160,360 上部導体 180,380 アンチヒューズ
形態を示す断面図である。 【図１Ｂ】メモリセルの交点の性質を示す、図１Ａの第
１の実施形態の平面図である。 【図１Ｃ】図１Ａの第１の実施形態の変形例を示す断面
図である。 【図１Ｄ】図１Ａの第１の実施形態の変形例を示す断面
図である。 【図２Ａ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（1/7）。 【図２Ｂ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（2/7）。 【図２Ｃ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（3/7）。 【図２Ｄ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（4/7）。 【図２Ｅ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（5/7）。 【図２Ｆ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（6/7）。 【図２Ｇ】メモリセルの第１の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（7/7）。 【図２Ａ−２】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（1/2）。 【図２Ｄ−２】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（2/2）。 【図２Ａ−３】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（1/2）。 【図２Ｄ−３】図１Ｃ及び図１Ｄに示す変形形態を作製
するための、メモリセルの第１の実施形態を作製する方
法の変形例である（2/2）。 【図３Ａ】本発明の原理によるメモリセルの第２の実施
形態を示す断面図である。 【図３Ｂ】メモリセルの交点の性質を示す、図３Ａの第
２の実施形態の正面図である。 【図３Ｃ】図３Ａの第１の実施形態の変形例を示す断面
図である。 【図３Ｄ】図３Ａの第１の実施形態の変形例を示す断面
図である。 【図３Ｅ】図３Ａの第１の実施形態の変形例を示す断面
図である。 【図４Ａ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（1/7）。 【図４Ｂ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（2/7）。 【図４Ｃ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（3/7）。 【図４Ｄ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（4/7）。 【図４Ｅ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（5/7）。 【図４Ｆ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（6/7）。 【図４Ｇ】メモリセルの第２の実施形態を作製する方法
の典型的な一実施形態を示す断面図である（7/7）。 【図５Ａ】本発明の一態様による典型的なアンチヒュー
ズの抵抗特性を示すグラフである。 【図５Ｂ】本発明の一態様による典型的なヒューズの抵
抗特性を示すグラフである。 【図５Ｃ】本発明の一態様による典型的なヒューズ／ア
ンチヒューズの直列の組み合わせの抵抗及び電流特性を
示すグラフである。 【符号の説明】 100,300 メモリセル 110,310 底部導体 115,315 重複領域 130,330 ヒューズ 160,360 上部導体 180,380 アンチヒューズ
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フロントページの続き
Ｆターム(参考） 5F083 CR12 CR14 JA36 JA37 JA38
JA39 JA56 PR09 PR40
Claims (1)
- 【特許請求の範囲】 【請求項１】メモリセル(100,300)であって、 第１の方向に延びる上部導体(160,360)と、 第２の方向に延びる底部導体(110,310)であって、前記
上部導体(160,360)と該底部導体(110,310)との間に重複
領域(115,315)を画定し、及び前記上部導体(160,360)と
の電気的接続を有する、底部導体(110,310)と、 前記上部導体(160，360)及び前記底部導体(110,310)と
の電気的接続を有する、前記重複領域(115,315)内に形
成されたヒューズ(130,330)と、 該ヒューズ(130,330)と電気的に直列に形成されたアン
チヒューズ(180,380)とを含む、メモリセルメモリセル
(100,300)。
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|---|---|---|---|
| US09/964,768 US6580144B2 (en) | 2001-09-28 | 2001-09-28 | One time programmable fuse/anti-fuse combination based memory cell |
| US09/964768 | 2001-09-28 |
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| Publication Number | Publication Date |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002273091A Withdrawn JP2003115574A (ja) | 2001-09-28 | 2002-09-19 | ワンタイムプログラマブルヒューズ／アンチヒューズの組み合わせを用いたメモリセル |
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|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217417A (ja) * | 2004-01-30 | 2005-08-11 | Hewlett-Packard Development Co Lp | 半導体デバイスを形成する方法およびシステム |
| JP2006019686A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 相変化記憶素子及びその製造方法 |
| JP2006019688A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 相変化記憶素子及びその製造方法 |
| JP2006074028A (ja) * | 2004-08-31 | 2006-03-16 | Samsung Electronics Co Ltd | 小さな接点を有する相変化記憶素子の製造方法 |
| JP2007035683A (ja) * | 2005-07-22 | 2007-02-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009520374A (ja) * | 2005-12-20 | 2009-05-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 縦型相変化メモリセルおよびその製造方法 |
| JP2009532898A (ja) * | 2006-04-04 | 2009-09-10 | マイクロン テクノロジー， インク． | 自己整合相変化材料層を使用する相変化メモリ素子、ならびに、それを製造および使用する方法。 |
| US7884346B2 (en) | 2006-03-30 | 2011-02-08 | Panasonic Corporation | Nonvolatile memory element and manufacturing method thereof |
| JP2012212902A (ja) * | 2008-04-11 | 2012-11-01 | Sandisk 3D Llc | 側壁構造化スイッチャブル抵抗器セル |
| US9178141B2 (en) | 2006-04-04 | 2015-11-03 | Micron Technology, Inc. | Memory elements using self-aligned phase change material layers and methods of manufacturing same |
| US10186516B2 (en) | 2015-11-30 | 2019-01-22 | Samsung Electronics Co., Ltd. | One time programmable memory device, method of manufacturing the same, and electronic device including the same |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774457B2 (en) * | 2001-09-13 | 2004-08-10 | Texas Instruments Incorporated | Rectangular contact used as a low voltage fuse element |
| US6853049B2 (en) | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
| US20050158950A1 (en) * | 2002-12-19 | 2005-07-21 | Matrix Semiconductor, Inc. | Non-volatile memory cell comprising a dielectric layer and a phase change material in series |
| US6879021B1 (en) * | 2003-10-06 | 2005-04-12 | International Business Machines Corporation | Electronically programmable antifuse and circuits made therewith |
| JP4383987B2 (ja) * | 2004-08-18 | 2009-12-16 | 株式会社東芝 | Ｍｏｓ型電気ヒューズとそのプログラム方法 |
| US7259023B2 (en) * | 2004-09-10 | 2007-08-21 | Intel Corporation | Forming phase change memory arrays |
| KR100620705B1 (ko) * | 2004-12-31 | 2006-09-13 | 동부일렉트로닉스 주식회사 | 유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법 |
| US7256471B2 (en) * | 2005-03-31 | 2007-08-14 | Freescale Semiconductor, Inc. | Antifuse element and electrically redundant antifuse array for controlled rupture location |
| US7638855B2 (en) * | 2005-05-06 | 2009-12-29 | Macronix International Co., Ltd. | Anti-fuse one-time-programmable nonvolatile memory |
| US7388273B2 (en) | 2005-06-14 | 2008-06-17 | International Business Machines Corporation | Reprogrammable fuse structure and method |
| US7609539B2 (en) * | 2006-01-27 | 2009-10-27 | Kilopass Technology, Inc. | Electrically programmable fuse bit |
| KR100791071B1 (ko) * | 2006-07-04 | 2008-01-02 | 삼성전자주식회사 | 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법 |
| KR100764343B1 (ko) | 2006-09-22 | 2007-10-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| US7674691B2 (en) * | 2007-03-07 | 2010-03-09 | International Business Machines Corporation | Method of manufacturing an electrical antifuse |
| US7679163B2 (en) * | 2007-05-14 | 2010-03-16 | Industrial Technology Research Institute | Phase-change memory element |
| KR100875165B1 (ko) * | 2007-07-04 | 2008-12-22 | 주식회사 동부하이텍 | 반도체 소자 및 제조 방법 |
| US20090086521A1 (en) * | 2007-09-28 | 2009-04-02 | Herner S Brad | Multiple antifuse memory cells and methods to form, program, and sense the same |
| US8232190B2 (en) * | 2007-10-01 | 2012-07-31 | International Business Machines Corporation | Three dimensional vertical E-fuse structures and methods of manufacturing the same |
| US8426838B2 (en) * | 2008-01-25 | 2013-04-23 | Higgs Opl. Capital Llc | Phase-change memory |
| US7715219B2 (en) | 2008-06-30 | 2010-05-11 | Allegro Microsystems, Inc. | Non-volatile programmable memory cell and memory array |
| US8604457B2 (en) * | 2008-11-12 | 2013-12-10 | Higgs Opl. Capital Llc | Phase-change memory element |
| US8426745B2 (en) * | 2009-11-30 | 2013-04-23 | Intersil Americas Inc. | Thin film resistor |
| JP5617380B2 (ja) * | 2010-06-25 | 2014-11-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8866121B2 (en) | 2011-07-29 | 2014-10-21 | Sandisk 3D Llc | Current-limiting layer and a current-reducing layer in a memory device |
| US8659001B2 (en) | 2011-09-01 | 2014-02-25 | Sandisk 3D Llc | Defect gradient to boost nonvolatile memory performance |
| US8637413B2 (en) | 2011-12-02 | 2014-01-28 | Sandisk 3D Llc | Nonvolatile resistive memory element with a passivated switching layer |
| US8610243B2 (en) * | 2011-12-09 | 2013-12-17 | Globalfoundries Inc. | Metal e-fuse with intermetallic compound programming mechanism and methods of making same |
| US8698119B2 (en) | 2012-01-19 | 2014-04-15 | Sandisk 3D Llc | Nonvolatile memory device using a tunnel oxide as a current limiter element |
| US9059390B2 (en) * | 2012-02-06 | 2015-06-16 | Imec | Self-isolated conductive bridge memory device |
| US8686386B2 (en) | 2012-02-17 | 2014-04-01 | Sandisk 3D Llc | Nonvolatile memory device using a varistor as a current limiter element |
| US20140241031A1 (en) | 2013-02-28 | 2014-08-28 | Sandisk 3D Llc | Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same |
| US20170309565A1 (en) * | 2016-04-25 | 2017-10-26 | Infineon Technologies Ag | Method of manufacturing semiconductor devices |
| US11948630B2 (en) * | 2021-11-04 | 2024-04-02 | Applied Materials, Inc. | Two-terminal one-time programmable fuses for memory cells |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011791A (en) * | 1989-02-03 | 1991-04-30 | Motorola, Inc. | Fusible link with built-in redundancy |
| US4914055A (en) * | 1989-08-24 | 1990-04-03 | Advanced Micro Devices, Inc. | Semiconductor antifuse structure and method |
| US5614756A (en) * | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
| US5311053A (en) * | 1991-06-12 | 1994-05-10 | Aptix Corporation | Interconnection network |
| US5451811A (en) * | 1991-10-08 | 1995-09-19 | Aptix Corporation | Electrically programmable interconnect element for integrated circuits |
| US5321322A (en) * | 1991-11-27 | 1994-06-14 | Aptix Corporation | Programmable interconnect architecture without active devices |
| US5427979A (en) * | 1993-10-18 | 1995-06-27 | Vlsi Technology, Inc. | Method for making multi-level antifuse structure |
| US5903041A (en) * | 1994-06-21 | 1999-05-11 | Aptix Corporation | Integrated two-terminal fuse-antifuse and fuse and integrated two-terminal fuse-antifuse structures incorporating an air gap |
| US5572050A (en) * | 1994-12-06 | 1996-11-05 | Massachusetts Institute Of Technology | Fuse-triggered antifuse |
| US5973396A (en) * | 1996-02-16 | 1999-10-26 | Micron Technology, Inc. | Surface mount IC using silicon vias in an area array format or same size as die array |
| US5835396A (en) * | 1996-10-17 | 1998-11-10 | Zhang; Guobiao | Three-dimensional read-only memory |
| US6242789B1 (en) * | 1999-02-23 | 2001-06-05 | Infineon Technologies North America Corp. | Vertical fuse and method of fabrication |
| US6124194A (en) * | 1999-11-15 | 2000-09-26 | Chartered Semiconductor Manufacturing Ltd. | Method of fabrication of anti-fuse integrated with dual damascene process |
| US6433404B1 (en) * | 2000-02-07 | 2002-08-13 | Infineon Technologies Ag | Electrical fuses for semiconductor devices |
| DE10030442B4 (de) * | 2000-06-22 | 2006-01-12 | Infineon Technologies Ag | Verbindungselement in einem integrierten Schaltkreis |
| US6509624B1 (en) * | 2000-09-29 | 2003-01-21 | International Business Machines Corporation | Semiconductor fuses and antifuses in vertical DRAMS |
| US6498056B1 (en) * | 2000-10-31 | 2002-12-24 | International Business Machines Corporation | Apparatus and method for antifuse with electrostatic assist |
| US6664639B2 (en) * | 2000-12-22 | 2003-12-16 | Matrix Semiconductor, Inc. | Contact and via structure and method of fabrication |
| US6653710B2 (en) * | 2001-02-16 | 2003-11-25 | International Business Machines Corporation | Fuse structure with thermal and crack-stop protection |
| US6584029B2 (en) * | 2001-08-09 | 2003-06-24 | Hewlett-Packard Development Company, L.P. | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells |
-
2001
- 2001-09-28 US US09/964,768 patent/US6580144B2/en not_active Expired - Fee Related
-
2002
- 2002-08-08 TW TW091117918A patent/TW564427B/zh not_active IP Right Cessation
- 2002-09-19 JP JP2002273091A patent/JP2003115574A/ja not_active Withdrawn
- 2002-09-25 EP EP02256631A patent/EP1298729A3/en not_active Withdrawn
- 2002-09-28 KR KR1020020059093A patent/KR20030027859A/ko not_active Application Discontinuation
- 2002-09-28 CN CN02143769A patent/CN1409399A/zh active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148251B2 (en) | 2004-01-30 | 2012-04-03 | Hewlett-Packard Development Company, L.P. | Forming a semiconductor device |
| JP2005217417A (ja) * | 2004-01-30 | 2005-08-11 | Hewlett-Packard Development Co Lp | 半導体デバイスを形成する方法およびシステム |
| JP4530411B2 (ja) * | 2004-06-30 | 2010-08-25 | 株式会社ハイニックスセミコンダクター | 相変化記憶素子の製造方法 |
| JP2006019686A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 相変化記憶素子及びその製造方法 |
| JP2006019688A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 相変化記憶素子及びその製造方法 |
| JP2006074028A (ja) * | 2004-08-31 | 2006-03-16 | Samsung Electronics Co Ltd | 小さな接点を有する相変化記憶素子の製造方法 |
| JP4560818B2 (ja) * | 2005-07-22 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| JP2007035683A (ja) * | 2005-07-22 | 2007-02-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009520374A (ja) * | 2005-12-20 | 2009-05-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 縦型相変化メモリセルおよびその製造方法 |
| US7884346B2 (en) | 2006-03-30 | 2011-02-08 | Panasonic Corporation | Nonvolatile memory element and manufacturing method thereof |
| US8227786B2 (en) | 2006-03-30 | 2012-07-24 | Panasonic Corporation | Nonvolatile memory element |
| JP4989631B2 (ja) * | 2006-03-30 | 2012-08-01 | パナソニック株式会社 | 不揮発性記憶素子 |
| JP2009532898A (ja) * | 2006-04-04 | 2009-09-10 | マイクロン テクノロジー， インク． | 自己整合相変化材料層を使用する相変化メモリ素子、ならびに、それを製造および使用する方法。 |
| US8674334B2 (en) | 2006-04-04 | 2014-03-18 | Micron Technology, Inc. | Memory elements using self-aligned phase change material layers and methods of manufacturing same |
| US9178141B2 (en) | 2006-04-04 | 2015-11-03 | Micron Technology, Inc. | Memory elements using self-aligned phase change material layers and methods of manufacturing same |
| US9595672B2 (en) | 2006-04-04 | 2017-03-14 | Micron Technology, Inc. | Memory elements using self-aligned phase change material layers and methods of manufacturing same |
| JP2012212902A (ja) * | 2008-04-11 | 2012-11-01 | Sandisk 3D Llc | 側壁構造化スイッチャブル抵抗器セル |
| US10186516B2 (en) | 2015-11-30 | 2019-01-22 | Samsung Electronics Co., Ltd. | One time programmable memory device, method of manufacturing the same, and electronic device including the same |
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