KR20030027859A - 메모리 셀 및 메모리 셀 형성 방법 - Google Patents
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Abstract
일회 프로그램가능한 메모리 셀(100, 300)은 직렬로된 퓨즈(130, 330) 및 반-퓨즈(180, 380)를 포함한다. 메모리 셀은 초기 상태와 기록(프로그램된) 상태인, 두 가지 상태를 가진다. 초기 상태에서, 셀의 저항은 유한하고, 대개 상대적으로 높은 반-퓨즈의 저항에 지배를 받는다. 기록 상태에서, 저항은 유한한데 그 이유는 퓨즈의 브레이크다운이 개방 회로를 야기하기 때문이다. 셀(100, 300)은 임계 전류를 발생하는 셀(100, 300) 양단의 임계 전압을 인가함으로써 프로그램되어 퓨즈(130, 330)를 개방시킨다. 임계 전압이 인가되는 경우, 이것은 일반적으로 반-퓨즈(180, 380)를 브레이크다운하게 하고, 이것은 높은 전류의 펄스가 퓨즈에 인가되게 한다. 퓨즈 상태는 메모리 셀 양단의 판독 전압을 인가함으로써 감지된다. 메모리 셀이 프로그램되지 않았을 경우, 측정가능한 양의 전류가 흐른다. 그렇지 않은 경우에는 전류가 전혀 흐르지 않는다.
Description
본 출원인에 의해 "VERTICALLY ORIENTED NANO-FUSE AND NANO-RESISTOR CIRCUIT ELEMENTS"라는 명칭의 미국 특허 출원 제___________호와, "ONE-TIMEPROGRAMMABLE VERTICALLY ORIENTED FUSE AND VERTICALLY ORIENTED FUSE/DIODE UNIT MEMORY CELL AND ONE-TIME PROGRAMMABLE MEMORY USING THE SAME"이라는 명칭으로 2001년 8월 9일에 출원된 미국 특허 출원 제 09/924,500호와, "ONE-TIME PROGRAMMABLE MEMORY USING FUSE/ANTI-FUSE AND VERTICALLY ORIENTED FUSE UNIT MEMORY CELLS"라는 명칭으로 2001년 8월 9일에 출원된 미국 특허 출원 제 09/924,577호는 본 발명과 관련이 있으며 일부 공통되는 내용을 포함하고 있다.
본 발명은 일반적으로 프로그램 가능 메모리 셀(programmable memory cell)에 관한 것이다. 보다 구체적으로, 본 발명은 재기록 불능 프로그램 가능 메모리 셀(one-time programmable memory cell)에 관한 것이다.
최근 반도체 장치의 수요가 급증하고 있다. 현재 사회에서는 소비자 전자 장치가 널리 보급되어 있다. 소비자 전자 장치의 대부분은 반도체 장치의 개발로 가능해진 것들이다. 소비자 전자 장치가 보다 소형 및 복잡해지고, 보다 저렴해짐에 따라, 오늘날 시장에서는 메모리를 포함하는, 보다 고밀도의 반도체 장치를 더 낮은 비용으로 요구한다.
메모리 분야에 있어서, 특히 비휘발성 메모리(즉, 전력이 공급되지 않는 경우에도 데이터를 유실하지 않는 메모리)의 경우 계속적인 밀도의 증가 및 보다 저렴한 비용이 요구되고 있다.
비휘발성 메모리는 1회 프로그램 가능(one time programmable ; "OTP")하거나 재프로그램 가능(reprogrammable)하다. 이름에서 암시하듯이, OTP 메모리는 1회 프로그램 되며, 실제로 영구적이다. 대부분의 OTP 메모리는 4개의 기본 유형, 즉, 1) 반퓨즈(anti-fuse), 2) 퓨즈, 3) 전하 충전(charge storage)(EPROM), 그리고 4) 마스크 ROM으로 분류될 수 있다.
전술된 기존의 OTP 메모리 기법은 교차점 메모리(cross-point memory)의 최소 셀 사이즈인 4λ2보다 훨씬 큰 셀 사이즈에 기반하고 있다. 또한, 각각의 경우, 메모리 셀은 단결정 실리콘 기판 상에 구성된 단일 평면의 메모리 소자로 구성되며, 감지 및 프로그래밍 전자 장치가 메모리 어레이의 주변을 둘러싸고 배치된다. 앞서의 기술에 있어서 단결정 실리콘 트랜지스터는 메모리 소자의 집적 구성 요소이므로, 밀도를 증가시키기 위해 서로의 위에 메모리 층을 스택하는 것은 불가능하다. 결과적으로, 고밀도 저비용 OTP 메모리를 제조하는 것은 어려운 작업이다.
일관점에 있어서, 예시적 실시예의 메모리 셀은 제 1 방향으로 연장되는 상위 도전체(top conductor)와 제 2 방향으로 연장되는 하부 도전체(bottom conductor)를 포함할 수 있다. 상부 도전체와 하부 도전체는 두 도전체 사이의 교차부에서 중첩 영역(region of overlap)을 규정한다. 상부 도전체와 하부 도전체는 전기적으로 연결되어 있다. 메모리 셀은 상부 및 하부 도전체 사이의 중첩 영역에 형성된 퓨즈를 포함한다. 또한, 퓨즈는 상부 도전체 및 하부 도전체에 전기적으로 연결되어 있다. 메모리 셀은 퓨즈와 전기적으로 직렬로 반퓨즈를 포함할 수있다. 반퓨즈는 또한 상부 도전체와 하부 도전체 사이에 형성될 수 있다. 퓨즈는 수직 방향으로 배치될 수 있는바, 즉 전류가 퓨즈 내에서 실제로 수직으로 흐를 수 있다.
또 다른 관점에 있어서, 예시적 실시예의 메모리 셀 제조 방법은 제 1 방향으로 연장하는 상부 도전체를 형성하는 단계와, 제 2 방향으로 전개되는 하부 도전체를 형성하는 단계를 포함하여 그 상부 도전체 및 하부 도전체 사이의 교차부에 중첩 영역을 규정한다. 상부 및 하부 도전체는 서로 전기적으로 연결된다. 본 방법은 상부 도전체와 하부 도전체 사이의 교차점에 퓨즈를 형성하는 단계를 포함할 수 있다. 본 방법은 또한 퓨즈와 전기적으로 직렬로 반퓨즈를 형성하는 단계를 더 포함할 수 있다.
전술한 예시적 실시예는 소정의 특성을 달성할 수 있다. 예컨대, 메모리 셀의 사이즈가 크게 줄어들 수 있다. 이에 따라 훨씬 적은 비용으로 고밀도의 OTP 메모리 셀을 제공할 수 있게 된다. 또한, 메모리 셀은 표준 반도체 프로세스 및 물질을 이용하여 제조될 수 있고, 따라서 최첨단의 제조 기술 수준을 넘어서는 자본 투자를 전형 또는 거의 요구하지 않는다. 또한, 메모리 셀에서의 전류 흐름은 실제로 기판 평면에 수직하다. 이에 따라 인접한 도전체 사이에 셀이 삽입될 수 있다. 특히, 도전체 교차점 어레이의 교차부에 메모리 셀이 배치되어 교차점 OTP 메모리 어레이를 구성할 수 있다. 각 메모리 셀의 평면 면적(planar area)이 4λ2이 되도록 교차점 메모리 어레이가 제조될 수 있다. 이들 어레이의 평면은 서로의위에 스택될 수 있으며, 이로써 밀도가 크게 증가하게 된다.
당업자라면 첨부 도면을 참조하여 다음의 상세한 설명으로부터 본 발명의 특징을 명백하게 알 수 있다.
도 1a는 본 발명의 원리에 따른 메모리 셀에 관한 제 1 실시예를 도시한 단면도,
도 1b는 도 1a에 도시된 제 1 실시예의 메모리 셀의 평면도로서 메모리 셀의 교차점 속성을 도시한 도면,
도 1c 및 도 1d는 도 1a에 도시된 제 1 실시예의 변형을 도시한 도면,
도 2a 내지 도 2g는 제 1 실시예의 메모리 셀을 제조하는 방법의 예시적 구현을 도시한 단면도,
도 2a-2, 2d-2, 2a-3 및 도 2d-3은 도 1c-1d에 도시된 변형물을 제조하기 위해 메모리 셀의 제 1 실시예를 제조하는 방법을 변경한 도면,
도 3a는 본 발명의 원리에 따르는 메모리 셀의 제 2 실시예를 도시한 단면도,
도 3b는 도 3a의 제 2 실시예의 평면도로서 메모리 셀의 교차점 특성을 도시한 도면,
도 3c-3e는 도 3a의 제 1 실시예의 변형을 도시한 도면,
도 4a-4g는 제 2 실시예의 메모리 셀을 제조하는 방법의 예시적인 구현을 도시한 단면도,
도 5a는 본 발명의 일 관점에 따라 예시적인 반-퓨즈의 저항 특성을 도시하는 도면,
도 5b는 본 발명의 일 관점에 따른 예시적인 퓨즈의 저항 특성을 도시한 도면,
도 5c는 본 발명의 일 관점에 따른 직렬로 결합된 퓨즈/반-퓨즈의 저항 및 전류 특성을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
100 : 메모리 셀110 : 하부 도전체
115 : 중첩 부분120 : 제 1 절연체
130 : 퓨즈140 : 절연 플러그
160 : 상부 도전체185 : 폐쇄 영역
설명을 간단히 하기 위하여, 본 발명의 원리는 주로 그 예시적 실시예를 참조하여 설명된다. 그러나, 당업자라면 많은 유형의 메모리 셀과 그 제조 방법에 본 발명의 원리가 동등하게 적용될 수 있음을 쉽게 알 것이다.
일반적으로, 본 발명의 소정의 특징에 따르면, 메모리 셀은 두 도전체의 중첩 영역, 예컨대 교차부에 배치된다. 메모리 셀은 일반적으로 반퓨즈와 직렬인 퓨즈를 포함하고 있다. 반퓨즈는 초기에 고저항 상태를 갖지며 임계 전압 또는 임계 전류가 인가되는 경우 상대적으로 낮은 저항으로 변화하는 소자이다.
도 5a는 본 발명의 일특징에 따른 예시적인 반퓨즈의 저항 특성을 도시하고 있다. 도시된 바에 따르면, 반퓨즈는 초기에 고저항 상태(R1AF)를 갖는다. 임계 전압(VC)이 시간(t0)에 인가되면, 전류가 반퓨즈를 통해 흐르기 시작한다. 시간(t1)에, 그 반퓨즈는 상대적으로 낮은 저항 상태(R2AF)로 브레이크다운(break down)된다. 전압(VC)이 계속 인가되면, 시간(t1) 이후 그 반퓨즈를 통하여 대규모 전류가 흐른다.
반퓨즈는 절연 물질, 도전 물질에 의해 분리된 절연 물질 다층 스택, 분산된도전성 함유물을 포함하는 절연 물질 매트릭스, 비정질 및 결정질 반도체 물질, 위상 변화 물질, 실리콘 다층 스택과 실리콘 구성 금속의 합성물 등으로 형성될 수 있다. 일반적으로, 반퓨즈는 두 도전 물질 사이에 샌드위치되어 그 반퓨즈 양단에 전압이 인가 될 수 있게 된다. 절연체는 탄소와 같은 다이아몬드, SiOx, SiNx, SiOxNy, AlOx, TaOx, AlNx 등을 포함하고, 비정질 및 결정질 반도체 물질은 Si, Ge, Si와 Ge의 합금, GaAs 등을 포함하며, 위상 변화 물질은 Si, Ge, As, Se, In, Sn, Sb, Te, Pb, Bi 등으로부터 선택된 적어도 2개의 소자를 포함하는 합금을 포함하며, 규화물-형성 금속은 W, Pt, Pd, Co, Ni, Ti 등과 이들로 이루어진 합금을 포함한다.
절연체 물질이 반-퓨즈로서 사용되는 경우, 반-퓨즈의 두께는 0.5 내지 50nm가 바람직하다. 그러나, 이 두께는 상황에 따라 임의적인 범위로 설정될 수 있다. 예를 들어, 사전 브레이크다운 조건에서 반퓨즈를 통해 상당량의 전류가 흐르도록 요구되는 경우, 절연체 두께는 약 5nm보다 작도록 선택될 수 있으며 그에 따라 상당한 양자 역학 터널링 전류가 적당한 전압에서 흐를 수 있다. 비정질 및 결정질 반도체 물질이 사용되는 경우, 이 두께는 1 내지 100nm가 바람직하다. 또한 이 두께는 변경될 수도 있다.
상술한 바와 같이, 반-퓨즈는 초기에는 고저항을 가지며 임계 전압이 인가될 때 상대적으로 낮은 저항으로 변하는 소자이다. 상이한 저항 상태를 달성하는 메카니즘은 물질이 달라지면 달라진다. 예를 들어, 위상 변화 물질로 형성되는 반-퓨즈는 비정질 상태일 경우에는 고저항을 가지고 결정질 상태일 경우에는 낮은 저항을가진다. 또한, 다층 Si 및 규화물-형성 금속으로 형성된 반-퓨즈는 다층이 규화물로 전환되지 않았을 경우에는 고저항을 가지며 다층이 규화물로 전환되었을 경우에는 낮은 저항을 갖는다. 양 경우에 있어서, 크기의 순서를 여러 가지로 바꿈에 따라 높은 저항과 낮은 저항으로 구별된다.
또 다른 예로서, 반-퓨즈의 절연체 유형이 사용되는 경우, 임계 전압 Vc까지, 전류가 전자 터널링에 의해 금소-절연체-금속 구조의 절연 장벽을 통과하고, 셀의 특정 저항이 예를 들어 107Ω-μm2정도로 다소 클 수 있다. 그러나, 임계 전압 Vc을 초과하면, 장벽은 절연체를 통한 금속 이동으로 인해 브레이크다운되고, 셀의 특정 저항은 100 Ω-μm2미만으로 떨어질 수 있다. 유사한 전류 전송 및 브레이크다운 메카니즘은 계층적인 절연체 및 도전성 함유물을 포함하는 절연체에서 동작한다.
반-퓨즈와는 다르게, 퓨즈는 초기에는 낮은 저항을 가지지만 고저항으로 변하며, 대개 임계 전류가 인가되는 경우 회로를 개방시킨다. 이 퓨즈는 박막 저항일 수도 있고, 반도체(예로, Si, Ge), 도전체(예로, Al, Cu, Ag, Au, Pt), 낮은 용해 온도 물질(예로, Zn, Sn, Pb, In), 내열성 물질(예로, Ta, W), 전이 금속(Ni, Cr) 등과 이들의 합금과 같은 물질로 형성될 수 있다. 퓨즈가 수직 방향 즉, 전류 흐름이 실질적으로 퓨즈 내에서 수직일 경우가 더 유리한데, 그 이유는 퓨즈가 수직으로 지향되면 매우 작은 메모리 소자가 제조될 수 있기 때문이다.
도 5b는 본 발명의 일 관점에 따른 예시적인 퓨즈의 저항 특성을 도시한다.도시된 바와 같이, 퓨즈는 초기에는 낮은 저항 R1F을 가진다. 퓨즈는 임계 전류 Ic가 개시되는 시간 t1까지 낮은 저항을 유지한다. 이 점에서, I2R의 가열에 의해 퓨즈의 저항이 증가하고, 열폭주(thermal runaway)가 발생한다. 즉, 저항의 증가는 부가적인 I2R의 가열을 이끌고, 이 부가적인 I2R은 또한 저항을 증가시킨다. 실제로 I2R의 가열은 퓨즈를 녹이고 시간 t2에서 개방 회로 R2F가 된다. 그러므로, 퓨즈를 구비한 메모리 셀은 2개의 상태를 나타낸다. 제 1(또는 초기) 상태는 퓨즈 물질 및 기하학적 구조의 선택을 통해 특정 값으로 제어될 수 있는 저항 R1F이다. 제 2(또는 최종) 상태는 R2F즉 개방 회로이다.
퓨즈 및 반-퓨즈 조합으로 이루어진 메모리 셀의 프로그래밍은, 제 2 상태가 요구되는 경우에는 임계 전류 Ic를 유도하는 전압 Vc를 인가하고, 또는 제 1 상태가 요구되는 경우에는 셀을 그냥 남겨둠으로써 이루어진다. 제 1 및 제 2 상태는 판독 전압 VR을 인가함으로써 그리고 전기적 전류가 있는지 없는지를 감지함으로써 검출될 수 있다. 전류가 있다는 것은 메모리 셀이 제 1 상태에 있음을 나타내고 전류가 없다는 것은 메모리 셀이 제 2 상태에 있음을 나타낸다.
상술한 바와 같이, 메모리 셀은 일반적으로 직렬로 연결된 퓨즈 및 반-퓨즈를 포함한다. 도 5c는 본 발명의 일 관점에 따라 직렬로 결합되어 있는 예시적인 퓨즈/반퓨즈의 저항(실선으로 도시됨) 및 전류(점선을 도시됨) 특성을 도시한다.초기에는, 결합 저항은 반-퓨즈의 고 저항 R1AF의 영향을 받는다. 그러나, 시간 t0에서 아주 큰 전류가 인가될 경우, 앞서 설명한 바와 같이, 반-퓨즈는 시간 t1에서 브레이크다운된다.
이 점에서, 시간 t1 주변의 저항 라인에서 심한 드롭(sharp drop)으로 도시된 바와 같이 퓨즈 및 반-퓨즈 모두는 저항이 낮다. 저항이 낮기 때문에, 퓨즈/반-퓨즈 결합을 통과하는 전류는 임계치가 된다. 즉, 임계 전류 Ic가 생성된다. 이것은 이전에 설명되었듯이 퓨즈를 녹인다.
열폭주 프로세스는 퓨즈가 끊어져서 시간 t2에서 개방 회로가 될 때까지 결합 저항을 상승시킨다. 이 점에서, 결합 저항은 개방 회로 R2F에 지배를 받는다. 이에 대응하여, 도 5의 점선으로 도시된 바와 같이 전류는 시간 t2에서 0이 된다. t0와 t2사이의 시간이 매우 짧기 때문에 프로그램밍이 급속하게 이루어진다.
그러므로, 직렬로된 퓨즈 및 반-퓨즈를 구비한 메모리 셀은 2가지 상태를 나타낸다. 제 1 상태(초기 상태)는 유한 저항(일반적으로 R1AF에 의해 지배를 받음)을 나타낸다. 제 1 상태에서, 다소의 전류가 흐를 수 있는데, 이는 저항이 유한하기 때문이다. 제 2 상태는 무한 저항(개방 회로 R2F)을 나타낸다. 결과적으로, 셀 양단에는 전류가 흐르지 않는다(도 5의 점선을 참조).
반-퓨즈는 메모리 셀을 위해 반드시 필요한 것은 아니다. 그러나, 메모리 셀과 직렬인 다이오드 또는 트랜지스터를 포함하지 않는 교차점 메모리 어레이에서,반-퓨즈는 특정 메모리 셀을 프로그램밍 하기 위한 선택성을 제공한다. 또한 반-퓨즈의 초기 저항이 높으면 퓨즈의 개별 저항은, 어레이에서 개별 메모리 소자를 감지하는 성능을 위협하지 않고도 임의의 값으로 감소된다.
또한, 반-퓨즈의 저항은 상이한 레벨의 전압이 메모리 셀에 인가될 때 변경될 수 있다. 이 특성은 반-퓨즈가 메모리 장치에 제공하는 메모리 셀 선택 기능을 강화하는데 이용될 수 있다.
도 1a는 본 발명의 원리에 따른 메모리 셀(100)의 제 1 실시예를 도시한 단면도이다. 도 1a에 도시된 바와 같이, 메모리 셀(100)의 제 1 실시예는 하부 도전체(110) 및 하부 도전체(110) 위에 위치한 제 1 절연체(120)를 포함할 수 있다. 제 1 절연체(120)는 폐쇄 영역(185) 주변에 형성된다. 이하에서 설명되는 바와 같이, 폐쇄 영역(185)은 일반적으로 메모리의 교차점으로 정의된 영역을 점유한다.
하부 도전체(110)를 형성하기 위해, 알루미늄, 구리, 금, 텅스텐 등과 이들의 합금과 같은 도전성 물질이 사용될 수 있다. 폴리실리콘은 또한 하부 도전체(110)를 형성하는데 사용될 수 있다. 제 1 절연체(100)를 형성하기 위해, 실리콘 산화물 및 질화물, 알루미늄 산화물 및 질화물, 실리콘 산화 질화물 등과 같은 물질이 사용될 수 있다.
메모리 셀(100)은 또한 실질적으로 폐쇄 영역(185)을 점유하는 반-퓨즈(180)를 포함할 수 있다. 전술한 바와 같이, 반-퓨즈(180)는 절연체 물질, 도전성 물질에 의해 분리되는 절연체 물질의 다층 스택, 도전성 함유물을 가진 절연 물질의 매트릭스, 비정질 및 결정질 반도체 물질, 위상 변경 물질, Si 다층 스택과 규화물-형성 금속의 조합 등으로 형성될 수 있다. 도 1a는 반-퓨즈가 얇은 웨이퍼로 패터닝되는 것을 도시한다. 그러나, 이것은 반드시 필요한 것은 아니다.
메모리 셀(100)은 퓨즈(130) 및 절연 플러그(140)를 더 포함할 수도 있다. 퓨즈(130) 및 절연 플러그(140)는 실질적으로 반-퓨즈(180) 위의 폐쇄 영역(185)의 가장자리 및 중앙을 각각 점유한다. 절연체(120), 퓨즈(130) 및 절연 플러그(140)의 상부는 동일한 평면상에 존재할 수 있다.
퓨즈(130)를 형성하기 위해, 반도체(예로, Si, Ge), 도전체(예로, Al, Cu, Ag, Au, Pt), 저 용해 온도 물질(예로, Zn, Sn, Pb, In), 내열성 물질(예로, Ta, W), 전이 물질(Ni, Cr) 등과 이들의 합금과 같은 물질이 사용될 수 있다. 또한, 제 1 절연체(120)를 형성하는데 사용되는 물질이 일반적으로 절연 플러그(140)를 형성하는데 이용될 수 있으며, 소정의 실시예에서 절연 플러그(140)를 에칭하여 공극을 형성하는 것이 바람직할 수 있다.
절연 플러그(140)가 반드시 필요한 것은 아님을 유의하라. 절연 플러그(140)는 기판면과 평행인, 예를 들어 반-퓨즈(180)와 접촉된 퓨즈(130)의 단면 영역을 제어하는데 도움을 준다. 아마도, 절연 플러그(140)가 필요하지 않도록 메모리 셀이 적절한 양의 표면 영역으로 제조될 수 있다.
메모리 셀(100)은 제 1 절연체(120) 상에 위치한 제 2 절연체(150) 및 상부 도전체(160)와, 퓨즈(130) 및 절연 플러그(140)를 더 포함한다. 상부 도전체(160)는 하부 도전체(110)를 형성하는데 이용된 물질과 유사한 물질로 형성될 수 있고 제 2 절연체(150)는 제 1 절연체(120) 및 절연 플러그(140)를 형성하는데 사용된물질과 유사한 물질로 형성될 수 있다.
도 1a는 또한 퓨즈(130)의 내부 벽이 절연 플러그(140)에 의해 구획되고 외부 벽이 제 1 절연체(120)에 의해 구획된 것을 도시한 도면이다. 이러한 구성은 퓨즈(130)의 측면 열 차단을 위해 제공되고, 전류의 인가에 의한 퓨즈(130)의 보다 효율적인 가열이 가능하게 된다. 그러나, 퓨즈 벽의 경계가 절연 플러그(140) 및 제 1 절연체(120)에 의해 반드시 결정될 필요는 없다.
또한 반드시 필요한 것은 아니지만, 퓨즈(130)는 수직 방향, 즉 퓨즈(130) 내의 전류 흐름 방향이 실질적으로 수직일 수 있다. 이에 따라 인접한 도전체 사이에 메모리 셀이 삽입될 수 있게 된다. 특히, 교차점 OTP 메모리 어레이를 형성하기 위해 셀이 도전체의 교차점 어레이의 교차부에 배치될 수 있다. 이러한 어레이의 평면들은 서로의 상부에 적층될 수 있으며, 그에 따라 밀도를 크게 증가시킨다. 퓨즈(130)의 수직 높이는 퓨즈(130)의 너비와 동일할 수도 또는 더 클 수도 있으며, 몇몇 경우에는 상당히 더 클 수 있다.
또한, 도 1a는 상부 도전체(160)가 폐쇄 영역(185)의 상단에서 퓨즈(130) 전체를 커버하는 것을 도시하지만, 이것이 본 발명을 실행하는데 필요한 것은 아니다. 유사하게, 도 1a는 하부 도전체(110)가 폐쇄 영역(185)의 하단에서 반-퓨즈(180) 전체를 커버하는 것을 도시한다. 완전한 커버리지(coverage)가 도시되었지만, 상부 및 하부 도전체(160, 110) 사이의 도전성 경로가 마련되는 것만이 필요하다. 그러므로, 하부 도전체(110), 퓨즈(130), 반-퓨즈(180), 상부 도전체(160) 사이에 전기적 연결이 있어야 한다. 하부 도전체(110), 퓨즈(130),반-퓨즈(180) 및 상부 도전체(160)가 서로 물리적으로 접촉해야 할 필요는 없다.
도 1b는 제 1 실시예인 도 1a의 평면도로서 상부 및 하부 도전체(160, 110)의 교차점(115) 내에 배치된, 폐쇄 영역(185)의 모서리와 중앙을 실질적으로 점유하는 퓨즈(130) 및 절연 플러그(140)가 도시된다. 반-퓨즈(180)(도 1b에는 도시되어 있지 않음)는 절연 플러그(140) 및 퓨즈(130)와 동일한 형상을 가질 수 있고, 또는 퓨즈(130)를 넘어서 연장될 수 있으며 상이한 형상을 가질 수 있다. 상부 및 하부 도전체(160, 110)는 그들의 제각기 방향으로 연장하여 교차점(115)(예시 목적으로 점선 영역으로 도시됨)을 형성한다. 폐쇄 영역(185)이 완전히 교차점(115)내에 배치되어 있는 것으로 도시되었지만, 이것은 반드시 필요한 것은 아니다. 상술한 바와 같이, 폐쇄 영역(185)내의 구조를 통과하는, 상부 및 하부 도전체(160, 110) 사이의 전기적 접속이 유지되는 것만이 필요하다.
단순성을 위해, 제 1 및 제 2 절연체(120, 150)는 도 1b에는 포함되어 있지 않다. 또한, 예시 목적으로, 퓨즈(130) 및 절연 플러그(140)가 교차점에 도시되어 있다. 그러나, 상부 도전체(160)는 퓨즈(130) 및 절연 플러그(140) 전체를 커버한다. 또한, 교차점(115)이 1b에 도시되어 있지만, 중첩 영역이 상부 및 하부 도전체(160, 110) 사이에 생성되는 것만이 필요하다. 즉, 제 1 및 제 2 방향이 서로 다를 필요가 없다.
또한 도 1b에서, 폐쇄 영역(185)은 실질적으로 폐쇄 영역(185)의 환형 부분을 점유하는 퓨즈(130)와 실질적으로 폐쇄 영역(185)의 중앙을 점유하는 절연 플러그(140)에 의해 원통형으로 도시되어 있다. 그러나 폐쇄 영역(185)의 형상이 그것에 제한되지 않으며, 다른 형상; 예를 들어 직사각형, 정사각형, 타원형, 또는 임의의 다른 폐쇄 형상일 수 있다. 절연 플러그(140)가 폐쇄 영역(185)의 내부에 부분적으로만 채워질 수도 있다.
도 1c 및 도 1d는 도 1a의 제 1 실시예의 변형을 도시한다. 도 1c에서, 얇은 도전체(190)가 도시된 바와 같이 배치되어 메모리셀의 성능을 향상시킨다. 도 1d에서, 두 개의 얇은 도전체(190, 190b)가 도시된 바와 같이 동일한 목적으로 배치될 수 있다. 얇은 도전체(190 및/또는 190b)는 반-퓨즈(180)에 인접한 물질을 독립적으로 제어할 수 있게 하며 퓨즈(130) 및 반-퓨즈(180) 사이의 보다 큰 콘택트 영역을 제공한다. 얇은 도전체는 알루미늄, 구리, 니켈, 텅스텐, 금, 금속 질화물, 도핑된 실리콘, 탄탈 등과 이들의 합금으로 형성될 수 있다.
도 1c에 있어서, 얇은 도전체(190)는 폐쇄 영역(185)의 반-퓨즈(180) 및 퓨즈(130) 사이에 배치된다. 단일의 얇은 도전체만이 포함되면, 이것은 반-퓨즈(180)의 상부 표면 영역을 증가시키기 위한 바람직한 배치이다. 도 1d에 있어서, 제 1 얇은 도전체(190)가 도 1c에서와 같이 반-퓨즈(180) 및 퓨즈(130) 사이에 배치되고, 또한 제 2 얇은 도전체(190b)는 하부 도전체(110) 및 반-퓨즈(180) 사이에 배치된다.
얇은 도전체(190 및/또는 190b)를 포함하는 한가지 이유는 상부 또는 하부 도전체(160 또는 110)보다 낮은 열 전도성을 가진 물질을 도입하기 위해서이다. 낮은 열 전도성을 가진 층은 상부 또는 하부 도전체(160, 110)로부터 메모리 셀을 열적으로 차단하도록 도와준다. 열 차단은 I2R 프로세스에 의해 생성되는 열을 보다 효율적으로 사용할 수 있게 한다.
반-퓨즈로서 비정질 또는 결정질 반도체를 사용하게 되면 얇은 도전체(190 및/또는 190b)를 포함해야한다. 먼저, 반도체와 접촉하는 도전체 물질의 선택에 따라 정류 또는 저항 접촉이 형성될지가 결정된다. 이러한 접촉 특성은 반-퓨즈(180)의 기능에 영향을 끼칠 수도 있다. 둘째로, 소정의 반도체 반-퓨즈에 있어서, 반도체 층을 통해 금속이 이동함으로써 낮은 저항 상태가 생성된다. 이 프로세스는 반도체에 인접한 금속에 따라 좌우된다. 얇은 도전체(190 및/또는 190b)는 도전체(110, 160)와, 반도체 또는 반-퓨즈에 인접한 금속 층의 선택에 가요성을 제공한다.
전술한 바와 같이, 절연 플러그(140)의 일부 또는 전부가 에칭이 되어 절연 플러그(140) 영역에 공극을 남긴다. 이러한 구성은 퓨즈(130)에 인접하게 매우 낮은 열 전도성을 제공하고, 녹은 또는 증발된 퓨즈가 들어갈 수 있는 공간을 제공한다. 이러한 특징은 퓨즈(130)를 브레이크다운하는데 필요한 전력을 약화시킨다.
도 2a-2g는 도 1a의 메모리 셀의 제 1 실시예를 제조하는 방법에 대한 예시적인 실시예를 나타낸 단면도이다. 도 2a에 도시된 바와 같이, 하부 도전체(110)를 생성하도록 도전성 물질이 증착 및 패터닝될 수 있다. 그런 다음, 반-퓨즈 물질(180')이 도시된 바와 같이 하부 도전체(110) 위에 증착될 수 있다. 패터닝 프로세스의 일부로서, 하부 도전체(110)는 반-퓨즈 물질(180')의 증착전에, 화학적-기계적 연마(CMP)와 같은 잘 알려진 방법을 사용하여 하부 도전체(110)가 평탄화될 수 있다. 이와 유사하게, 반-퓨즈 물질(180') 또한 평탄화될 수 있다.
계속해서, 유전 막(140')이 반-퓨즈 물질(180') 위에 증착될 수 있다. 그런 다음, 도 2b에 도시된 바와 같이, 유전 막(140')이 에칭되어 절연 플러그(140)가 형성된다. 절연 플러그(140)를 형성하는데 표준 리소그래피 및 에칭 방법이 사용될 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 퓨즈 물질(130')은 반-퓨즈 물질(180')과 절연 플러그(140) 위에도 증착될 수 있다. 원자 층 증착(atomic layer deposition;ALD)과 같은 증착 방법은 등각 코팅 및 퓨즈 물질(130'_의 두께를 정확하게 제어하도록 하는데 사용될 수 있다. 계속해서, 도 2d에 도시된 바와 같이 퓨즈 물질(130')이 에칭되어 주로 절연 플러그(140)의 벽 상에 퓨즈(130)를 남긴다. 이 프로세스는 수직 방향의 퓨즈(130)를 제조하는데 매우 적합하다. 퓨즈(130)는 이온 에칭, 반응성 이온 에칭 또는 다른 에칭 방법을 사용하는 퓨즈 물질(130')의 이방성 에칭에 의해 형성될 수 있다.
수직 방향 퓨즈의 경우에 있어서, 퓨즈(130)는 일반적으로 폐쇄 영역(185)내에 형성됨을 알아야한다. 또한 에칭 프로세스는 반-퓨즈 물질(180')을 에칭하여 반-퓨즈(180)를 남기며 그에 의해 하부 도전체(110)가 폐쇄 영역(185)의 주변 영역에 노출됨을 알아야한다. 특정 경우의 절연체 반-퓨즈에서는, 반-퓨즈 물질(180')을 패터닝할 필요가 없는데, 그 이유는 막의 평면에 도전성이 없기 때문이다. 수직 방향 퓨즈(130)의 수직 높이 'h' 대 폐쇄 영역(185)의 너비 'w'의 비율은 5 대 1이상일 수 있다. 이방성 에칭이 사용되는 경우, 이 프로세스는 본질적으로 퓨즈(130) 주로 절연 플러그(140)의 수직 측면 상에 퓨즈(130)를 남긴다. 그러므로, 측면 영역의 이용이 최소로 유지되고, 이에 따라 퓨즈(130)의 측면 두께 't'를 정확하게 제어할 수 있다. 퓨즈(130)의 수직 높이 't' 대 측면 두께 't'의 비율은 30 대 1 이상으로 매우 클 수 있음을 유의하라. 또한 퓨즈(130)가 폐쇄 영역(185)의 주변에만 있는 반면, 반-퓨즈(180)가 적어도 폐쇄 영역(185)의 베이스 전체를 커버하므로, 반-퓨즈 영역 대 퓨즈 영역의 비율은 상당히 클 수 있다.
도 2e에 도시된 바와 같이, 절연 물질(120')은 하부 도전체(110) 위에 증착되어 폐쇄 영역(185)의 주변 바깥 영역을 커버한다. 절연 물질(120')은 도 2f에 도시된 바와 같이 제 1 절연체(120)를 형성하도록 패터닝된다. 제 1 절연체(120)는 퓨즈(130) 및 절연 플러그(140)를 노출시키도록, CMP 및/또는 다른 평탄화 방법을 이용하여 절연 물질(120')을 평탄화 함으로써 패터닝될 수 있다. 실제로, 제 1 절연체, 퓨즈(130) 및 절연 플러그(140)의 상부는 하나의 평면을 정의한다. 이 점에서 수직 방향 퓨즈(130)는 절연체에 의해 모든 수직 측면에 대해 구획된다. 이러한 구성은 퓨즈에서 그의 주변으로 전달되는 열을 감소시킨다.
프로세스를 완료하기 위해, 상부 도전체(160)는 퓨즈(130), 절연 플러그(140) 및 제 1 절연체(120) 상에서 제 1 방향으로 증착 및 패터닝될 수 있다. 필요할 경우, 제 2 절연체(150)가 상부 도전체(160) 및 제 1 절연체(120) 위에 증착될 수 있고 CMP 또는 다른 평탄화 방법을 이용하여 평탄화될 수도 있다. 결과라는 구조가 도 2g(도 1a와 동일함)에 도시되어 있다.
절연 플러그(140) 영역에 공극이 필요할 경우, 상부 도전체(160)를 정의한 후에 습식 또는 건식 에칭에 의해 절연 물질을 제거할 수 있다. 상부 도전체(160)가 절연 플러그(140)를 완전히 커버하지 않은 경우 절연 플러그(140)에 대한 액세스가 가능하다. 즉 다시 말하면, 공극 영역을 생성하기 위해, 상부 도전체(160) 및 절연 플러그(140)를 서로에 대해 오정렬(misaligned)시킬 수 있으며 그에 따라 절연 플러그(140)의 일 부분이 에칭을 위해 노출된다. 공극을 생성한 후에, 제 2 절연체(150)가 증착 및 패터닝되어 메모리 셀이 완성된다.
도 2a 내지 도 2g에 표시된 단계는 도 1c 및 도 1d에 도시된 바와 같이 변형물을 제조하기 위해 변경될 수도 있다. 예를 들어, 도 1c에 도시된 바와 같이 반-퓨즈(180) 및 퓨즈(130) 사이에 얇은 도전체(190)를 제조하기 위해, 도 2a에 예시된 제조 단계를 도 2a-2의 제조 단계로 교체할 수 있다. 도 2a-2에 도시된 바와 같이, 얇은 도전체 물질이 반-퓨즈 물질(180') 위에 증착 및 패터닝될 수 있다. 이후에 유전 물질(140')은 얇은 도전체 물질(190')의 상부에 증착될 수 있다. 이후의 제조는 상술한대로 그리고 도 2b 내지 도 2g에서와 같이 진행될 수 있다. 퓨즈(130)를 형성하기 위해 에칭을 할 경우, 도 2d-2에 도시된 바와 같이 얇은 도전체(190) 및 반-퓨즈(180)가 에칭되어 하부 도전체(110)를 노출시킴을 유의하라.
도 1d에 도시된 바와 같이 제 1 및 제 2 얇은 도전체(190, 190b)를 제조하기 위해, 도 2a에 예시된 제조 단계를 도 2a-3의 제조 단계로 교체될 수 있다. 도시된 바와 같이, 얇은 도전체 물질이 하부 도전체(110) 위에 증착되어 제 2 얇은 도전체 물질(190b')을 형성한다. 그 다음, 반-퓨즈(180)가 상술한대로 형성된다. 계속해서또 다른 얇은 도전체 물질이 증착되어 제 1 얇은 도전체 물질(190')이 형성된다. 유전 물질(140')은 제 1 얇은 도전체 물질(190')의 상단에 증착될 수 있다. 이 제조는 상술한 바와 같이 그리고 도 2b 내지 도 2g에서와 같이 진행될 수 있다. 퓨즈(130)를 생성하기 위해 에칭을 하는 경우, 도 2d-3에 도시된 바와 같이 제 1 및 제 2 얇은 도전체(190, 190b) 및 반-퓨즈(180)가 에칭되어 하부 도전체(110)를 노출시킴을 유의하라.
도시되어 있지는 않지만, 도 1c 및 도 1d에 도시된 변형 이외에 또 다른 변형이 가능하다. 예를 들어, 보다 얇은 도전체 또는 얇은 도전체의 다른 배치는 퓨즈(130) 및/또는 반-퓨즈(180)의 성능을 향상시킬 수 있다.
도 3a는 본 발명의 일 관점에 따른 메모리 셀(300)의 제 2 실시예의 단면도이다. 도시된 바와 같이, 메모리 셀(300)은 퓨즈(330)와 퓨즈(330)의 양측 면에 형성된 절연체(320)를 포함할 수 있다. 이후에 설명하겠지만, 퓨즈(330)의 내부는 완전히 채워질 수도 있고 그렇지 않을 수도 있다.
셀(300)은 또한 하부 도전체(310)를 포함할 수 있다. 퓨즈(330) 및 하부 도전체(310)의 수직 부분은 'U' 영역(385)을 구성한다. 이 'U' 영역 개념은, 도 3d에 보다 잘 도시되어 있으며 퓨즈(330) 및 하부 도전체(310)의 두 수직 부분이 'U' 영역(385)을 구성한다. 즉, 퓨즈(330)에 수평 부분이 없는 . 도 3a의 퓨즈(330)의 수평 부분은 본 발명을 실행하는데 필요치 않다.
셀(300)은 'U' 영역(385) 내부의 일부 또는 실질적으로 전부를 점유하는 절연 플러그(340)를 더 포함할 수도 있다. 셀(300)은 'U' 영역(385)과 절연체(320)위에 반-퓨즈(380) 및 상부 도전체(360)를 더 포함할 수도 있다. 퓨즈(330) 및 절연 플러그(340)는 하나의 평면을 정의한다.
메모리 셀의 여러 부분을 형성하는데 사용되는 물질은 위에서 설명되었고 따라서 반복하지 않겠다. 또한, 이전에 설명한 이유들로 인해, 절연 플러그(340)는 반드시 필요한 것은 아니다. 또한, 절연 플러그(340)가 있을 경우, 절연체(320), 퓨즈(330) 및 절연체 플러그의 상부 표면은 동일한 평면에 존재할 수 있다.
도 3b는 도 3a의 제 2 실시예의 평면도이다. 도시된 바와 같이, 상부 도전체(360)는 제 1 방향으로 연장될 수 있다. 반-퓨즈(380)(도 3b에는 도시되어 있지 않음)는 또한 제 1 방향으로 연장될 수 있다. 또한 반-퓨즈(380)는 퓨즈(330) 및 절연 플러그(340)의 상단에서 제 2 방향으로 연장될 수 있다. 실제로, 반-퓨즈 물질(380')이 절연체일 경우, 반-퓨즈(380)는 패터닝을 필요로 하지 않는데 그 이유는 막의 평면에서 절연이 정의되기 때문이다. 절연 플러그(340) 및 하부 도전체(310)(도 3b에는 도시되어 있지 않음)를 포함하는 'U' 영역(385) 및 퓨즈(330)는 제 2 방향으로 연장될 수 있고 따라서 교차부(intersection)에서 교차점(cross-point)을 정의할 수 있다.
도 3c 내지 도 3e는 도 3a의 제 2 실시예의 변형을 예시한다. 도 3c에서, 얇은 도전체(390)가 퓨즈(330)와 반-퓨즈(380) 사이에 배치될 수 있어, 제 1 실시예의 변형과 관련하여 상술한 바와 같이 메모리 셀(300)의 기능을 강화할 수 있다. 얇은 도전체(390)의 배치는 변경될 수 있고 도 3c에 도시된 배치에 제한 받는 것은 아니다.
또한, 상부 도전체(360)와 같이 제 1 방향으로 연장하는 대신에, 얇은 도전체(390)는 퓨즈(330) 위 및 상부 도전체(360) 아래의 'U' 영역(385)의 일부를 점유한다. 다시 말하면, 얇은 도전체(390)는 교차점(315)에 의해 정의된 영역에 실질적으로 제한 받을 수 있다.
도 3d는 'U' 영역(385)을 명확하게 하고, 도 3a의 제 2 실시예의 변형을 도시한다. 상술한 바와 같이, 퓨즈(330)의 수평 부분은 본 발명을 실행하는데 필수적인 것은 아니다. 도 3d는 이 개념을 설명한다.
또한 도 3e에 있어서, 얇은 도전체(390)는 'U' 영역(385) 전체를 커버할 필요가 없다. 이 변형에 있어서, 얇은 도전체(390)는 반-퓨즈(380)와 접촉한다. 다수의 다른 변형이 가능하고 그것들이 본 발명의 범주에 속함을 알아야 한다.
도 3a 내지 도 3e에 관련된 메모리 셀의 앞선 설명이, 퓨즈(330), 절연 플러그(340) 및 'U' 영역(385)이 하부 도전체(310)를 따라 제 2 방향으로 연장하는 것을 나타내지만, 이 방향 설정이 본 발명을 실행하는데 필수적인 것은 아니다. 실제로, 퓨즈(330)는 상부 도전체(360)와 연관되어 제 1 방향으로 연장될 수 있다. 이 경우에 있어서, 퓨즈(330) 및 상부 도전체(360)의 수직 부분은 반전된 'U' 영역(385)을 구성한다. 절연 플러그(340)는 반전된 'U' 영역(385)의 일부 또는 실질적으로 전부를 점유할 수 있다. 메모리 셀(300)은 하부 도전체(310) 위의 반전된 'U' 영역(385)의 하부를 실질적으로 점유하는 반-퓨즈(380)를 더 포함할 수도 있다.
도 4a 내지 도 4g는 도 3a의 메모리 셀(300)의 제 2 실시예를 제조하는 방법의 예시적인 실시예를 나타낸 단면도이다. 도 4a에 도시된 바와 같이, 절연체 물질은 절연체(320)를 형성하도록 증착 및 패터닝될 수 있다. 절연체(320)가 패터닝되어 'U' 영역(385)이 형성되는 트렌치가 정의된다. 또한, 폐쇄 영역(385)의 높이 대 너비 비율은 보다 클 수 있다(5 대 1 이상으로).
도 4b에 도시된 바와 같이, 퓨즈 물질(330')는 트렌치내에 그리고 절연체(320) 위에 증착될 수 있다. 이 증착은 자연스럽게 'U' 형상의 퓨즈(330)를 생성한다. 수직 벽을 포함하는, 제 1 절연체(320)의 등각 코팅은 ALD와 같은 증착법을 사용하여 이루어질 수 있다. 도전체 물질(310')은 'U' 영역(385)내와 퓨즈 물질(330') 위에 증착된다.
도 4c에 도시된 바와 같이, 퓨즈 물질(330') 및 도전체 물질(310')은 CMP와 같은 표준 방법을 사용하여 평탄화될 수 있다. 이 점에서, 절연체(320), 하부 도전체(310) 및 퓨즈(330)는 동일 평면상에 존재할 수 있다.
도 4d에 도시된 바와 같이, 하부 도전체(310)가 습식 에칭, 반응성 이온 에칭, 이온 밀링 등과 같은 에칭 기법을 사용하여 정해진 깊이까지 에칭되어 하부 도전체(310)가 'U' 영역(385)의 측면 부분을 형성하는 것이 바람직하다.
도 4e에 도시된 바와 같이, 절연 플러그 물질(340')은 'U' 영역(385)의 내부를 채우도록 증착될 수 있고, 결과하는 표면은 평탄화된다. 이 점에서, 도 4f에 도시된 바와 같이 절연 플러그(340), 절연체(320) 및 퓨즈는 동일 평면상에 존재할 수 있다.
프로세스를 완료하기 위해, 도 4g(도 3a와 동일함)에 도시된 바와 같이 반-퓨즈(380)와 상부 도전체(360)를 형성하도록 반-퓨즈 물질 및 다른 도전체 물질이 증착 및 패터닝될 수 있다. 도전체(360)를 증착하기 전에, 반-퓨즈(380)가 평탄화될 수 있음을 유의하라. 또한 상부 도전체(360)의 평탄화는 제조 프로세스의 일부분일 수 있다.
당업자라면 도 3c 내지 도 3e에 도시된 바와 같은 변형물을 제조하기 위해 도 4a 내지 도 4g에 표시된 단계를 변경할 수 있을 것이다. 또한, 공극은 제 1 실시예를 참조하여 설명된 것과 유사하게 생성될 수 있다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 당업자라면 본 발명의 진정한 정신 및 범위를 벗어나지 않고서 본 발명의 설명된 실시예를 다양하게 변경할 수 있을 것이다. 본 명세서에서 사용된 용어 및 설명은 예시적으로 설명된 것으로 제한을 의미하지는 않는다. 특히, 본 발명의 방법이 예를 통해 설명되었지만, 방법의 단계는 예시된 순서와는 다르게 또는 동시에 실행될 수 있다. 당업자라면 다음의 청구항 및 그들의 등가물에 정의된 바와 같이 본 발명의 정신 및 범위내에서 다양한 변형이 가능하다는 것을 알 것이다.
본 발명에 따르면, 메모리 셀의 사이즈가 크게 줄어들 수 있고 이에 따라 훨씬 더 적은 비용으로 고밀도의 OTP 메모리 셀을 제공할 수 있게 된다. 또한, 메모리 셀은 표준 반도체 프로세스 및 물질을 이용하여 제조될 수 있고, 따라서 최점단의 제조 기술 수준을 넘어서는 자본 투자를 전혀 또는 거의 요구하지 않는다.
Claims (10)
- 메모리 셀(100, 300)에 있어서,제 1 방향으로 연장하는 상부 도전체(160, 360)와,상기 상부 도전체(160, 360) 및 하부 도전체(110, 310)- 상기 하부 도전체(110, 310)는 상기 상부 도전체(160, 360)와 전기적으로 연결됨 -사이에 중첩(overlap) 영역(115, 315)을 정의하도록 제 2 방향으로 연장하는 상기 하부 도전체(110, 310)와,상기 상부 도전체(160, 360) 및 하부 도전체(110, 310)와 전기적 연결성을 갖는 상기 중첩 영역(115, 315)에 형성된 퓨즈(130, 330)와,상기 퓨즈(130, 330)와 전기적으로 직렬로 형성된 반-퓨즈(anti-fuse)(180, 380)를 포함하는메모리 셀.
- 제 1 항에 있어서,상기 퓨즈(130, 330)는 실질적으로 상기 퓨즈(130, 330)의 대략 중앙에 공극(void)이 존재하도록 하는 형상을 갖추는메모리 셀.
- 제 1 항에 있어서,상기 퓨즈(130, 330)는 실질적으로 상기 중첩 영역(115, 315) 근처의 폐쇄 영역(185, 385)을 점유하고, 상기 메모리 셀(100, 300)은,실질적으로 상기 폐쇄 영역(185, 385)의 중앙을 점유하여 상기 퓨즈(130, 330)의 내부 벽이 자신에 의해 구획되도록 하는 절연 플러그(140, 340)와,상기 폐쇄 영역(185, 385) 주변에 형성되어 상기 퓨즈(130, 330)의 외부 벽이 자신에 의해 구획되도록 하는 절연체(120, 320)를 더 포함하는메모리 셀.
- 제 1 항에 있어서,상기 퓨즈(130, 330)는 실질적으로 상기 중첩 영역(115, 315) 근처의 폐쇄 영역(185, 385)을 점유하고, 상기 메모리 셀(100, 300)은,상기 퓨즈(130, 330)와 반-퓨즈(180, 380) 사이의 상기 폐쇄 영역(185, 385)에 형성된 얇은 도전체를 더 포함하는메모리 셀.
- 제 4 항에 있어서,상기 얇은 도전체(190, 390)는 제 1 얇은 도전체(190, 390)이고, 상기 메모리 셀은,상기 하부 도전체(110, 310) 및 상부 도전체(160, 360) 중의 하나와 상기 반-퓨즈(180, 380) 사이의 상기 폐쇄 영역(185, 385)에 형성된 제 2 얇은 도전체(190b, 390b)를 더 포함하는메모리 셀.
- 메모리 셀(100, 300) 형성 방법에 있어서,제 1 방향으로 연장하는 상부 도전체(160, 360)를 형성하는 단계와,상기 상부 도전체(160, 360)와 하부 도전체(110, 310)- 상기 하부 도전체(110, 310)는 상기 상부 도전체(160, 360)와 전기적으로 연결됨 -사이의 교차부에 중첩 영역(115, 315)을 정의하도록 제 2 방향으로 연장하는 상기 하부 도전체(110, 310)를 형성하는 단계와,상기 상부 도전체(160, 360) 및 하부 도전체(110, 310) 도전체와 전기적 연결성을 갖는 상기 중첩 영역(115, 315)에 형성된 퓨즈(130, 330)를 형성하는 단계와,상기 퓨즈(130, 330)와 전기적으로 직렬인 반-퓨즈(180, 380)를 형성하는 단계를 포함하는메모리 셀 형성 방법.
- 제 6 항에 있어서,상기 퓨즈(130, 330)는 실질적으로 상기 중첩 영역(115, 315) 근처의 폐쇄 영역(185, 385)을 점유하고, 상기 방법은,실질적으로 상기 폐쇄 영역(185, 385)의 중앙을 점유하여 상기 퓨즈(130, 330)의 내부 벽이 자신에 의해 구획되도록 한는 절연 플러그(140, 340)를 형성하는 단계와,상기 폐쇄 영역(185, 385) 주변에 형성되어 상기 퓨즈(130, 330)의 외부 벽이 자신에 의해 구획되도록 하는 절연체(120, 320)를 형성하는 단계를 더 포함하는메모리 셀 형성 방법.
- 제 7 항에 있어서,상기 퓨즈(130, 330)와 상기 반-퓨즈(180, 380) 사이의 상기 폐쇄 영역(185, 385)에 얇은 도전체(190, 390)를 형성하는 단계를 더 포함하는메모리 셀 형성 방법.
- 제 8 항에 있어서,상기 얇은 도체(190, 390)는 제 1 얇은 도전체(190, 390)이고, 상기 방법은,상기 하부 도전체(110, 310) 및 상부 도전체(160, 360) 중의 하나와 상기 반-퓨즈(180, 380) 사이의 상기 폐쇄 영역(185, 385)에 제 2 얇은 도전체(190b, 390b)를 형성하는 단계를 더 포함하는메모리 셀 형성 방법.
- 제 1 항에 있어서,상기 반-퓨즈(180, 380)의 저항이 상기 반-퓨즈(180, 380) 양단의 전압이 변함에 따라 변하는메모리 셀.
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