JP2009532898A

JP2009532898A - 自己整合相変化材料層を使用する相変化メモリ素子、ならびに、それを製造および使用する方法。

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Publication number: JP2009532898A
Application number: JP2009504200A
Authority: JP
Inventors: リゥ，ジュン
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2006-04-04
Filing date: 2007-03-23
Publication date: 2009-09-10
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Abstract

相変化メモリ素子、および、それを形成する方法。このメモリ素子は、第１の電極を支持する基板を含む。絶縁材料構成要素は、第１の電極の上に配置され、また、相変化材料層は、相変化材料層が、第１の電極と電気的につながる（通信する）下表面を有するように、第１の電極の上に絶縁材料構成要素を取り囲んで形成される。メモリ素子は、また、相変化材料層の上表面と電気的につながる第２の電極も有する。

Description

本発明は、半導体デバイスに係り、特に相変化メモリ素子、ならびに、それを形成および使用する方法に係る。

不揮発性メモリは、その電源なしにデータを保存する機能によって、重要な集積回路素子である。相変化材料は、不揮発性メモリセルでの使用に関して研究されている。相変化メモリ素子は、カルコゲニド合金などの相変化材料を含み、これら相変化材料は、非晶相と結晶相とを安定に転移することができる。それぞれの相は、特有の抵抗状態を示し、この抵抗状態が、メモリ素子の論理値を区別する。具体的には、非晶質状態は比較的高い抵抗を示し、また結晶質状態は比較的低い抵抗を示す。

図１Ａおよび１Ｂに図解される、従来の相変化メモリ素子１は、第１および第２の電極２，４の間に、相変化材料８の層を有し、これらは、誘電材料６によって支持されている。相変化材料８は、第１と第２の電極２，４によって印加される電流量に従って、特定の抵抗状態に設定される。非晶質状態（図１Ｂ）を得るために、比較的高い書き込み電流パルス（リセットパルス）が、従来の相変化メモリ素子１を通って印加され、第１の期間の間、第１の電極２を覆う相変化材料８の少なくとも一部分が融解する。電流が取り除かれると、相変化材料８は急激にガラス転移温度より下の温度まで冷え、非晶相を有する第１の電極２を覆う相変化材料８の一部分を生じる。結晶質状態（図１Ａ）を得るために、第２の期間の間（典型的には、第１の期間よりも長い期間で、非晶質の相変化材料の結晶化期間である）、より低い電流の書き込みパルス（設定パルス）が、従来の相変化メモリ素子１に印加され、相変化材料８の非晶質部分をその融点より下の温度まで、しかしながら、その結晶化温度より上の温度まで、加熱する。これは、相変化材料８の非晶質部分を結晶相に再結晶化させ、この結晶相は、電流が取り除かれて、従来の相変化メモリ素子１が冷やされると維持される。相変化メモリ素子１は、相変化材料８の相状態を変化させない読み出し電圧を印加することにより、読み出しされる。

不揮発性メモリに求められる特性は、低消費電力である。しかしながら、多くの場合、従来の相変化メモリ素子は、大きな動作電流を必要とする。それ故、電流要求を低減した相変化メモリ素子を提供することが望まれる。相変化メモリ素子において、相変化材料を、その融点を超えて加熱し、非晶質状態にそれを急冷する電流密度を有することが必要である。電流密度を増加する一つの方法は、第１の電極のサイズを縮小することである。これらの方法は、相変化材料への第１の電極の接触面における電流密度を極大化する。これらの従来の解決法は概ね成功しているが、相変化メモリ素子における総電流をさらに低減し、それによって、ある種の用途における電力消費を低減することが望まれている。

相変化メモリに求められる別の特性は、その切り替えの信頼性と一貫性である。従来の相変化メモリ素子（例えば、図１Ａと図１Ｂの相変化メモリ素子１）は、閉じ込められていない相変化材料層のプログラム可能な領域を有し、その領域は横へ自由に広がることが可能で、相変化材料の非晶質部分と結晶質部分との間の接触面が信頼性の問題を引き起こす可能性があった。提案される本発明は、結晶相から非晶相へ変化する間の横へ広がる能力を低減することができるように、もしくは、不慮の不具合を減らすことができるように、このセルを閉じ込める。

本発明の例示的な実施形態は、相変化メモリ素子、および、それを形成する方法を提供する。例示的なメモリ素子は、第１の電極を支持する基板を含む。絶縁材料構成要素は、第１の電極の上に配置され、相変化材料層は第１の電極の上に絶縁材料構成要素を取り囲んで、相変化材料層が第１の電極と電気的につながる（通信する）下表面を有するように形成される。メモリ素子は、相変化材料層の上表面と電気的につながる第２の電極も有する。

以下の詳細な記述において、本発明の様々な具体的な実施形態について言及する。これらの実施形態は、当業者が本発明を実施できるほど十分詳細に記述される。他の実施形態が用いられてもよく、様々な構造的、論理的、および、電気的変更が、本発明の趣旨もしくは範囲から逸脱すること無く成されてもよいことを、理解されたい。

以下の記述において使用される「基板」という用語は、限定されること無しに、露出した基板表面を有する半導体基板を含む、あらゆる支持構造を含み得る。半導体基板は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープおよび非ドープの半導体、ベースとなる半導体基盤によって支持されたシリコンのエピタキシャル層、および、他の半導体構造を、シリコン以外の半導体から作られるこれらのものを含めて、含むものと理解されるべきである。以下の記述において、半導体基板もしくは半導体ウェハについて言及する場合、ベースとなる半導体あるいは基盤の内部または上に、領域もしくは接合点を形成するために、前処理工程が利用されていてもよい。また、基板は、半導体ベースである必要はなく、集積回路を支持するのに適した如何なる支持構造であってもよく、限定される事無しに、金属、合金、ガラス、ポリマー、セラミック、および、当技術分野で周知の任意の他の支持材料を含む。

本発明は、これから、例示的な実施形態を図解する図面を参照しながら説明され、また、図面を通して同じ参照番号は同じ特徴物を指し示す。図２Ａと図２Ｂは、本発明に従って構成された相変化メモリ素子１００の例示的な実施形態を図解する。

相変化メモリ素子１００は、その上に形成された第１の誘電層１２を有する基板１０と、第１の誘電層１２内にあるビア２４の中に形成された第１の電極１４と、を含む。相変化メモリ素子１００は、また、第１の電極１４の上に、窒化物構成要素１６を取り囲む相変化材料層１８の内側に形成された、窒化物構成要素１６を含む。相変化材料層１８は、それ自体が、第２の誘電層２０によって取り囲まれている。図２Ａの相変化メモリ素子１００は、また、窒化物構成要素１６の上に形成され、相変化材料層１８と電気的につながる、第２の電極２２を含む。

図２Ｂは、図２Ａの相変化メモリ素子１００の部分的な上面図を図解する。図示されるように、相変化材料層１８は、窒化物構成要素１６を取り囲んでいる。窒化物構成要素１６と相変化材料層１８は、相変化材料層１８が第１の電極１４と電気的につながるように、第１の電極１４の上に形成される（図２Ａ）。第１の電極１４は、第１の誘電層１２のビア２４内に形成される。

動作において、図２Ａと２Ｂの相変化メモリ素子１００は、プログラム可能な相変化材料層１８の体積の減少をもたらす相変化材料層１８と第１の電極１４との間の接触面積の減少により、典型的な相変化メモリ素子よりも、より少ない電流を必要とする（それゆえ、より少ない電力消費である）効果を有する。例示された相変化材料層１８のプログラム可能な体積の相の結晶質から非晶質への変化に必要とされる電流は、相変化材料層１８と、第１および第２の電極１４，２２との間の接触面積の減少により低減される。

例えば、従来の相変化メモリ素子（例えば、図１の従来の相変化メモリ素子１）は、典型的には約２．２Ｘ１０^５ｎｍ^３の体積を与える、約７５ｎｍの直径で、約５０ｎｍの高さを有するプログラム可能な体積の相変化材料層を有する。約７５ｎｍの直径の接触面積（４．４Ｘ１０^３ｎｍ^２）と、２．２Ｘ１０^５ｎｍ^３の体積の接触領域を有する相変化材料層をリセットするのに必要な電流は、約２ｍＡである。

対照的に、図２Ａと図２Ｂの相変化メモリ素子１００は、相変化材料層１８の厚さｔ（図４Ａ）が、約５ｎｍであり、高さｈ（図４Ａ）が図１の相変化メモリ素子１におけるプログラム可能な体積のものと同じである場合、５．９Ｘ１０^４ｎｍ^３のプログラム可能な体積の相変化材料層１８を有し得る。図２Ａと図２Ｂの相変化メモリ素子１００は、従来の相変化メモリ素子のプログラム可能な体積のほぼ４分の１のプログラム可能な体積を有する。接触面積もまた、従来の相変化材料層（例えば、図１Ａと図１Ｂの相変化材料層８）が第１および第２の電極２，４（図１Ａと図１Ｂ）と共有する接触面積の４分の１に低減される。相変化材料の接触面積とプログラム可能な体積におけるこの低減は、相変化材料層１８をリセットするのに必要とされる電流量および電力量の低減をもたらす。例えば、１．２Ｘ１０^３ｎｍ^２の接触面積と５．９Ｘ１０^４ｎｍ^３の体積を有する相変化材料層１８をリセットするのに必要とされる電流は、従来の相変化メモリ素子の相変化材料をリセットするのに必要とされる２ｍＡと比べて約０．５ｍＡであり、電力消費もまた、従来の相変化メモリ素子のものの４分の１に低減される。

相変化メモリ素子のスケーリングは、リセット電流が、相変化材料と、第１および第２の電極（例えば、図２Ａの第１および第２の電極１４，２２）との間の接触面積にほぼ比例することを示す。従って、相変化材料層１８は、窒化物構成要素１６を取り囲むように堆積され、それによって、第１および第２の電極１４，２２と接触する相変化材料層１８の接触面積を、窒化物構成要素１６が提供されない場合と比べて、より小さくすることが可能であり、また、相変化材料層の低減された体積を保守し、さらに、接触面積は、相変化材料層１８の厚さに線形的従属し、相変化材料の堆積を通して精密に制御され得る。

図３Ａから図５Ｂは、図２Ａと図２Ｂに図解される相変化メモリ素子１００を製造する例示的な方法を図解する。必然的に前の処理の結果を必要とするものを除いて、本明細書に示されたいかなる処理も特定の順序を必要としない。従って、以下の処理は特定の順序で行われるものとして記述されるが、この順序はただの例であって、必要に応じて変更され得る。１つの相変化メモリ素子１００の形成が示されるが、相変化メモリ素子１００は、メモリ素子アレイ内にある１つのメモリ素子であってもよく、それらは同時に形成され得る。

図３Ａと図３Ｂは、それぞれ、中間体構造１００ａの部分的な横断面図と部分的な上面図を図解する。中間体構造１００ａは、基板１０を覆って第１の誘電層１２を設けることによって形成される。第１の誘電層１２は、その内側に第１の電極１４が形成されるビア２４（図２Ｂ）を作るために、典型的にはエッチングされる。第１の電極１４は、とりわけ、窒化チタン（ＴｉＮ）、窒化チタンアルミ（ＴｉＡｌＮ）、チタンタングステン（ＴｉＷ）、白金（Ｐｔ）、もしくはタングステン（Ｗ）などの任意の適切な導電材料から形成され得る。

窒化物構成要素の前駆体層は、窒化物構成要素１６を作るために形成され、エッチングされる。窒化物構成要素１６は、以下で説明される相変化材料の堆積の段差被覆性（ｓｔｅｐｃｏｖｅｒａｇｅ）を改善するために、傾斜側壁領域１６ｂを有してほぼ円盤状の上面形状（図３Ｂ参照）を有するようにパターニングされ得る。構成要素１６は窒化物として形成されるが、その他の材料からも形成され得る。例えば、構成要素１６は、窒化ケイ素、アルミナ酸化物、酸化物、高温ポリマー、低誘電率材料、絶縁ガラス、もしくは、絶縁ポリマーなどに限定される、任意の絶縁材料から形成され得る。

窒化物構成要素１６の円盤状の上面形状は、何らかに限定をすることを意図していないことに留意されたい。例えば、窒化物構成要素１６は、図９に関して以下で説明されるように、三角形、円形、もしくは、長方形の上面形状を有することもできる。傾斜側壁１６ｂは、単に任意のものであって、窒化物構成要素１６の側壁は、第１の電極１４の上表面に対して垂直であっても、直線状であっても、非直線状であっても、湾曲していても、窒化物構成要素１６の上表面がその下表面よりも大きい表面領域を有するように傾斜していても、もしくは、他の任意の望ましい形状であってもよい。

図４Ａと図４Ｂは、相変化材料層１８を形成するための、窒化物構成要素１６の側壁１６ｂ（図３Ａ）上への、コンフォーマル（ｃｏｎｆｏｒｍａｌ）な、もしくは、部分的にコンフォーマルな相変化材料の堆積を図解する。堆積される相変化材料は、例えば、ゲルマニウム・アンチモン・テルル、もしくは、テルル化ゲルマニウム層などの、カルコゲニド材料であり得る。例示的な相変化材料はまた、例えば、Ｇｅ_ｘＳｂ_ｙＴｅ_ｚ（例えば、Ｇｅ_２Ｓｂ_２Ｔｅ_５），ＧａＳｂ，Ｇｅ_ｘＴｅ_ｙ，ＳｂＴｅ（例えば、Ｓｂ_２Ｔｅ_３），ＩｎＳｂ，ＩｎＳｅ，Ｉｎ_ｘＳｂ_ｙＴｅ_ｚ，Ｓｎ_ｘＳｂ_ｙＴｅ_ｚ，Ｇａ_ｘＳｅ_ｙＴｅ_ｚ，ＩｎＳｂＧｅ，ＡｇＩｎＳｂＴｅ，ＧｅＳｎＳｂＴｅ，Ｔｅ_ｘＧｅ_ｙＳｂ_ｚＳ_ｋ、および、ＧｅＳｂＳｅＴｅを含んでもよい。

相変化材料層１８は、外側の直径ｄ（図４Ｂ）を約２０ｎｍから約２００ｎｍの範囲で、高さｈ（図４Ａ）を約２５ｎｍから約７５ｎｍの範囲で、および横断面の厚さｔ（図４Ａ）を約２５Åから約２００Åの範囲で有し得る。図示される相変化材料層１８は、約７５ｎｍの直径ｄ、約５０ｎｍの高さ、および約５０Åの横断面の厚さｔを有する。この構造パラメータは上記の値に限定されず、例えば、パラメータは目的とする用途に応じて調整され得る。

図４Ａの相変化材料層１８は、窒化物構成要素１６の第１の表面１６ａに対して平坦な第１の表面１８ａを有するが、何らかの限定をすることを意図していない。例えば、窒化物構成要素１６の第１の表面１６ａは、図６Ａに関して以下で説明されるように、相変化材料層１８の第１の表面１８ａよりも低くすることも可能である。

相変化材料層１８は、窒化物構成要素１６を完全に取り囲む必要はない事にも留意されたい。例えば、相変化材料層１８は、相変化材料層１８の体積をさらに減らすために、窒化物構成要素１６を部分的に取り囲む事も可能で、これは、相変化材料層１８の状態を切り替えるのに必要な電流をさらに低減し得る。

図５Ａと図５Ｂは、図４Ａと図４Ｂに示された構造の全体を覆う第２の誘電層２０の堆積を図解する。第２の誘電層２０は、その後、相変化材料層１８の上表面１８ａの高さまで、平坦化される。第２の電極２２（図２Ａと図２Ｂ）は、その後、相変化メモリ素子１００（図２Ａと図２Ｂ）を形成するために、相変化材料層１８と窒化物構成要素１６の上に形成される。

１つの相変化メモリ素子の形成として例示されるが、図と記述は何らかの限定をする事を意図していない事を理解されたい。複数の相変化メモリ素子は、典型的には、１つの基板上で同時に製造される事が、当業者には解かるだろう。１つの基板が、数千もしくは数百万の相変化メモリ素子を含み得る。

相変化材料層１８は、加熱電流が流れることにより、結晶質状態に設定され得、もしくは非晶質状態にリセットされ得る、プログラム可能な固定体積を有する動的（active）な
相変化材料である。相変化材料層１８の状態の切り替えは、相変化材料の体積の減少を伴うため、相状態混合（ｐｈａｓｅｓｔａｔｅｍｉｘｉｎｇ）が低減されるので、切り替えの安定性と一貫性のみならず繰り返し時間も改善され得る。

窒化物構成要素１６の側壁１６ｂ（図３Ａ）上の相変化材料１８の厚さは、相変化材料層１８と、第１および第２の電極１４，２２（図２Ａと図２Ｂ）との間の接触面積、電流のプログラム可能な断面積、および、プログラム可能な体積を大幅に減らすために、目的とする用途に応じて変えることができ、それによって、プログラミングの電流要求の低減をもたらす。

窒化物構成要素１６の側壁１６ｂ（図３Ａ）上の相変化材料層１８の厚さは、均一であるように図解されるが、何らかの限定をすることを意図していない事に留意されたい。

相変化メモリ素子１００の別の効果は、熱損失を軽減することに関する。従来の相変化メモリ素子において、加熱処理の間の熱損失の大部分は、高い熱伝導率を有する第１および第２の電極を介する熱伝導に起因する。相変化材料層１８と、第１および第２の電極１４，２２との間の接触面積を減らすことによって、熱損失量は軽減され、プログラムミング電流をさらに低減することとなる。

相変化メモリ素子１００のさらなる別の効果は、相変化材料層１８の堆積に伴う自己整合に関する。窒化物構成要素１６は、第１の電極１４の上に形成されるので、相変化材料層１８は堆積されたときに、第１の電極１４の上に自己整合されている。第１の電極１４との相変化材料層１８の自己整合は、その両方の構成要素の電気的なつながりの存在を保証する。第１の電極１４との相変化材料層１８の自己整合は、全体的な相変化メモリ素子１００の処理および製造を単純にし得、また、スループットを増加し得る。

図６Ａと図６Ｂは、本発明によって構成された、相変化メモリ素子２００の第２の例示的な実施形態を図解する。具体的には、図６Ａと図６Ｂは、窒化物構成要素２１６と第２の電極２２２のそれぞれの側壁２１６ａ，２２２ａ上に形成された相変化材料層２１８を有する相変化メモリ素子２００の部分的な横断面図と、部分的な上面図と、をそれぞれ図解する。第２の電極２２２は、相変化材料層２１８の第１の表面２１８ｂに対して平坦な第１の表面２２２ｂを有するが、何らかの限定をすることを意図していない。例えば、第２の電極２２２は、相変化材料層２１８の第１の表面２１８ｂのものよりも低いもしくは高い、第１の表面２２２ｂを有し得る。相変化材料層２１８は、窒化物構成要素２１６と第２の電極２２２の側壁２１６ａ，２２２ａの上にそれぞれ自己整合される。

相変化メモリ素子２００は、また、基板２１０を覆って形成される第１の誘電層２１２を含み、その中に形成される第１の電極２１４を有する。第２の誘電層２２０は、第１の誘電層２１２と、第１の電極２１４の一部分と、を覆って形成される。

図７Ａから図８Ｂは、図６Ａと図６Ｂに示される、図６Ａと図６Ｂの相変化メモリ素子２００を製造する例示的な方法を図解する。第１の誘電層２１２は、基板２１０を覆って形成される。第１の電極２１４は、第１の誘電層２１２の内部に形成される。窒化物構成要素２１６は、第１の電極２１４と第２の電極２２２の間に形成される。図３Ａと図３Ｂに関して先に述べたように、窒化物構成要素２１６は、相変化材料堆積のより良い段差被覆性のために、傾斜側壁２１６ａを有して大まかに円盤状の形状を持つように（（図７Ｂ）上面図より）形成され得る。第２の電極２２２は、窒化物構成要素２１６の上に形成される。第２の電極２２２もまた、相変化材料堆積のより良い段差被覆性のために、傾斜側壁を有して大まかに円盤状の上面形状を持つように形成され得る（図７Ｂ）。窒化物構成要素２１６と第２の電極２２２とを形成するのに使用される材料は、図３Ａから図５Ｂに関して先に述べたものと、類似したものである。窒化物構成要素２１６と第２の電極２２２は、何らかの限定をする意図無しに、その場で１つのパターニング工程で形成され得る。

図８Ａと図８Ｂは、窒化物構成要素２１６と第２の電極２２２の側壁２１６ａ，２２２ａの上の相変化材料層２１８の堆積をそれぞれ図解する。相変化材料層２１８は、図４Ａと図４Ｂに関して先に述べられた任意の材料から形成され得る。相変化材料層２１８は、図４Ａと図４Ｂに関して先に述べたのと同じ寸法を有して形成され得る。

第２の誘電層２２０（図６Ａ）は、その後、第１の誘電層２１２と、第１の電極２１４の一部分との上に堆積される。相変化メモリ素子２００（図６Ａ）は、ほぼ平坦な表面を有し、これは相変化メモリ素子２００の全体的なサイズをさらに低減し得る。この平坦な表面は、また、その後の処理工程の間の、より良いハンドリングを提供し得、および、相変化メモリ素子２００の全体的なロバスト性を高め得る。

窒化物構成要素２１６は、より短い長さｌ′を有する窒化物構成要素２１６の第２の表面２１６ｃよりも長い長さｌを有する第１の表面２１６ｂを有するように図解されるが、何らかの限定をすることを意図していない。例えば、窒化物構成要素２１６の第２の表面２１６ｃは、窒化物構成要素２１６の第１の表面２１６ｂの長さｌと等しい、もしくは、より大きい長さｌ′を有することもできる。さらに、窒化物構成要素２１６の側壁２１６ａは、ほぼ直線状であるように図解されるが、何らかの限定をすることを意図していない。例えば、側壁２１６ａは、非直線の、もしくは他の所望の形状であり得る。

同様に、第２の電極２２２の第１の表面２２２ｂの長さは、第２の表面２２２ｃの長さよりも長いように図解されるが、何らかの限定をすることを意図してはいない。例えば、第２の電極２２２の第２の表面２２２ｃは、第２の電極２２２の第１の表面２２２ｂの長さと等しい、もしくは、より大きい長さを有することもできる。さらに、第２の電極２２２の側壁２２２ａは、ほぼ直線状であるように図解されるが、何らかの限定をすることを意図してはいない。例えば、側壁２２２ａは、非直線状であっても、もしくは、他の所望の形状を有することもできる。

１つの相変化メモリ素子２００の形成として図解されるが、この図解と記述は何らかの限定をすることを意図していないことを理解されたい。複数の相変化メモリ素子は、典型的には、１つの基板上で同時に製造されることが、当業者には分かるだろう。１つの基板は、数千もしくは数百万の相変化メモリ素子を含み得る。

図９Ａと図９Ｂは、本発明の第３の例示的な実施形態によって構成された、複数の相変化メモリ素子３００を図解する。複数の相変化メモリ素子３００は、第２の誘電層３２０の側壁３２０ａ上に形成された相変化材料層３１８を含む。第２の誘電層３２０は、基板３１０の上に形成された、第１の電極３１４を有する第１の誘電層３１２上に形成される。窒化物構成要素３１６は、相変化材料層３１８の側壁３１８ａ上に形成される。第２の電極３２２は、窒化物構成要素３１６の上に形成され、第３の誘電層３２４は、第２の電極３２２の間に形成される。

図９Ａの窒化物構成要素３１６は、第１および第２の表面３１６ｂ，３１６ｃをそれぞれ有し、ここで、第１の表面３１６ｂの長さｌは、第２の表面３１６ｃの長さｌ′よりも短い。しかしながら、これは何らかの限定をすることを意図してはいない。例えば、第１の表面３１６ｂは、第２の表面３１６ｃの長さｌ′に対してより長い、もしくは、等しい長さを有することができる。

図９Ａと図９Ｂに図解される相変化メモリ素子３００は、図２Ａと図２Ｂに図解される相変化メモリ素子とほぼ同じやり方で形成される。しかしながら、第２の誘電層３２０は、相変化材料層３１８と窒化物構成要素３１６の形成の前に形成される。第２の誘電層は、第１の誘電層３１２と第１の電極３１４の上に形成される。第２の誘電層は、それから、傾斜側壁３２０ａを有するビア３４０を作るために、選択的にエッチングされる。コンフォーマルな、もしくは、部分的にコンフォーマルな相変化材料が、ビア３４０の側壁３２０ａと底３４０ａの一部分の上に堆積され、相変化材料層３１８内にビア３４２を作るために選択的にエッチングされる。窒化物構成要素３１６は、ビア３４２内に堆積され、そして、中間体構造全体が平坦化される。第２の電極３２２は、相変化材料層３１８の上に、且つ、第３の誘電層３２４の中へ選択的にエッチングされたビア内に、形成される。ビア３４２は、長方形の断面形状を有するように図解されるが、何らかの限定をすることを意図してはおらず、例えば、ビア３４２は、長方形以外のさらなる断面形状を有することもできる。

図１０Ａと図１０Ｂは、本発明の第４の例示的な実施形態によって構成された、複数の相変化メモリ素子４００を図解する。第２の誘電層４２０の側壁４２０ａの上に形成され、第１の電極４１４の上に形成された相変化材料層４１８を、複数の相変化メモリ素子４００は含む。第１の電極４１４は、第１の誘電層４１２の内部に形成され、基板４１０の上に形成される。第２の電極４２２は、相変化材料層４１８の上に形成された窒化物構成要素４１６の上に形成される。第３の誘電層４２４は、第２の電極４２２の間に形成される。

図１０Ｂの相変化材料層４１８は、第１の電極４１４に最も近い相変化材料層４１８の表面にわたって測定された直径に相当する第１の直径ｄを有する。この相変化材料層は、第２の電極４２２に最も近い相変化材料層４１８の表面にわたって測定された直径に相当する第２の直径ｄ′を有する。図１０Ａは、第１の電極の上に形成された平面部分４１８ａと、第２の誘電層４２０の側壁４２０ａの上に形成された２つの側面部分４１８ｂと、を有する相変化材料層４１８を図解する。図解された相変化材料層４１８は、直径ｄによって規定される領域を覆うように堆積された中間部分４１８ａを有し、また、相変化材料層４１８の側面部分４１８ｂの上表面４１８ｂ′よりも低い高さの上表面４１８ａ′を有する。

図１０Ａの相変化メモリ素子４００は、第２の誘電層４２０を提供し、いくつかのビアが形成されるように誘電層４２０をパターニングすることによって、形成される。コンフォーマルなもしくは実質的にコンフォーマルな相変化材料が、相変化材料層４１８を形成するために、ビアの側壁と底部領域に堆積され、その後に、窒化物構成要素４１６の堆積が続く。中間体構造全体は平坦化され得、そして、第３の誘電層４２４が堆積され、また、ビアを作るために選択的にエッチングされ、そこに、第２の電極４２２が形成される。

図１１Ａと図１１Ｂは、本発明の第５の例示的な実施形態によって構成された、複数の相変化メモリ素子５００を図解する。複数の相変化メモリ素子５００は、第２の誘電層５２０の側壁５２０ａの上に形成され、且つ、第１の電極５１４の上に形成された、相変化材料層５１８を含む。相変化メモリ素子５００は、図１０Ａと図１０Ｂに図解された相変化メモリ素子４００とほとんど同じである。しかしながら、相変化材料層５１８の側壁５１８ｂは、第２の電極５２２に近接する側面部分５１８ｂの表面積を増加する張り出し（ｆｌａｒｅｄ）部５１８ｃを有する。

図１１Ｃから図１１Ｅは、図１１Ａおよび図１１Ｂに図解された相変化メモリ素子５００を製造する例示的な方法を図解する。図１１Ｃは、相変化材料層５１８が、図１１Ｃに図解されるように共同でトレンチを形成する、側壁５１８ｂと、底部分５１８ｂと、第２の誘電層５２０の第１の表面５２０ｂの上に形成された張り出し部５１８ｃ（図１１Ｂ）と、を有するように形成された相変化材料層５１８を図解する。窒化物構成要素５１６は、窒化物構成要素５１６が、相変化材料層５１８の側壁５１８ａおよび底部分５１８ａ上に形成されるように、トレンチ内に形成される。

図１１Ｄは、窒化物構成要素５１６および相変化材料層５１８の平坦化と、平坦化された表面５２６の上に形成される第２の電極の前駆体材料層５２２′の堆積と、を図解する。いったん第２の電極の前駆体５２２′が堆積されると、図１１Ｄの構造は、第２の誘電層５２０に、図１１Ｅに図解されるビア５４４を形成するために選択的にエッチングされる。第３の誘電層５２４（図１１Ａ）が、その後、図１１Ｅの構造全体を覆って堆積される。

図１１Ａの張り出し部５１８ｃは、側壁５１８ｂの厚さｗ′よりも大きい断面幅ｗを有する。張り出し部５１８ｃのこのより大きな幅ｗは、第２の電極５２２に近接する表面積のより大きな量を可能にする。それ故、動作において、側壁５１８ｂにおける電流密度は、張り出し部５１８ｃにおける電流密度よりもかなり大きく、側壁５１８ｂのみが、プログラム可能な体積と切り替え状態を含むことを確かにする。張り出し部５１８ｃは、プログラム可能な体積（側壁５１８ｂ）を電極５２２から分離することで、電極５２２への熱損失を低減し、これはさらに、側壁５１８ｂの状態の変化に必要とされる電流を低減し得る。

図１２は、図２Ａから図１１Ｂに関して先に述べられたような（例えば、相変化メモリ素子１００，２００，３００，４００，５００）、本発明によって構成された相変化メモリ素子１００を有するメモリ回路９０１を含む、簡略化されたプロセッサシステム９００を図解する。

図１２のプロセッサシステム９００は、一般的には、マイクロプロセッサ、デジタル信号プロセッサ、もしくは他のプログラム可能なデジタル論理デバイスなどの中央処理装置（ＣＰＵ）９０２を含む、例えばコンピュータシステムなどの、バス９０４を介して入力／出力（Ｉ／Ｏ）デバイス９０６と通信するプロセッサを一つ以上含む任意のシステムであり得る。メモリ回路９０１は、バス９０４を介して、典型的にはメモリ制御器を通して、ＣＰＵ９０２と通信する。

コンピュータシステムの場合、プロセッサシステム９００は、コンパクトディスク（ＣＤ）ＲＯＭドライブ９１０などの周辺デバイスを含んでもよく、これもまたバス９０４を介して、ＣＰＵ９０２およびハードドライブ９０５と通信する。メモリ回路９０１は、好ましくは集積回路として構成され、本発明による相変化メモリ素子１００を少なくとも１つ有するメモリアレイ９０３を含む。必要に応じて、メモリ回路９０１は、例えば、ＣＰＵ９００などのプロセッサと、１つの集積回路内に統合され得る。

先の記述と図面は、ただの本発明の特徴と効果を達成する例示的な実施形態の具体例と見なされるべきである。特定の処理条件や構造に対する変形や置換えが、本発明の趣旨と範囲から逸脱することなく成され得る。従って、本発明は、先の記述や図面によって限定されるものとして見なされるべきではなく、添付の請求項の範囲によってのみ限定される。

本発明の前述およびその他の効果と特徴は、以下の添付の図面の参照を伴い先に提供された例示的な実施形態の詳細な記述から、より明らかとなるだろう。
従来の相変化メモリ素子を図解する。従来の相変化メモリ素子を図解する。図２Ａと図２Ｂは、本発明の例示的な実施形態によって構成された相変化メモリ素子の部分的な横断面図と、部分的な上面図とをそれぞれ図解する。図２Ａと図２Ｂは、本発明の例示的な実施形態によって構成された相変化メモリ素子の部分的な横断面図と、部分的な上面図とをそれぞれ図解する。図３Ａから図５Ｂは、図２Ａと図２Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図３Ａから図５Ｂは、図２Ａと図２Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図３Ａから図５Ｂは、図２Ａと図２Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図３Ａから図５Ｂは、図２Ａと図２Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図３Ａから図５Ｂは、図２Ａと図２Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図３Ａから図５Ｂは、図２Ａと図２Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図６Ａと図６Ｂは、本発明の第２の例示的な実施形態によって構成された、相変化メモリ素子の部分的な横断面図と、部分的な上面図とをそれぞれ図解する。図６Ａと図６Ｂは、本発明の第２の例示的な実施形態によって構成された、相変化メモリ素子の部分的な横断面図と、部分的な上面図とをそれぞれ図解する。図７Ａから図８Ｂは、図６Ａと図６Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図７Ａから図８Ｂは、図６Ａと図６Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図７Ａから図８Ｂは、図６Ａと図６Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図７Ａから図８Ｂは、図６Ａと図６Ｂの相変化メモリ素子を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図９Ａと図９Ｂは、本発明の第３の例示的な実施形態によって構成されたアレイの相変化メモリ素子の部分的な横断面図と、部分的な上面図とを、それぞれ図解する。図９Ａと図９Ｂは、本発明の第３の例示的な実施形態によって構成されたアレイの相変化メモリ素子の部分的な横断面図と、部分的な上面図とを、それぞれ図解する。図１０Ａと図１０Ｂは、本発明の第４の例示的な実施形態によって構成されたアレイの相変化メモリ素子の部分的な横断面図と、部分的な上面図とを、それぞれ図解する。図１０Ａと図１０Ｂは、本発明の第４の例示的な実施形態によって構成されたアレイの相変化メモリ素子の部分的な横断面図と、部分的な上面図とを、それぞれ図解する。図１１Ａから図１１Ｅは、本発明の第５の例示的な実施形態によって構成されたアレイの相変化メモリ素子と、第５の実施形態を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図１１Ａから図１１Ｅは、本発明の第５の例示的な実施形態によって構成されたアレイの相変化メモリ素子と、第５の実施形態を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図１１Ａから図１１Ｅは、本発明の第５の例示的な実施形態によって構成されたアレイの相変化メモリ素子と、第５の実施形態を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図１１Ａから図１１Ｅは、本発明の第５の例示的な実施形態によって構成されたアレイの相変化メモリ素子と、第５の実施形態を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。図１１Ａから図１１Ｅは、本発明の第５の例示的な実施形態によって構成されたアレイの相変化メモリ素子と、第５の実施形態を製造する例示的な方法の部分的な横断面図と、部分的な上面図とを図解する。本発明の例示的な実施形態によって構成された相変化メモリ素子を組み込むメモリデバイスを有する、プロセッサシステムのブロック図である。

Claims

第１の電極を支持する基板と、
前記第１の電極の上に配置された絶縁材料構成要素と、
前記第１の電極の上に、前記絶縁材料構成要素を取り囲んで配置された相変化材料層であって、前記第１の電極と電気的につながる下表面を有する、前記相変化材料層と、
前記相変化材料層の上表面と電気的につながる第２の電極と、
を含む、メモリ素子。
前記相変化材料層が、前記絶縁材料構成要素の側壁の上にだけ形成される、請求項１のメモリ素子。
前記絶縁材料構成要素の第１の表面が、前記相変化材料層の第１の表面に対して平坦である、請求項１のメモリ素子。
前記絶縁材料構成要素の第１の表面が、前記相変化材料層の第１の表面の下方にある、請求項１のメモリ素子。
前記第２の電極の第１の表面が、前記相変化材料層の第１の表面に対して平坦である、請求項４のメモリ素子。
前記相変化材料が、前記第１の電極の上にトレンチを形成し、前記絶縁材料構成要素が、前記トレンチ内に位置する、請求項１のメモリ素子。
前記相変化材料層が、第１、および、第２の直径を有する、請求項１のメモリ素子。
前記第１、および、第２の直径が異なる、請求項７のメモリ素子。
前記第１の直径が、前記第１の電極に近接する表面に相当し、前記第２の直径が、前記第２の電極に近接する表面に相当する、請求項７のメモリ素子。
前記相変化材料層が、約５．９Ｘ１０４ｎｍ^３の全体積を有する、請求項１のメモリ素子。
前記相変化材料層が、約２０ｎｍから約２００ｎｍの範囲の直径を有する、請求項１のメモリ素子。
前記相変化材料層が、約２５ｎｍから約７５ｎｍの範囲の高さを有する、請求項１のメモリ素子。
前記相変化材料層が、約２５Åから約２００Åの範囲の横断面の厚さを有する、請求項１のメモリ素子。
前記相変化材料層が、ゲルマニウム・アンチモン・テルル、テルル化ゲルマニウム、ＧａＳｂ、ＳｂＴｅ、ＩｎＳｂ、ＩｎＳｅ、Ｉｎ_ｘＳｂ_ｙＴｅ_ｚ、Ｓｎ_ｘＳｂ_ｙＴｅ_ｚ、Ｇａ_ｘＳｅ_ｙＴｅ_ｚ、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、ＧｅＳｎＳｂＴｅ、Ｔｅ_ｘＧｅ_ｙＳｂ_ｚＳ_ｋ、および、ＧｅＳｂＳｅＴｅから成る群から選択された材料を含む、請求項１のメモリ素子。
メモリアレイであって、複数のメモリ素子を含み、少なくとも１つのメモリ素子が、
第１の誘電層を支持する基板と、
前記第１の誘電層に関連して形成された第１の電極と、
前記誘電層を覆って形成され、前記第１の電極へのビアを有する第２の誘電層と、
前記ビアの内側に配置され、前記第１の電極と電気的につながる下表面を有する相変化材料層と、
前記相変化材料層の少なくとも側壁部分の上に形成された絶縁材料構成要素と、
前記相変化材料層の上表面と電気的につながる第２の電極と、
を含む、
メモリアレイ。
前記相変化材料層が、前記絶縁材料構成要素の側壁の上だけに形成される、請求項１５のメモリアレイ。
前記絶縁材料構成要素の第１の表面が、前記相変化材料層の第１の表面に対して平坦である、請求項１５のメモリアレイ。
前記絶縁材料構成要素の第１の表面が、前記相変化材料層の第１の表面の高さよりも低い高さを有する、請求項１５のメモリアレイ。
前記相変化材料層が、前記第２の誘電層の側壁の内側と上に形成される、請求項１５のメモリアレイ。
前記絶縁材料構成要素が、上面から見て円盤状の形状を有する、請求項１５のメモリアレイ。
プロセッサと、
少なくとも１つのメモリ素子を含む、メモリデバイスと、
を含む、プロセッサシステムであって、
前記メモリ素子が、
第１の電極を支持する基板と、
前記第１の電極の上に配置された絶縁材料構成要素と、
前記第１の電極の上に、前記絶縁材料構成要素を取り囲んで配置された、相変化材料層であって、前記第１の電極と電気的につながる下表面を有する、前記相変化材料層と、
前記相変化材料層の上表面と電気的につながる第２の電極と、
を含む、
プロセッサシステム。
前記相変化材料層が、前記絶縁材料構成要素の側壁の上にだけ形成される請求項２１のプロセッサシステム。
前記絶縁材料構成要素の第１の表面が、前記相変化材料層の第１の表面の下方にある、請求項２１のプロセッサシステム。
前記第２の電極が、前記絶縁材料構成要素の上に形成され、前記第２の電極の第１の表面が、前記相変化材料層の第１の表面に対して平坦である、請求項２３のプロセッサシステム。
前記相変化材料層が、前記第１の電極の上にトレンチを形成し、前記絶縁材料構成要素が、前記トレンチの内側に位置する、請求項２１のプロセッサシステム。
前記絶縁材料構成要素が、前記第１の電極に近接する表面に相当する第１の直径と、前記第２の電極と近接する表面に相当する第２の直径とを有する、請求項２１のプロセッサシステム。
メモリ素子を形成する方法であって、
前記メモリ素子を形成する方法が、
基板の上に第１の電極を形成するステップと、
前記第１の電極の上に絶縁材料構成要素を形成するステップと、
前記第１の電極の上に、前記絶縁材料構成要素を取り囲んで相変化材料層を形成するステップであって、前記相変化材料が、前記第１の電極と電気的につながる下表面を有する、前記相変化材料を形成する前記ステップと、
前記相変化材料層の上表面と電気的につながる、第２の電極を形成するステップと、
を含む、
メモリ素子を形成する方法。
前記絶縁材料構成要素が、前記第１の電極の上に堆積され、前記相変化材料層が、前記絶縁材料構成要素の側壁の上にだけ形成される、請求項２７の方法。
前記相変化材料層が、前記第１の電極の上に堆積され、前記絶縁材料構成要素が、前記相変化材料層の第１の表面の上と、前記相変化材料層の側壁の上に形成される、請求項２７の方法。
前記相変化材料層が、前記第２の電極の側壁の上に形成される、請求項２７の方法。
前記絶縁層が、傾斜側壁を有するようにエッチングされる、請求項２７の方法。
前記第１の電極が、第１の誘電層のビア内に形成される、請求項２７の方法。
前記相変化材料層が、前記第１の誘電層の上に形成される第２の誘電層に形成されたビアの側壁の上に形成される、請求項２７の方法。
前記相変化材料層が、前記第２の誘電層の上表面の一部分の上に形成される、請求項３３の方法。
前記相変化材料層が、約２０ｎｍから約２００ｎｍの範囲の直径を有するように形成される、請求項２７の方法。
前記相変化材料層が、約２５ｎｍから約７５ｎｍの範囲の高さを有する、請求項２７の方法。
前記相変化材料層が、約２５Åから約２００Åの範囲の横断面の厚さを有する、請求項２７の方法。
メモリアレイであって、
複数のメモリ素子を含み、少なくとも１つのメモリ素子が、
第１の電極を支持する基板と、
前記第１の電極の上に配置される、絶縁材料構成要素と、
前記第１の電極の上に、前記絶縁材料構成要素を少なくとも部分的に取り囲んで配置される相変化材料層であって、前記第１の電極と電気的につながる下表面を有する、前記
相変化材料層と、
前記相変化材料層の上表面と電気的につながる第２の電極と、
を含む、メモリアレイ。
前記相変化材料層が、前記絶縁材料構成要素を完全に取り囲む、請求項３８のメモリアレイ。