JP2007288083A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】相変化層を安定して形成でき、相変化層に相変化を起させるために必要とされる電流を低減することができる相変化型メモリと呼ばれる半導体記憶装置を提供する。
【解決手段】下部電極１３の上方に、相変化層１１のエッジ部を形成する。エッジ部は、下部電極と相変化層とのコンタクトエリアの上方で相変化層の膜厚が変化するようにその断面がテーパー形状とされ、酸化膜２０により埋め込まれている。この構成により、相変化が起きる領域を制限できるので、効率よく加熱することができ、加熱に必要な電流を低減できる。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に相変化型メモリと呼ばれる半導体記憶装置およびその製造方法に関する。
近年、ＤＲＡＭに代る半導体メモリとして、相変化材料を記録層に用いて情報を記録する相変化メモリ（ＰＲＡＭ；Phase change Random Access Memory）が提案されている。
相変化材料は、加熱条件に応じて結晶状態とアモルファス状態との間を自由に相遷移できる。また、相変化材料は、結晶状態における電気抵抗とアモルファス状態における電気抵抗が大きく異なる。そこで、ＰＲＡＭは、このような相変化材料の特性を利用し、データに応じてその相状態を変化させることによりデータを記憶する。
ＰＲＡＭへのデータ書き込みは、相変化材料に書き込もうとするデータに応じた電流を流し、それによって相変化材料を加熱して相状態を変化させることにより行われる。一方、ＰＲＡＭに記憶されているデータの読み出しは、相変化材料に読み出し用の電流を流し、その抵抗値を測定することにより行われる。読み出し用の電流は、相変化材料に相変化を生じさせないよう、データ書き込み用の電流よりも十分小さなものとする。
相変化材料の相状態は、高熱が加わらない限り変化しないことから、ＰＲＡＭの電源を切ってもデータが失われることはない。即ち、ＰＲＡＭは不揮発性メモリである。
さて、データ書き込みの際には、電流による相変化材料の加熱を効率よく行うことが重要である。このため、電流の流れる経路に制限を加え、相変化材料に対する電流パスを集中させることが有効である。このように、電流経路に制限を加えた従来のＰＲＡＭのセル構造を、図４を参照して説明する。
図示のメモリセルは、記録層としての相変化層４１と、相変化層４１に電流を流して加熱するために相変化層４１の上下に配置された上部電極４１及び下部電極４３を有している。相変化層４２に用いられる相変化材料としては、例えば、カルコゲナイド（ＧＳＴ）がある。
また、このメモリセルは、下部電極４３への電流供給を制御するために基板４４に拡散形成されたトランジスタ（図示せず）と、トランジスタに接続されるゲート電極４５と、トランジスタのドレインと下部電極４３とを接続するコンタクト４６ａ，４６ｂと、グランド配線４７と、トランジスタのソースとグランド配線４７とを接続するコンタクト４８ａ，４８ｂとを有している。
下部電極４３はカップ形状（上縁がリング状）に形成されており、その上縁のみが相変化層４２に接触するように構成されている。この構成により、相変化層４１に対する電流パスを集中させることができる。
また、相変化層４１と下部電極４３との間に酸化膜４９を形成し、下部電極４３の相変化層４１に接触する領域を、その上縁の一部（周方向の一部）に制限（ＣＦＨ（ConFined Hole）方式を採用）することにより、相変化層４１に対する電流パスをより一層集中させるようにしている（例えば、特許文献１、非特許文献１又は非特許文献２参照）。
米国特許出願公開第２００４／００１２００９号明細書 E. Varesi, A. Modelli, P. Besana, T. Marangon, F. Pellizzer, A. Pirovano, R. Bez, "Advances in Phase Change Memory Technology", EPCOS 2004 Conf. Proceedings S. Hudgens, B. Johnson, "Overview of Phase-Change Chalcogenide Nonvolatile Memory Technology", MRS Bulletin, November 2004
従来の相変化型半導体記憶装置では、相変化層と下部電極との接触領域を制限するため、下部電極の上縁が露出している平面上に酸化膜を形成し、その酸化膜をパターニングして、下部電極の上縁の一部を露出させるための穴や溝を形成する。そして、酸化膜に形成された穴や溝を相変化材料で埋め込むことにより、下部電極と相変化層との接触を実現している。
相変化層の形成は、例えばカルコゲナイドの場合、スパッタ法などを用いて行われる。このとき、パターニングされた酸化膜の段差部分において、膜厚が薄くなったり、あるいは酸化膜又は下部電極との間に隙間ができたりするという問題点がある。隙間は、また、剥がれの原因ともなる。
また、ＣＦＨ（ConFined Hole）法では、酸化膜形成後に相変化層を形成するため、相変化層の上部には、熱の異動を制限するものがなく、過熱の際の熱が上方向へ逃げやすい。そのため、相変化層に相変化を起こさせるためは多くの電流を流す必要があるという問題点がある。
さらに、従来の相変化型半導体記憶装置では、相変化層に電流を流して加熱するための下部電極がカップ形状のため、表面積が大きく、下部電極からの放熱により相変化層からの熱が逃げやすいという問題点もある。
そこで、本発明は、相変化層を安定して形成でき、相変化層に相変化を起させるために必要とされる電流を低減することができる半導体記憶装置を提供することを目的とする。
また、本発明は、相変化層を効率よく過熱することができる半導体記憶装置を提供することを目的とする。
本発明は、下部電極と上部電極との間に設けられた相変化層を備える半導体記憶装置において、前記相変化層が前記下部電極の上方に位置するテーパー部を有し、当該相変化層の最上平面の面積が当該相変化層の最下層へ面の面積よりも小さいことを特徴とする。
前記テーパー部は、前記下部電極と前記相変化層とが接する領域の上方に位置してよい。また、前記テーパー部は酸化膜で埋め込まれてよい。
また、上記半導体記憶装置において、前記相変化層のテーパー部の形状に合わせて、前記下部電極の形状をカップ型電極の一部を切断した形状としてもよい。
また、本発明は、下部電極と上部電極との間に設けられた相変化層を備える半導体記憶装置の製造方法において、前記下部電極の一部が露出する絶縁膜平面を形成する工程と、前記絶縁膜平面上に相変化層を形成する工程と、前記相変化層の一部を除去し、当該相変化層に、前記下部電極の上方に位置するテーパー部を形成する工程と、を含むことを特徴とする。
上記半導体記憶装置の製造方法は、前記相変化層を形成する工程の後、前記相変化層の上に前記上部電極を形成する工程をさらに含み、前記テーパー部を形成する工程において、前記上部電極の一部も除去するようにしてもよい。
上記半導体記憶装置の製造方法は、前記テーパー部を酸化膜で埋め込む工程をさらに含んでもよい。
また、上記半導体記憶装置の製造方法において、前記テーパー部を形成する工程は、前記相変化層のテーパー部の形状に合わせて、前記下部電極の一部をも除去する工程であってもよい。
本発明によれば、相変化層にテーパー部を持たせるようにしたことで、酸化膜を用いることなく相変化層と下部電極との接触領域を制限することができる。これにより、相変化層を平面上に形成することができるので、均一な膜厚で安定して形成することができ、その剥がれを防止することができる。
また、本発明によれば、相変化層のテーパー部を、下部電極と接触する領域の上方に設けるようにしたことで、下部電極及び上部電極を用いた加熱により相変化する領域が制限されるので、相変化に必要とされる電流を低減することができる。
また、本発明によれば、テーパー部を酸化膜で埋め込んだことにより、相変化層の剥がれ防止効果を高めるとともに、放熱を抑制することができる。
さらに、本発明によれば、相変化層のテーパー部の形状に合わせて、下部電極層の形状をカップ形状の一部を切断した形状としたことにより、下部電極からの放熱を抑え、一層効率よく相変化層を加熱することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の一実施の形態に係る半導体記憶装置の断面図（ａ）と平面図(b)である。
図１（ａ）に示したように、本実施の形態に係る半導体記憶装置は、相変化材料としてカルコゲナイド（ＧＳＴ）膜からなる相変化層１１と、相変化層１１に電流を流すことにより加熱を行う、上部電極１２及び下部電極１３を有している。
また、この半導体記憶装置は、下部電極１３への電流供給を制御するために基板１４に拡散形成されたトランジスタ（図示せず）と、トランジスタに接続されるゲート電極１５と、トランジスタのドレインと下部電極１３とを接続するコンタクト１６ａ，１６ｂと、グランド配線１７と、トランジスタのソースとグランド配線１７とを接続するコンタクト１８ａ，１８ｂとを有している。
下部電極１３はカップ形状に形成され、その上縁は、図１（ｂ）に示したようにリング形状になっている。
下部電極１３は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１３の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、あるいはメタルシリサイドの窒化物など用いることが好ましい。例えば、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
上述のように、下部電極１３の底面は、コンタクト１６ａ，１６ｂを介して、基板１４の活性領域に形成された拡散領域（トランジスタのドレイン）に接続されている。基板１４上には、２つのゲート電極１５が設けられている。つまり、本実施の形態においては、一つの活性領域に２つのトランジスタが形成されている。これら２つのトランジスタのソースは共通であり、層間絶縁膜１９に設けられたコンタクト１８ａ，１８ｂを介して、グランド配線１７に接続されている。
相変化層１１は、下部電極１３の上方に位置するエッジ部を持つ。このエッジ部は、下部電極１３の上縁が描くリングの外側に位置する上部電極１２の外周から下部電極１３の上縁が描くリングの内側へと続く斜面を持つテーパー部を形成している。つまり、相変化層１１は、下部電極１３と接触する領域の上方に形成されたテーパー部を有している。このテーパー部は、酸化膜２０によって埋め込まれている。なお、酸化膜２０は、図１（ｂ）より明らかな通り、相変化層１１以外の全領域に埋め込まれている。
相変化層１１に用いられるカルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、及びセレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。相変化層１１に用いられる相変化材料としては、２以上の相状態を取ることができ、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されない。
次に、図２を参照して、図１の半導体記憶装置の製造方法について説明する。なお、トランジスタ、ゲート電極１５、グランド配線１７及びコンタクト１６ａ，１６ｂ，１８ａ，１８ｂの形成は、公知の方法（標準プロセス）により可能であるため、ここではその説明を省略する。そして、以下では、シリコン基板上に下部電極が形成されるものとして説明する。
図２（ａ）乃至（ｉ）は、本実施の形態に係る半導体記憶装置の主要製造工程を説明するための断面図である。
まず、図２（ａ）に示すように、シリコン基板２１上にシリコン酸化膜を堆積させて層間絶縁膜２２を形成する。
次に、層間絶縁膜２２をパターニングし、図２（ｂ）に示すように、コンタクトホール２３を形成する。
次に、図２（ｃ）に示すように、その一部が下部電極１３となるＴｉＮ膜２４を堆積させ、続いて、図２（ｄ）に示すように、シリコン酸化膜からなる層間絶縁膜２５を堆積させる。コンタクトホール２３内に堆積させたＴｉＮ膜２４は、カップ形状となる。
次に、層間絶縁膜２４及びＴｉＮ膜２３を、ＣＭＰ（Chemical Mechanical Polishing）法により、表面側から研磨する。この研磨は、図２（ｅ）に示すように、ＴｉＮ膜２３のカップ形状部分のみが残るように行う。カップ形状のＴｉＮ膜２３は、その後下部電極１３として利用される。
次に、相変化層１１となるカルコゲナイド（例えば、ＧｅＳｂＴｅ）膜２６をスパッタ法により堆積させる。カルコゲナイド膜２６が形成される面は、上述したようにＣＭＰ法により研磨された面であるので、段差がなく、安定して均一な膜厚のカルコゲナイド膜２６を形成することができる。
次に、図２（ｇ）に示すように、その一部が上部電極１２となるタングステン膜２７を形成する。
次に、フォトレジスト膜を用いた公知の選択エッチング法により、タングステン膜２７及びカルコゲナイド膜２６の一部を除去する。この選択的エッチングにより、図２（ｈ）に示すように、カルコゲナイド膜２６にテーパー形状のエッジ部、即ちテーパー部を形成する。このテーパー部は、上部電極１２が下部電極１２の上縁が形成するリングの外側に位置し、かつ、カルコゲナイド膜２６の下面がそのリングの内側に位置するように形成される。換言すると、テーパー部は、下部電極１３とカルコゲナイド膜２６とが接触する領域の上方に位置するように（その斜面が接触領域の上方に位置するように）に形成される。
最後に、図２（ｉ）に示すように、先の選択的エッチングによりタングステン膜２７及びカルコゲナイド膜２６が除去された領域に酸化膜を成膜し、カルコゲナイド膜２６のテーパー部を埋め込む。
以上のように、本実施の形態に係る半導体記憶装置では、カルコゲナイド膜２６を形成する際、下地に段差が存在しないため、均一で薄いカルコゲナイド膜２６を安定して付けることができ、相変化メモリとしての特性が安定する。
また、カルコゲナイド膜２６のエッジ部を下部電極１３の上方でテーパー形状にしたことにより、電流パスを制限できるともに、相変化が起きる領域（図１（ａ）において異なるハッチングが施された領域）を制限することができる。また、カルコゲナイド膜２６の相変化が起きる部分の体積を小さく抑えるだけでなく、上部方向への放熱も抑制することができるので、効率よくカルコゲナイド膜２６を加熱することができ、加熱用電流を低減することができる。
次に、図３を参照して他の実施の形態に係る半導体記憶装置について説明する。
図３（ａ）乃至（ｃ）は、本実施の形態における半導体記憶装置の製造工程を説明するための断面図である。
図３（ａ）は、図２（ｇ）と同じ状態を示している。即ち、タングステン膜２７の形成までは、図２の場合と同様に行われる。
次に、図３（ｂ）示すように、タングステン膜２７及びカルコゲナイト膜２６を公知の選択エッチング法により一部除去して、カルコゲナイト膜２６にテーパ部を形成する。その後、さらにカルコゲナイド膜２６のテーパー部の斜面と略同一面を形成するように下部電極１３及び層間絶縁膜２５の一部を選択的に除去する。これにより、カルコゲナイド膜２６のエッジ部をテーパー形状としたことによって不要となった下部電極の一部が除去される。
最後に、図３（ｃ）に示すように、先の選択エッチングによりタングステン膜２７、カルコゲナイト膜２６、下部電極１３及び層間絶縁膜２５が除去された領域に酸化膜３１を成膜し、テーパー部を埋め込む。
以上のように、本実施の形態では、上述した効果に加え、下部電極の不要部を除去したことにより、下部電極からの放熱を抑制し、カルコゲナイド膜２６への加熱効率をさらに高めることができる。
（ａ）は、本発明の一実施の形態に係る半導体記憶装置の縦断面図、及び（ｂ）はその平面図である。 （ａ）乃至（ｉ）は、図１の半導体記憶装置の製造工程を説明するための図である。 （ａ）乃至（ｃ）は、本発明の他の実施の形態に係る半導体記憶装置の製造工程を説明するための図である。 従来のＰＲＡＭのセル構造の一例を示す縦断面図である。
符号の説明
１１ 相変化層
１２ 上部電極
１３ 下部電極
１４ 基板
１５ ゲート電極
１６ａ，１６ｂ コンタクト
１７ グランド配線
１８ａ，１８ｂ コンタクト
１９ 層間絶縁膜
２０ 酸化膜
２１ シリコン基板
２２ 層間絶縁膜
２３ コンタクトホール
２４ ＴｉＮ膜
２５ 層間絶縁膜
２６ カルコゲナイド膜
２７ タングステン膜
３１ 酸化膜

Claims (9)

  1. 下部電極と上部電極との間に設けられた相変化層を備える半導体記憶装置において、
    前記相変化層が前記下部電極の上方に位置するテーパー部を有し、当該相変化層の最上平面の面積が当該相変化層の最下平面の面積よりも小さいことを特徴とする半導体記憶装置。
  2. 請求項１に記載された半導体記憶装置において
    前記テーパー部が、前記下部電極と前記相変化層とが接する領域の上方に位置していることを特徴とする半導体記憶装置。
  3. 請求項１又は２に記載された半導体記憶装置において、
    前記テーパー部が酸化膜で埋め込まれていることを特徴とする半導体記憶装置。
  4. 請求項１、２又は３に記載された半導体記憶装置において、
    前記相変化層のテーパー部の形状に対応させて、前記下部電極がカップ型電極の一部を切断した形状であることを特徴とする半導体記憶装置。
  5. 請求項１乃至４のいずれか一つに記載された半導体記憶装置において、
    前記相変化層がカルコゲナイドであることを特徴とする半導体記憶装置。
  6. 下部電極と上部電極との間に設けられた相変化層を備える半導体記憶装置の製造方法において、
    前記下部電極の一部が露出する絶縁膜平面を形成する工程と、
    前記絶縁膜平面上に相変化層を形成する工程と、
    前記相変化層の一部を除去し、当該相変化層に、前記下部電極の上方に位置するテーパー部を形成する工程と、
    を含むことを特徴とする半導体記憶装置の製造方法。
  7. 請求項６に記載された半導体記憶装置の製造方法において、
    前記相変化層を形成する工程の後、前記相変化層の上に前記上部電極を形成する工程をさらに含み、
    前記テーパー部を形成する工程において、前記上部電極の一部も除去することを特徴とする半導体記憶装置の製造方法。
  8. 請求項６又は７に記載された半導体記憶装置の製造方法において、
    前記テーパー部を酸化膜で埋め込む工程をさらに含むことを特徴とする半導体記憶装置の製造方法。
  9. 請求項６，７又は８に記載された半導体記憶装置の製造方法において、
    前記テーパー部を形成する工程は、前記相変化層のテーパー部の形状に対応させて、前記下部電極の一部をも除去する工程であることを特徴とする半導体記憶装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253299A (ja) * 2008-04-04 2009-10-29 Hynix Semiconductor Inc 相変化メモリ素子及びその製造方法
KR100979755B1 (ko) * 2008-03-28 2010-09-02 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법들
US8552412B2 (en) 2009-12-21 2013-10-08 Samsung Electronics Co., Ltd. Variable resistance memory device and method of forming the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100051896A1 (en) * 2008-09-02 2010-03-04 Samsung Electronics Co., Ltd. Variable resistance memory device using a channel-shaped variable resistance pattern
KR20100082604A (ko) * 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
US8012790B2 (en) * 2009-08-28 2011-09-06 International Business Machines Corporation Chemical mechanical polishing stop layer for fully amorphous phase change memory pore cell
US8283202B2 (en) 2009-08-28 2012-10-09 International Business Machines Corporation Single mask adder phase change memory element
US8283650B2 (en) * 2009-08-28 2012-10-09 International Business Machines Corporation Flat lower bottom electrode for phase change memory cell
US8233317B2 (en) * 2009-11-16 2012-07-31 International Business Machines Corporation Phase change memory device suitable for high temperature operation
US8129268B2 (en) * 2009-11-16 2012-03-06 International Business Machines Corporation Self-aligned lower bottom electrode
US7943420B1 (en) * 2009-11-25 2011-05-17 International Business Machines Corporation Single mask adder phase change memory element
KR20110103160A (ko) * 2010-03-12 2011-09-20 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9660188B2 (en) * 2014-08-28 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Phase change memory structure to reduce leakage from the heating element to the surrounding material

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158852A (ja) * 2002-11-01 2004-06-03 Samsung Electronics Co Ltd 相変換記憶素子及びその製造方法
JP2006019688A (ja) * 2004-06-30 2006-01-19 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US6015977A (en) * 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US6972430B2 (en) 2002-02-20 2005-12-06 Stmicroelectronics S.R.L. Sublithographic contact structure, phase change memory cell with optimized heater shape, and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158852A (ja) * 2002-11-01 2004-06-03 Samsung Electronics Co Ltd 相変換記憶素子及びその製造方法
JP2006019688A (ja) * 2004-06-30 2006-01-19 Hynix Semiconductor Inc 相変化記憶素子及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979755B1 (ko) * 2008-03-28 2010-09-02 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법들
US7906773B2 (en) 2008-03-28 2011-03-15 Samsung Electronics Co., Ltd. Phase change memory device
JP2009253299A (ja) * 2008-04-04 2009-10-29 Hynix Semiconductor Inc 相変化メモリ素子及びその製造方法
KR100971423B1 (ko) * 2008-04-04 2010-07-21 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조방법
US8049196B2 (en) 2008-04-04 2011-11-01 Hynix Semiconductor Inc. Phase-change memory device
US8552412B2 (en) 2009-12-21 2013-10-08 Samsung Electronics Co., Ltd. Variable resistance memory device and method of forming the same
US8962438B2 (en) 2009-12-21 2015-02-24 Samsung Electronics Co., Ltd. Variable resistance memory device and method of forming the same

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