KR100979755B1 - 상변화 메모리 소자 및 그 제조방법들 - Google Patents

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Abstract

상변화 메모리 소자 및 그 제조방법들을 제공한다. 이 반도체소자의 제조방법은 기판 상에 제1 거리만큼 서로 이격된 제1 및 제2 홀들을 갖는 절연막을 형성하는 것을 포함한다. 상기 제1 홀 내에 제1 상부면 및 제2 상부면을 갖는 제1 전극을 구비하는 제1 전극 구조체를 형성함과 아울러, 상기 제2 홀 내에 제3 상부면 및 제4 상부면을 갖는 제2 전극을 구비하는 제2 전극 구조체를 형성한다. 여기서, 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들은 서로 동일한 레벨에 위치하고, 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들은 서로 동일한 레벨에 위치한다. 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 제1 상변화 물질 패턴을 형성함과 아울러, 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 제2 상변화 물질 패턴을 형성한다. 여기서, 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 상기 제1 상변화 물질 패턴의 부분과 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 상기 제2 상변화 물질 패턴의 부분은 상기 제1 거리보다 큰 제2 거리만큼 이격될 수 있다.

Description

상변화 메모리 소자 및 그 제조방법들{Phase change memory device and methods of fabricating the same}
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 특히 리셋 전류를 감소시킬 수 있는 상변화 메모리 소자의 구조 및 그 제조방법에 관한 것이다.
비휘발성 기억 특성을 가지며 집적도 향상에 효율적인 구조를 갖는 새로운 기억 소자를 개발하기 위한 많은 연구가 진행되고 있으며, 이에 따라 나타난 대표적인 것으로 상변화 메모리 소자가 있다. 상기 상변화 메모리 소자의 단위 셀은 액세스(access) 소자 및 상기 액세스 소자에 직렬 연결된(serially connected) 정보 저장 요소(data storage element)를 포함한다. 상기 정보 저장 요소는 상기 액세스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 상기 상변화 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state)와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막으로 정의할 수 있다.
상기 하부전극을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화 물질 막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 발생할 수 있다. 이러한 주울 열은 상기 상변화 물질막의 일부분 (이하에서는 '전이영역'이라 한다.) 을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상기 전이영역의 비저항은 상기 결정질 상태를 갖는 상기 전이영역의 비저항 보다 높다. 따라서 읽기 모드에서 상기 전이영역을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 메모리 소자의 상기 상변화 물질막에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별할 수 있다. 상변화 메모리 셀의 동작 구현에 있어서, 리셋 동작은 상변화 물질의 융점 이상의 가열을 필요로 하므로, 리셋 동작에 큰 전력이 소모된다. 따라서, 주울 열(joule heat)이 발생되는 상기 상변화 물질막 및 상기 하부전극 사이의 계면 면적을 축소하여 리셋 동작 시 인가되는 리셋 전류(reset current)를 감소시키려는 연구가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 리셋 전류(reset current)를 최소화시키기에 적합한 상변화 메모리 소자의 구조 및 그 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 하부 전극의 일부분을 덮는 상변화 물질 패턴을 구비한 반도체소자를 제공한다. 이 소자는 기판 상의 절연막 내에 제공되며 제1 상부면 및 제2 상부면을 갖는 제1 전극을 포함한다. 상기 절연막 내에 상기 제1 전극과 제1 거리만큼 이격된 제2 전극이 제공된다. 이 경우에, 상기 제2 전극은 상기 제1 상부면과 동일한 레벨에 위치하는 제3 상부면 및 상기 제2 상부면과 동일한 레벨에 위치하는 제4 상부면을 갖는다. 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 제1 상변화 물질 패턴 및 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 제2 상변화 물질 패턴이 제공된다. 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 상기 제1 상변화 물질 패턴의 부분과 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 상기 제2 상변화 물질 패턴의 부분은 상기 제1 거리보다 큰 제2 거리만큼 이격된다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들은 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들보다 높은 레벨에 위치할 수 있다.
더 나아가, 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 덮는 격 리 패턴; 및 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들 중 상기 제1 및 제2 상변화 물질 패턴들에 의해 덮인 부분을 제외한 부분을 덮는 몰딩 패턴을 더 포함할 수 있다.
또한, 상기 격리 패턴의 상부면은 상기 절연막의 상부면과 동일한 레벨에 위치할 수 있다.
또한, 상기 제1 및 제2 상변화 물질 패턴들의 측벽들은 상기 몰딩 및 격리 패턴들에 의해 둘러싸일 수 있다.
또한, 상기 몰딩 패턴 및 상기 격리 패턴은 서로 동일한 레벨에 위치하는 상부면들을 가질 수 있다.
또한, 상기 제1 및 제2 상변화 물질 패턴들의 측벽들은 상기 몰딩 패턴에 의해 둘러싸일 수 있다.
다른 실시예에서, 상기 제1 및 제2 상부면들은 상기 제3 및 제4 상부면들과 같은 레벨에 위치할 수 있다. 더 나아거, 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 덮는 격리 패턴; 및 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들 중 상기 제1 및 제2 상변화 물질 패턴들에 의해 덮인 부분을 제외한 부분을 덮는 몰딩 패턴을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 상변화 물질 패턴들은 각각 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들의 가운데 부분들을 가로지를 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들의 각각은, 평면도로 보았을 때, 일정한 두께를 갖는 라인 모양을 포함하거나, 일정한 두께를 갖는 곡선(curved) 모양을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 전극들의 각각은 판(plate) 형상의 바닥부(bottom portion); 및 상기 바닥부의 적어도 일부분으로부터 돌출한 몸체를 포함할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 전극들의 각각은 판(plate) 형상의 바닥부(bottom portion); 및 상기 바닥부의 가장자리부분으로부터 돌출한 몸체를 포함할 수 있다.
또 다른 실시예에서, 상기 기판 상의 제1 및 제2 셀 다이오드들을 더 포함하되, 상기 제1 셀 다이오드는 상기 제1 전극보다 낮은 레벨에 위치하며 상기 제1 전극의 바닥영역과 자기정렬되고, 상기 제2 셀 다이오드는 상기 제2 전극보다 낮은 레벨에 위치하며 상기 제2 전극의 바닥영역과 자기정렬될 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 상변화 물질 패턴들 상에 각각 형성된 평탄화된 버퍼 패턴 및 상기 평탄화된 버퍼 패턴 상의 도전성 패턴을 더 포함할 수있다. 상기 제1 및 제2 상변화 물질 패턴들의 각각은 상부면에서 함몰된 영역을 가질 수 있다. 더 나아가, 상기 제1 및 제2 상변화 물질 패턴들의 각각은 상기 도전성 패턴과 자기정렬될 수 있다.
본 발명의 다른 양태에 따르면, 서로 다른 상부면들을 갖는 전극을 구비한 반도체소자를 제공한다. 이 반도체소자는 기판 상에 제공되며 서로 다른 레벨에 위치하는 제1 및 제2 상부면들을 갖는 전극을 포함한다. 상기 전극의 상기 제1 및 제2 상부면들 중 어느 하나의 상부면의 일부분을 덮는 상변화 물질 패턴이 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 상부면은 상기 제2 상부면보다 높은 레벨에 위치할 수 있다.
다른 실시예에서, 상기 전극의 상기 제1 및 제2 상부면들 중 상기 상변화 물질 패턴에 의해 덮인 부분을 제외한 나머지 상부면은 절연물질에 의해 덮일 수 있다.
또 다른 실시예에서, 상기 상변화 물질 패턴 상의 평탄화된 버퍼 패턴 및 상기 평탄화된 버퍼 패턴 상의 도전성 패턴을 더 포함하되, 상기 도전성 패턴은 상기 상변화 물질 패턴과 자기정렬되고, 상기 상변화 물질 패턴은 상부면에서 함몰된 영역을 가질 수 있다.
본 발명의 또 양태에 따르면, 하부 전극의 일부분을 덮는 상변화 물질 패턴을 구비하는 반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 제1 거리만큼 서로 이격된 제1 및 제2 홀들을 갖는 절연막을 형성하는 것을 포함한다. 상기 제1 홀 내에 제1 상부면 및 제2 상부면을 갖는 제1 전극을 구비하는 제1 전극 구조체를 형성함과 아울러, 상기 제2 홀 내에 제3 상부면 및 제4 상부면을 갖는 제2 전극을 구비하는 제2 전극 구조체를 형성한다. 여기서, 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들은 서로 동일한 레벨에 위치하고, 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들은 서로 동일한 레벨에 위치한다. 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 제1 상변화 물질 패턴을 형성함과 아울러, 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 제2 상변화 물질 패턴을 형성한다. 여기서, 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 상기 제1 상변화 물질 패 턴의 부분과 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 상기 제2 상변화 물질 패턴의 부분은 상기 제1 거리보다 큰 제2 거리만큼 이격될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 상변화 물질 패턴들을 형성하기 전에, 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 덮는 격리 패턴을 형성하고, 상기 제1 전극의 상기 제1 상부면의 가운데 부분 및 상기 제2 전극의 상기 제3 상부면의 가운데 부분을 각각 가로지르는 개구부들을 갖는 몰딩 패턴을 형성하는 것을 더 포함할 수 있다.
한편, 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들을 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 식각하고, 상기 마스크 패턴을 제거하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 제1 및 제2 전극 구조체들를 형성하는 것은 상기 절연막을 갖는 기판 상에 전극 물질막을 형성하고, 상기 전극 물질막 상에 상기 제1 및 제2 홀들을 채우는 내부 물질막을 형성하고, 상기 절연막이 노출될 때까지 상기 내부 물질막 및 상기 전극 물질막을 평탄화하여 상기 제1 및 제2 홀들 내에 내부 패턴들을 형성함과 아울러 내부 패턴들의 측벽들 및 바닥면들을 감싸는 전극들을 형성하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 상변화 물질 패턴들 상에 각각 차례로 적층된 평탄화된 버퍼 패턴 및 도전성 패턴을 형성하는 것을 더 포함할 수 있다. 여기서, 상기 제1 및 제2 상변화 물질 패턴들, 상기 평탄화된 버퍼 패턴들 및 상기 도전성 패턴들을 형성하는 것은 상기 제1 및 제2 전극 구조체들을 갖는 기판 상에 상부면에서 함몰된 영역들을 갖는 상변화 물질막을 형성하되, 상기 함몰된 영역들은 상기 제1 및 제2 전극 구조체들 상에 위치하고, 상기 상변화 물질막을 갖는 기판 상에 버퍼막을 형성하고, 상기 버퍼막을 평탄화하고, 상기 평탄화된 버퍼막 상에 도전막을 형성하고, 상기 도전막, 상기 평탄화된 버퍼막 및 상기 상변화 물질막을 패터닝하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 상변화 물질막 및 상기 하부전극 사이의 계면 면적을 최소화할 수 있는 상변화 메모리 소자의 셀 구조를 제공한다. 따라서, 상변화 메모리 소자의 리셋 전류를 최소화할 수 있다. 또한, 상변화 물질막 및 하부전극들의 계면들 사이의 이격거리를 최대한 크게 할 수 있으므로, 상변화 메모리 셀들 사이의 열적 교란(disturbance) 현상을 감소시킬 수 있게 된다. 즉, 상변화 메모리 소자가 동작하면서 하나의 셀에서 발생하는 열이 인접한 다른 셀에 영향을 미치는 것을 최소화할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께 는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이고, 도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이고, 도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이고, 도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이고, 도 6은 본 발명의 실시예들에 따른 전극을 설명하기 위해 나타낸 평면도이다. 도 2a 내지 도 2f, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 내지 도 5c에서, 참조부호 "A"는 도 1의 I-I′선을 따라 취해진 영역이고, 참조부호 "B"는 도 1의 II-II′선을 따라 취해진 영역이다.
우선, 도 1 및 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체소자를 설명하기로 한다.
도 1 및 도 2f를 참조하면, 제1 도전형의 반도체기판(1)의 소정 영역 내에 복수개의 활성영역들(5a)을 한정하는 소자분리막(5)이 제공될 수 있다. 상기 활성영역들(5a)은 실질적으로 평행하도록 한정될 수 있다. 상기 활성영역들(5a) 내에 상기 제1 도전형과 다른 제2 도전형의 제1 불순물 영역들(10)이 제공될 수 있다. 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형 일 수 있다. 이와는 달리, 상기 제1 및 제2 도전형은 각각 N형 및 P형 일 수 있다. 상기 제1 불순물 영역들(10)은 워드라인으로 정의할 수 있다.
상기 제1 불순물 영역들(10)을 갖는 반도체기판 상에 상기 제1 불순물 영역들(10)의 소정 영역들을 노출시키는 복수개의 홀들(17a)을 갖는 증간절연막(17)이 제공될 수 있다. 상기 제1 불순물 영역들(10) 중 선택된 하나의 불순물 영역 상에 위치하며 서로 인접한 홀들(17a)은 제1 거리(W1)만큼 이격될 수 있다. 그리고, 서로 이격된 불순물 영역들(10) 상에 각각 위치하며 서로 인접하는 홀들(17a)은 제3 거리(L1)만큼 이격될 수 있다. 상기 홀들(17a)의 각각은, 평면도로 보았을 때, 원형일 수 있다. 그러나, 상기 홀들(17a)의 형상은 원형에 한정되지 않는다. 예를 들어, 상기 홀들(17a)의 각각은, 평면도로 보았을 때, 사각형일 수도 있다.
상기 홀들(17a)을 부분적으로 채우는 반도체 패턴들(25)이 제공될 수 있다. 상기 반도체 패턴들(25) 내에 차례로 적층된 제2 불순물 영역들(20) 및 제3 불순물 영역들(23)이 제공될 수 있다. 상기 제3 불순물 영역(23)은 상기 제1 도전형일 수 있다. 상기 제2 불순물 영역들(20)은 상기 제2 도전형이며 상기 제1 불순물 영역들(10)보다 낮은 불순물 농도를 가질 수 있다. 따라서, 상기 제2 불순물 영역들(20) 및 제3 불순물 영역들(23)은 셀 다이오드를 구성할 수 있으며, 상기 제1 불순물 영역들(10)은 워드라인 역할을 할 수 있다. 한편, 상기 제2 불순물 영역들(20) 및 상기 제3 불순물 영역들(23)이 서로 동일한 도전형, 예를 들어 상기 제1 도전형을 가질 수 있다. 이 경우에는 상기 제1 불순물 영역들(10) 및 상기 제2 불순물 영역들(20)이 셀 다이오드를 구성할 수 있다.
상기 제3 불순물 영역들(23) 상에 다이오드 전극들(25)이 제공될 수 있다. 상기 다이오드 전극들(25)은 상기 제3 불순물 영역들(23)과 저항성 접촉(ohmic contact)을 형성하는 금속 실리사이드막을 포함할 수 있다. 예를 들어, 상기 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막 및 타이타늄 실리사이드막 중 적어도 하나를 포함할 수 있다. 상기 다이오드 전극들(25) 상에 도전성 버퍼막들(30)이 제공될 수 있다. 상기 도전성 버퍼막들(30)은 텅스텐과 같은 금속물질을 포함할 수 있다. 상기 도전성 버퍼막들(30)은 메모리 소자의 동작시에 이후에 언급할 하부 전극들 및 상변화 물질 패턴들에서 발생하는 열에 의하여 상기 다이오드 전극들(25)이 열화되는 것을 방지할 수 있다.
상기 홀들(17a) 내에 하부 전극 구조체들(37)이 제공될 수 있다. 상기 하부 전극 구조체들(37)의 각각은 내부 절연 패턴(35) 및 상기 내부 절연 패턴(35)의 측벽 및 바닥면을 덮는 하부 전극들(34′)을 포함할 수 있다. 상기 하부 전극들(34′)은 상부면의 적어도 일부분이 상기 층간절연막(17)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 그리고, 상기 하부 전극들(34′)의 각각은 판(plate) 형상의 전극 바닥부(bottom potion; 33a) 및 상기 전극 바닥부(33a)의 적어도 일부분으로부터 돌출한 전극 몸체(33b)를 포함할 수 있다. 상기 전극 몸체(33b)는 상기 전극 바닥부(33a)의 가장자리부분으로부터 돌출할 수 있다. 상기 하부 전극들(34′)의 바닥영역들, 즉 상기 전극 바닥부들(33a)은 상기 반도체 패턴들(25)과 수직 방향으로 자기정렬될 수 있다. 즉, 상기 반도체 패턴들(25), 상기 다이오드 전극들(25), 상기 버퍼 도전막들(30) 및 상기 하부 전극들(34′)의 상기 전극 바닥부들(33a)은 수직 방향으로 자기정렬될 수 있다.
상기 하부 전극들(34′) 사이의 이격거리는 상기 홀들(17a) 사이의 이격거리와 같을 수 있다. 즉, 상기 제1 불순물 영역들(10) 중 선택된 하나의 불순물 영역 상에 위치하며 서로 인접한 상기 하부 전극들(34′)은 상기 제1 거리(W1)만큼 이격될 수 있다. 그리고, 서로 이격된 불순물 영역들(10) 상에 각각 위치하며 서로 인접하는 하부 전극들(34′)은 상기 제3 거리(L1)만큼 이격될 수 있다.
본 발명의 실시예에서, 상기 하부 전극들(34′) 각각의 상기 전극 몸체(33b)는 서로 다른 레벨에 위치하는 상부면들을 가질 수 있다. 예를 들어, 상기 하부 전극들(34′) 중 선택된 제1 전극(34a)은 제1 상부면(S1) 및 상기 제1 상부면(S1)보다 낮은 레벨에 위치하는 제2 상부면(S2)을 포함할 수 있다. 그리고, 상기 하부 전극들(34′) 중 상기 제1 전극(34a)에 인접하는 제2 전극(34b)은 제3 상부면(S3) 및 상기 제3 상부면(S3)보다 낮은 레벨에 위치하는 제4 상부면(S4)을 포함할 수 있다. 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)은 상기 제1 및 제2 전극들(34a, 34b)의 상기 제2 및 제4 상부면들(S2, S4) 보다 높은 레벨에 위치할 수 있다. 그리고, 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)은 상기 층간절연막(17)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 홀들(17a)이, 평면도로 보았을 때, 원형인 경우에, 상기 하부 전극 들(34′)의 각각은 일정한 두께를 갖는 곡선(curved) 모양을 포함할 수 있다. 즉, 상기 하부 전극들(34′)의 바닥영역들, 즉 전극 바닥부들(33a)이 원형인 경우에, 상기 하부 전극들(34′)의 전극 몸체들(33b)의 각각은 일정한 두께를 갖는 곡선(curved) 모양을 포함할 수 있다.
다른 실시예에서, 상기 홀들(17a)의 각각은, 평면도로 보았을 때, 사각형일 수도 있다. 따라서, 도 6에 도시된 바와 같이, 전극 바닥부들(33a)이 사각형의 모양인 하부 전극들(36)이 제공될 수도 있다. 즉, 도 6에 도시된 바와 같이 일정한 두께의 라인 부분을 포함하는 하부 전극들(36)이 제공될 수 있다.
본 발명에서, 도 6에서와 같은 사각형 모양의 하부 전극들(36)과 원형 모양의 하부 전극들(34′)은 상부면의 일부분에서 일정한 두께의 곡선 또는 일정한 두께의 직선인 것만 서로 다를 뿐, 그 이외에는 서로 동일하다. 따라서, 사각형 모양의 하부 전극들(36)에 대한 자세한 설명은 생략하기로 한다.
상기 제1 및 제2 전극들(34a, 34b)의 상기 제2 및 제4 상부면들(S2, S4)을 덮는 격리 패턴(45)이 제공될 수 있다. 상기 격리 패턴(45)은 상기 제1 및 제2 전극들(34a, 34b)의 상기 제2 및 제4 상부면들(S2, S4)을 덮으며 상기 내부 절연 패턴(35) 및 상기 층간절연막(17)으로 연장될 수 있다. 그리고, 상기 격리 패턴(45)은 라인 형상일 수 있다. 상기 격리 패턴(45)은 상기 불순물 영역들(10)과 평행한 방향성을 갖는 라인 형상일 수 있다. 이 경우에, 라인 형상의 상기 격리 패턴(45)은, 도 1에 도시된 바와 같이, 상기 불순물 영역들(10)과 부분적으로 중첩할 수 있다. 한편, 상기 격리 패턴(45)은 상기 층간절연막(17)의 상부면과 실질적으로 동일 한 레벨에 위치하는 상부면을 가질 수 있다.
상기 제1 전극(34a)의 상기 제1 상부면(S1)의 일부분을 덮는 제1 정보저장패턴(first data storage pattern) 및 상기 제2 전극(34b)의 상기 제3 상부면(S3)의 일부분을 덮는 제2 정보저장패턴(second data storage pattern)을 포함하는 정보저장패턴들(55)이 제공될 수 있다. 상기 정보저장패턴들(55) 중 상기 제1 정보저장패턴은 상기 제1 전극(34a)의 상기 제1 상부면(S1)의 가운데 부분을 가로지르고, 상기 제2 정보저장패턴은 상기 제2 전극(34b)의 상기 제3 상부면(S3)의 가운데 부분을 가로지르도록 배치될 수 있다.
상기 제1 및 제2 전극들(34a, 34b)은 상기 제1 거리(W1)만큼 이격되고, 상기 제1 정보저장패턴이 상기 제1 전극(34a)의 상기 제1 상부면(S1)의 일부분을 덮는 부분과 상기 제2 정보저장패턴이 상기 제2 전극(34b)의 상기 제3 상부면(S3)의 일부분을 덮는 부분은 상기 제1 거리(W1)보다 큰 제2 거리(W2) 만큼 이격될 수 있다.
상기 정보저장패턴들(55)은 상변화 물질패턴을 포함할 수 있다. 상기 상변화 물질패턴은 칼코게나이드막(chalcogenide layer)을 포함할 수 있다. 상기 상변화 물질 패턴은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 하나 또는 둘 이상의 화합물을 포함하는 상변화 물질을 포함할 수 있다.
상기 정보저장패턴들(55)은 상기 제1 불순물 영역들(10)과 교차하는 방향성을 갖는 라인형(line-type)일 수 있다. 이와는 달리, 상기 정보저장패턴들(55)은 고립형(island-type)일 수도 있다. 상기 정보저장패턴들(55) 중 상기 제1 및 제2 정보저장패턴들은 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)의 일부분들을 덮는 부분에서 저항변화영역, 예를 들어 상변화 영역을 가질 수 있다.
상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3) 중 상기 정보저장패턴들(55)에 의해 덮이지 않은 부분들을 덮는 몰딩 패턴(50)이 제공될 수 있다. 상기 몰딩 패턴들(50)의 각각은 상기 제1 불순물 영역들(10)과 교차하는 방향성을 갖는 라인 형상일 수 있다. 예를 들어, 상기 전극들(34′) 중 선택된 하나의 상기 제1 전극(34a)에서, 상기 제1 상부면(S1)의 가운데 부분은 상기 정보 저장 패턴들(55) 중 상기 제1 정보 저장패턴에 의해 덮이고, 상기 제1 상부면(S1)의 양쪽 끝부분들은 상기 몰딩 패턴들(50)에 의해 덮일 수 있다.
본 발명의 실시예에서, 상기 제1 및 제2 전극들(34a, 34b)의 상기 제2 및 제4 상부면들(S2, S4)은 상기 격리 패턴(45)에 의해 덮일 수 있고, 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)은 상기 정보 저장 패턴들(55) 및 상기 몰딩 패턴(50)에 의해 덮일 수 있다. 따라서, 주울 열(joule heat)이 발생되는 상기 정보 저장 패턴들(55)과 상기 하부 전극들(34′) 사이의 계면 면적을 최소화할 수 있기 때문에, 리셋 동작 시 인가되는 전류를 최소화시킬 수 있다.
한편, 상기 제1 및 제2 전극들(34a, 34b)은 상기 제1 거리(W1)만큼 이격되고, 상기 제1 정보저장패턴이 상기 제1 전극(34a)의 상기 제1 상부면(S1)의 일부분을 덮는 부분과 상기 제2 정보저장패턴이 상기 제2 전극(34b)의 상기 제3 상부 면(S3)의 일부분을 덮는 부분은 상기 제1 거리(W1)보다 큰 제2 거리(W2) 만큼 이격될 수 있다. 따라서, 상변화 메모리 소자에서, 하부 전극들(34′) 및 상기 상변화 물질 패턴들(55)이 접하는 부분들 사이의 이격거리는 하부 전극들(34′) 사이의 이격거리보다 클 수 있다.
또한, 상기 정보저장패턴들, 즉 상변화 물질 패턴들(55)이 라인형인 경우에, 하나의 상변화 물질 패턴은 복수개의 하부 전극들(34′)과 중첩할 수 있다. 즉, 상기 하나의 상변화 물질 패턴(55)을 공유하는 상기 하부 전극들(34′)은 상기 제3거리(L1) 만큼 이격될 수 있고, 상기 하부 전극들(34′) 및 상변화 물질 패턴들(55)이 접하는 부분들은 상기 제3 거리(L1)보다 큰 제4 거리(L2)만큼 이격될 수 있다. 따라서, 상변화가 일어나는 부분들 사이의 이격거리를 최대한 크게 할 수 있으므로, 상변화 메모리 셀들 사이의 열적 교란(disturbance) 현상을 감소시킬 수 있게 된다. 즉, 상변화 메모리 소자가 동작하면서 하나의 셀에서 발생하는 열이 인접한 다른 셀에 영향을 미치는 것을 최소화할 수 있다.
한편, 상기 정보 저장 패턴들(55)의 각각은 상부면에서 함몰된 영역을 가질 수 있다. 상기 정보 저장 패턴들(55) 상에 평탄화된 버퍼 패턴들(57)이 제공될 수 있다. 상기 평탄화된 버퍼 패턴들(57)은 도전성 물질을 포함할 수 있다. 그리고, 상기 평탄화된 버퍼 패턴들(57)은 적어도 상기 정보 저장 패턴들(57)의 상기 함몰된 영역들을 채울 수 있다.상기 평탄화된 버퍼 패턴들(57) 상에 도전성 패턴들(60)이 제공될 수 있다. 상기 도전성 패턴들(60)과 상기 정보 저장 패턴들(55)은 자기정렬될 수 있다. 상기 평탄화된 버퍼 패턴들(57) 및 상기 도전성 패턴들(60)은 상 부전극을 구성할 수 있다.
상기 정보저장패턴들(55), 상기 평탄화된 버퍼 패턴들(57) 및 상기 도전성 패턴들(60)의 측벽들 상에 절연성 스페이서(63)가 제공될 수 있다. 상기 도전성 패턴들(60) 상에 전극 플러그들(70)이 제공될 수 있다. 상기 정보저장패턴들(55)이 라인 형상인 경우에, 상기 도전성 패턴들(60) 및 상기 전극 플러그들(70) 또한 라인 형상일 수 있다. 차례로 적층된 상기 정보저장패턴들(55), 상기 도전성 패턴들(60) 및 상기 전극 플러그들(70) 사이의 공간을 채우는 금속간 절연막(70)이 제공될 수 있다. 상기 전극 플러그들(70) 상에 도전성 라인들(75)이 제공될 수 있다. 상기 도전성 라인들(75)은 상기 불순물 영역들(10)과 교차하는 방향성을 갖는 라인 형상일 수 있다. 그리고, 상기 정보저장패턴들(55)이 라인 형상인 경우에, 상기 도전성 라인들(75)은 상기 정보저장패턴들(55)과 동일한 방향성을 가지며 중첩하는 라인 형상일 수 있다. 메모리 소자에서, 상기 불순물 영역들(10)은 워드라인으로 정의하고, 상기 도전성 라인들(75)은 비트라인으로 정의하고, 상기 전극 플러그들(70)은 비트라인 플러그로 정의할 수 있다.
다른 실시예에서, 상기 층간절연막(17)은 차례로 적층된 하부 층간절연막(13) 및 상부 층간절연막(15)을 포함할 수 있다. 상기 반도체기판(1) 내에 상기 불순물 영역들(10)이 배치되고, 상기 하부 층간절연막(13) 내에 스위칭 소자로써의 상기 셀 다이오드들이 배치되고, 상기 상부 층간절연막(15) 내에 상기 하부 전극들(34′)이 제공될 수 있다. 이와는 달리, 상기 하부 층간절연막(13) 내에 스위칭 소자로써 모스 트랜지스터들 및 상기 모스 트랜지스터들의 게이트 전극들과 전기적 으로 연결된 워드라인들이 배치되고, 상기 상부 층간절연막(15) 내에 상기 모스 트랜지스터들의 소스/드레인 영역들 중 하나와 전기적으로 연결된 하부 전극들(34′)이 배치될 수 있다.
본 발명은 반도체소자의 구조에 대하여 도 2f를 참조하여 설명한 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 이하에서, 상술한 실시예에서 다른 형태로 구체화된 예시적인 실시예들을 도 3b, 도 4b 및 도 5c를 참조하여 설명하기로 한다.
본 발명의 다른 실시예에서, 도 2f에 도시된 상기 하부 전극들(34′) 및 상기 격리 패턴들(45)은 각각 도 3b에 도시된 것과 같은 하부 전극들(34) 및 격리 패턴들(250)로 변형될 수 있다. 보다 구체적으로, 도 3b에 도시된 바와 같이 하부 전극들(34)의 각각은, 도 2f에서와 달리, 상부면들이 일정한 레벨에 위치할 수 있다. 그리고, 도 3b에 도시된 바와 같이 격리 패턴들(250)은, 도 2f에서와 달리, 상기 층간절연막(17) 보다 높은 레벨에 위치할 수 있다. 도 2f에서의 격리 패턴들(45) 및 도 3b에서의 격리 패턴들(250)은 공통적으로 상기 하부 전극들(34′, 34)의 상부면의 일부분을 덮고 있다. 도 3b에서의 정보저장패턴들(255)은 도 2f에서의 정보저장패턴들(55)과 같이 라인형(line-type)일 수 있다. 그러나, 상기 정보저장패턴들(255)의 형상은 라인형에 한정되지 않는다. 예를 들어, 상기 정보저장패턴들(255)은 측벽들 전체가 상기 몰딩 및 격리 패턴들(150, 250)에 의해 측벽들이 둘러싸인 고립형(island-type)이거나, 또는 상기 정보 저장 패턴들(255)은 측벽 일부 분이 상기 몰딩 및 격리 패턴들(150, 250)에 의해 둘러싸인 고립형일 수 있다. 상기 정보 저장 패턴들(255)의 각각은 상부면에서 함몰된 영역을 가질 수 있다. 상기 정보 저장 패턴들(255) 상에 평탄화된 버퍼 패턴들(257) 및 도전성 패턴들(260)이 차례로 적층될 수 있다. 상기 정보 저장 패턴들(255) 및 상기 도전성 패턴들(260)은 자기정렬 될 수 있다. 한편, 상기 도전성 패턴들(260)이 라인 형상인 경우에, 도 2f에서의 비트라인과 달리 도 3b의 실시예에서의 비트라인(270)은 상기 도전성 패턴들(260)과 자기정렬되도록 배치될 수 있다.
또 다른 실시예에서, 도 2f에 도시된 상기 정보 저장 패턴들(55)은 도 4b에서와 같은 정보 저장 패턴들(355)로 변형될 수 있고, 도 2f에서의 상기 몰딩 패턴들(50)은 도 4b에서와 같은 몰딩 패턴들(350)로 변형될 수 있다. 좀더 구체적으로, 도 4b에서의 변형된 몰딩 패턴들(350)은 도 2f에서의 몰딩 패턴들(50)과 동일한 위치에 배치되지만, 도 2f에서와 달리, 정보 저장 패턴들(355)의 측벽들을 전부 둘러쌀 수 있다. 즉, 도 4b에서의 정보 저장패턴들(355)은 라인 형태의 다마신 구조(damascene structure)로 배치될 수 있다. 그리고, 상기 정보 저장패턴들(355)은 위에서 아래 방향으로 갈수록 폭이 좁아지는 형상일 수 있다.
또 다른 실시예에서, 도 2f에 도시된 상기 격리 패턴들(45), 몰딩 패턴들(50) 및 정보 저장 패턴들(55)은 각각 도 5c에서와 같은 격리 패턴들(445), 몰딩 패턴들(440) 및 정보 저장 패턴들(455)로 변형될 수 있다. 보다 구체적으로, 도 5c에 도시된 바와 같이, 변형된 격리 패턴들(45)은, 도 2f에 도시된 격리패턴들(45) 보다 높은 레벨에 위치하는 상부면들을 가질 수 있다. 따라서, 도 5c의 격리 패턴 들(45)은 상기 하부 전극들(34′) 보다 높은 레벨에 위치하는 상부면을 가질 수 있다. 또한, 도 5c에 도시된 바와 같이, 변형된 몰딩 패턴들(440)은 변형된 격리 패턴들(445) 사이에 위치하며 서로 이격될 수 있다. 그리고, 상기 변형된 몰딩 패턴들(440)은 상기 변형된 격리 패턴들(445)의 상부면들과 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수 있다. 또한, 도 5c에서의 변형된 정보 저장 패턴들(455)은 상기 변형된 격리 패턴들(445) 사이에 위치함과 아울러 상기 변형된 몰딩 패턴들(440) 사이에 위치하는 공간에 배치될 수 있다. 즉, 도 5c에서의 상기 변형된 정보 저장 패턴들(455)의 각각은 상기 변형된 격리 패턴들(445) 및 상기 변형된 몰딩 패턴들(440)에 의해 측벽들이 둘러싸인 고립형(island-type)으로 제공될 수 있다.
다음으로, 도 1, 도 2a 내지 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2a를 참조하면, 제1 도전형의 반도체기판(1)을 준비한다. 상기 반도체기판(1)의 소정 영역 내에 복수개의 활성영역들(5a)을 한정하는 소자 분리막(5)을 형성할 수 있다. 상기 소자 분리막(5)은 얕은 트렌치 소자분리(shallow trench isolation) 기술을 이용하여 형성할 수 있다. 상기 활성영역들(5a)은 실질적으로 평행하도록 한정될 수 있다. 상기 활성영역들(5a) 내에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 제1 불순물 영역들(10)을 형성할 수 있다. 결과적으로, 상기 소자 분리막(5)은 상기 제2 도전형의 제1 불순물 영역들(10)을 서로 전기적으로 격리시키는 역할을 한다. 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형 일 수 있다. 이와는 달리, 상기 제1 및 제2 도전형은 각각 N형 및 P형 일 수 있다. 상기 제1 불순물 영역들(10)은 메모리 소자의 워드라인을 구성할 수 있다.
상기 제1 불순물 영역들(10)을 갖는 반도체기판의 전면 상에 증간절연막(17)을 형성할 수 있다. 상기 층간 절연막(10)은 실리콘 산화막으로 형성할 수 있다. 상기 층간 절연막(10)을 패터닝하여 상기 제1 불순물 영역들(10)의 소정 영역들을 노출시키는 복수개의 홀들(17a)을 형성할 수 있다. 상기 홀들(17a)은, 평면도로 보았을 때, 원형일 수 있다. 그러나, 상기 홀들(17a)의 형상은 원형에 한정되지 않는다. 예를 들어, 상기 홀들(17a)은, 평면도로 보았을 때, 사각형일 수도 있다.
상기 제1 불순물 영역들(10) 중 선택된 하나의 불순물 영역 상에 위치하며 서로 인접한 홀들(17a)은 제1 거리(W1)만큼 이격될 수 있다. 그리고, 서로 이격된 불순물 영역들(10) 상에 각각 위치하며 서로 인접하는 홀들(17a)은 제3 거리(L1)만큼 이격될 수 있다. 즉, 상기 불순물 영역들(10)과 평행한 방향으로 배열된 홀들(17a)은 제1 거리(W1) 만큼 이격되고, 상기 불순물 영역들(10)과 교차하는 방향으로 배열된 홀들(17a)은 제3 거리(L1)만큼 이격될 수 있다.
상기 홀들(17a)을 부분적으로 채우는 반도체 패턴들(25)을 형성할 수 있다. 상기 반도체 패턴들(25)은 상기 홀들(17a)에 의하여 노출된 상기 제1 불순물 영역들(10)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 따라서, 상기 제1 불순물 영역들(10)이 단결정 반도체 구조를 갖는 경우에, 상기 반도체 패턴들(25) 역시 단결정 반도체 구조를 갖도록 형성될 수 있다. 상기 선택적 에피택시얼 성장 기술이 실리콘 소스 가스를 사용하여 진행되는 경우에, 상기 반도체 패턴들(25)은 실리콘막일 수 있다. 이와는 달리, 상기 반도체 패턴들(25)은 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 형성할 수 있다.
상기 반도체 패턴들(25) 내에 차례로 적층된 제2 불순물 영역(20) 및 제3 불순물 영역(23)을 형성할 수 있다. 좀더 구체적으로, 상기 반도체 패턴들(25) 내에 상기 제2 도전형의 불순물 이온들을 주입하여 상기 제2 불순물 영역(20)을 형성하고, 상기 제1 도전형을 불순물 이온들을 주입하여 상기 제3 불순물 영역(23)을 형성할 수 있다. 여기서, 상기 제2 불순물 영역(20)은 상기 제1 불순물 영역(10)보다 낮은 불순물 농도를 가질 수 있다. 따라서, 상기 제2 불순물 영역(20) 및 제3 불순물 영역(23)은 셀 다이오드를 구성할 수 있으며, 상기 제1 불순물 영역(10)은 워드라인 역할을 할 수 있다. 한편, 상기 제2 불순물 영역(20) 및 상기 제3 불순물 영역(23)이 서로 동일한 도전형, 예를 들어 상기 제1 도전형을 가질 수 있다. 이 경우에는 상기 제1 불순물 영역(10) 및 상기 제2 불순물 영역(20)이 셀 다이오드를 구성할 수도 있다.
도 1 및 도 2b를 참조하면, 상기 반도체 패턴들(25) 상에 셀 다이오드 전극들(25)을 형성할 수 있다. 상기 셀 다이오드 전극들(25)은 상기 반도체 패턴들(25)의 상기 제3 불순물 영역들(23)과 저항성 접촉(ohmic contact)을 형성할 수 있다. 예를 들어, 상기 셀 다이오드 전극들(25)은 코발트 실리사이드막, 니켈 실리사이 드막 또는 타이타늄 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 상기 금속 실리사이드막들(25)은 상기 홀들(17a) 내에 형성될 수 있다. 상기 금속 실리사이드막들(25) 상에 텅스텐과 같은 금속물질을 포함하는 도전성 버퍼막들(30)을 형성할 수 있다. 상기 도전성 버퍼막들(30)은 상기 홀들(17a) 내에 형성될 수 있다.
도 1 및 도 2c를 참조하면, 상기 도전성 버퍼막들(30)을 갖는 반도체기판의 표면을 따라 하부 전극 물질막을 형성할 수 있다. 보다 구체적으로, 상기 하부 전극 물질막은 상기 홀들(17a) 내의 상기 도전성 버퍼막들(30), 상기 홀들(17a)의 측벽들 및 상기 층간절연막(17)의 상부면을 덮도록 형성할 수 있다. 그리고, 상기 하부 전극 물질막은 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 이어서, 상기 하부 전극 물질막 상에 상기 홀들(17a)의 나머지 부분을 채우는 내부 물질막을 형성할 수 있다.
이어서, 상기 층간절연막(17)의 상부면이 노출될 때까지 상기 내부 전극 물질막 및 상기 내부 물질막을 평탄화할 수 있다. 그 결과, 상기 홀들(17a) 내에 내부 패턴들(35) 및 상기 내부 패턴들(35)의 측벽 및 바닥면을 덮는 하부 전극들(34)을 구비하는 하부 전극 구조체들(lower electrode structures; 37)이 형성될 수 있다. 상기 하부 전극들(34)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 내부 패턴들(35)은 실리콘 질화막 또는 실리콘 산화막과 같은 물질로 형성할 수 있다.
다른 실시예에서, 상기 층간절연막(17)을 적어도 두 개의 층들, 예를 들어 차례로 적층된 하부 층간절연막(13) 및 상부 층간절연막(15)으로 형성할 수 있다. 이와 같은 경우에, 상기 하부 층간절연막(13)을 형성한 후에, 상기 하부 층간절연막(13) 내에 스위칭 소자로서의 셀 다이오드들을 형성하고, 상부 층간절연막(15)을 형성한 후에, 상기 하부 전극 구조체들(37)까지 형성하는 공정을 진행할 수 있다. 이때, 상기 하부 층간절연막(13)을 형성한 후에, 셀 다이오드들 대신에 모스 트랜지스터들을 형성할 수도 있다.
도 1 및 도 2d를 참조하면, 상기 하부 전극 구조체들(37)을 갖는 반도체기판 상에 적어도 상기 하부 전극 구조체들(37)의 일부분을 노출시키는 개구부들(40a)을 갖는 마스크 패턴들(40)을 형성할 수 있다. 상기 마스크 패턴들(40)의 각각은 라인 형상으로 형성할 수 있다.
이어서, 상기 마스크 패턴들(40)을 식각마스크로 이용하여 상기 개구부들(40a)에 의해 노출된 상기 하부 전극 구조체들(37) 및 상기 층간절연막(17)을 식각하여 트렌치들(40b)을 형성할 수 있다. 한편, 상기 마스크 패턴들(40)을 식각마스크로 이용하여 상기 개구부들(40a)에 의해 노출된 상기 하부 전극들(34)을 선택적으로 식각할수도 있다. 그 결과, 서로 다른 레벨에 위치하는 상부면들을 갖는 하부 전극들(34′)을 형성할 수 있다. 상기 하부 전극들(34′)의 각각은 판(plate) 형상의 전극 바닥부(bottom potion; 33a) 및 상기 전극 바닥부(33a)의 적어도 일부분으로부터 돌출한 전극 몸체(33b)를 포함할 수 있다. 이때, 상기 전극 몸체(33b)는 상기 전극 바닥부(33a)의 가장자리부분으로부터 돌출할 수 있다. 상기 하부 전극들(34′)의 각각은, 평면도로 보았을 때, 원형 또는 사각형일 수 있다.
본 발명의 실시예에서, 상기 하부 전극들(34′) 중 선택된 제1 전극(34a)은 제1 상부면(S1) 및 상기 제1 상부면(S1)보다 낮은 레벨에 위치하는 제2 상부면(S2)을 포함할 수 있다. 그리고, 상기 하부 전극들(34′) 중 상기 제1 전극(34a)에 인접하는 제2 전극(34b)은 제3 상부면(S3) 및 상기 제3 상부면(S3)보다 낮은 레벨에 위치하는 제4 상부면(S4)을 포함할 수 있다. 여기서, 상기 제1 불순물 영역들(10) 중 선택된 하나의 불순물 영역 상에 형성된 제1 및 제2 전극들(34a, 34b) 전극들을 중심으로 설명하고 있지만, 서로 이격된 불순물 영역들 상에 형성된 전극들 사이에도 동일한 원리가 적용될 수 있다.
상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)은 상기 제1 및 제2 전극들(34a, 34b)의 상기 제2 및 제4 상부면들(S2, S4) 보다 높은 레벨에 위치할 수 있다. 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)은 상기 층간절연막(17)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 1 및 도 2e를 참조하면, 상기 마스크 패턴들(40)을 제거할 수 있다. 이어서, 상기 트렌치들(40b)을 채우는 격리 패턴들(45)을 형성할 수 있다. 상기 격리 패턴들(45)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연성 물질로 형성할 수 있다. 따라서, 상기 제1 및 제2 전극(34a, 34b)의 상기 제2 및 제4 상부면들(S2, S4)은 상기 격리 패턴들(45)에 의해 덮이며 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)은 노출될 수 있다.
상기 노출된 상기 하부 전극들(34′)의 노출된 상부면들의 일부분들을 노출시키는 개구부들(50a)을 갖는 몰딩 패턴들(50)을 형성할 수 있다. 즉, 상기 몰딩 패턴들(50)의 상기 개구부들(50a)에 의하여, 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)의 일부분들이 노출될 수 있다.
본 발명의 실시예에서, 상기 몰딩 패턴들(50)의 각각은 상기 제1 불순물 영역들(10)과 교차하는 방향성을 갖는 라인 형상으로 형성할 수 있다. 그리고, 상기 몰딩 패턴들(50)의 개구부들(50a)은 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)의 가운데 부분들을 가로지르면서 노출시킬 수 있다. 따라서, 상기 제1 및 제2 전극들(34a, 34b)의 상기 제1 및 제3 상부면들(S1, S3)의 노출된 일부분들은 상기 제1 거리(W1) 보다 큰 제2 거리(W2) 만큼 이격될 수 있다. 그리고, 상기 불순물 영역들(10)과 교차하는 방향, 예를 들어 상기 불순물 영역들(10)과 수직 방향을 따라 배열된 전극들(34′)의 노출된 상부면들의 일부분들은 상기 제3 거리(L1) 보다 큰 제4 거리(L2) 만큼 이격될 수 있다.
한편, 상기 몰딩 패턴들(50)은 상기 개구부들(50a)이 위에서 아래로 갈수록 좁아지도록 경사진 측벽을 가질 수 있다.
도 1 및 도 2f를 참조하면, 상기 하부전극들(34′)의 상부면들 중 상기 몰딩 패턴들(50)의 상기 개구부들(50a)에 의해 노출된 부분들을 덮는 정보저장패턴 들(55), 상기 정보 저장 패턴들(55) 상의 평탄화된 버퍼 패턴들(57) 및 상기 평탄화된 버퍼 패턴들(57) 상의 도전성 패턴들(60)을 형성할 수 있다. 상기 정보저장패턴들(55)은 상기 불순물 영역들(10)과 교차하는 방향성을 갖는 라인형(line-type)으로 형성할 수 있다. 즉, 상기 정보 저장패턴들(55) 중 선택된 하나의 정보저장패턴은 복수개의 하부전극들(34′)을 덮을 수 있다. 상기 정보저장패턴들(55)은 상변화 물질 패턴들로 형성할 수 있다. 상기 상변화 물질 패턴들은 GST막과 같은 칼코게나이드막(chalcogenide layer)을 포함할 수 있다. 보다 구체적으로, 상기 몰딩 패턴들(50)을 갖는 반도체기판 상에 상변화 물질막을 형성하고, 사진 및 식각공정을 이용하여 상기 상변화 물질막을 패터닝하여 상기 제1 불순물 영역들(10)과 교차하는 방향성을 갖는 라인 형상의 상변화 물질 패턴들, 즉 정보저장패턴들(55)을 형성할 수 있다. 상기 평탄화된 버퍼 패턴(57) 및 상기 도전성 패턴들(60)은 상부전극으로 정의할 수 있다.
한편, 상기 정보저장 패턴들(55)의 각각은 상부면에서 함몰된 영역을 갖도록 형성될 수 있다. 그리고, 상기 평탄화된 버퍼 패턴들(57)은 적어도 상기 함몰된 영역들을 채우도록 형성될 수 있다. 상기 정보 저장 패턴들(55)의 상기 함몰된 영역들은 상기 몰딩 패턴들(50)의 상기 개구부들(50a)에 의해 노출된 상기 하부 전극(34ㅄ) 상에 위치할 수 있다.
상기 정보저장패턴들(55), 상기 평탄화된 버퍼 패턴들(57), 및 상기 도전성 패턴들(60)을 형성하는 것은 상기 몰딩 패턴들(50)을 갖는 기판 상에 정보저장막, 즉 상변화 물질막을 형성하고, 상기 정보 저장막 상에 버퍼막을 형성하고, 상기 버 퍼막을 평탄화하여 평탄화된 버퍼막을 형성하고, 상기 평탄화된 버퍼막 상에 도전성 물질막을 형성하고, 상기 도전성 물질막 상에 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 식각마스크로 이용하여 상기 도전성 물질막, 상기 평탄화된 버퍼막 및 상기 정보 저장막을 식각하는 것을 포함할 수 있다. 따라서, 상기 정보 저장 패턴들(55) 및 상기 도전성 패턴들(60)은 자기정렬될 수 있다.
상기 마스크 패턴들을 포토레지스트 물질로 형성하는 경우에, 상기 마스크 패턴들을 제거할 수 있다. 한편, 상기 마스크 패턴들을 실리콘 질화막 또는 실리콘 산화막과 같은 물질로 형성하는 경우에, 상기 마스크 패턴들은 잔존시킬 수도 있다.
상기 버퍼막은 상변화 물질막과 반응하지 않는 물질막일 수 있다. 예를 들어, 상기 버퍼막은 타이타늄막과 같은 금속막 또는 타이타늄 질화막과 같은 금속 질화막을 포함하도록 형성될 수 있다.
상기 차례로 적층된 상변화 물질 패턴들(55), 상기 평탄화된 버퍼 패턴들(57) 및 상기 도전성 패턴들(60) 및 마스크 패턴들(미도시)의 측벽들 상에 절연성 스페이서(63)를 형성할 수 있다.
이어서, 상기 정보저장패턴들(55), 상기 평탄화된 버퍼 패턴들(57) 및 상기 도전성 패턴들(60)을 갖는 반도체기판 상에 금속간 절연막(65)을 형성할 수 있다. 상기 금속간 절연막(65)을 패터닝하여 상기 도전성 패턴들(60)을 노출시키는 개구부들을 형성하고, 상기 개구부들을 채우는 도전성 플러그들, 즉 비트라인 플러그들(70)을 형성할 수 있다. 상기 정보 저장 패턴들(55) 상의 상기 평탄화된 버퍼 패턴들(57) 및 일정한 두께를 갖는 상기 도전성 패턴들(60)으로 인하여 상기 도전성 플러그들(70)은 상부면에서 함몰된 영역을 갖는 상기 정보 저장 패턴들(55) 상에서 안정적인 콘택을 형성할 수 있다. 즉, 상부면에서 함몰된 영역을 갖는 상기 정보 저장 패턴들(55) 상에 차례로 형성된 상기 평탄화된 버퍼 패턴들(57), 상기 도전성 패턴들(60) 및 상기 도전성 플러그들(70)은 안정된 콘택 구조를 형성할 수 있다.
상기 금속간 절연막(65) 상에 상기 비트라인 플러그들(70)을 덮으며 상기 제1 불순물 영역들(10)과 교차하는 방향성을 갖는 도전성 라인들, 즉 비트라인들(75)을 형성할 수 있다. 본 발명에서, 상기 정보저장패턴들(55)이 라인형으로 형성되는 경우에, 상기 도전성 패턴들(60) 및 상기 비트라인 플러그들(70)을 라인형으로 형성할 수 있다.
본 발명은 반도체소자의 방법에 대하여 도 2a 내지 도 2f를 참조하여 설명한 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 이하에서, 상술한 실시예에서 다른 형태로 구체화된 예시적인 실시예들을 설명하기로 한다.
우선, 도 1, 도 3a 및 도 3b를 참조하여 다른 형태로 구체화된 반도체소자의 제조방법에 관한 실시예에 대하여 설명하기로 한다.
도 1 및 도 3a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 반도체소자의 제조방법을 이용하여 형성한 반도체기판을 준비한다. 즉, 도 2c에서 설명한 상기 하부 전극 구조체들(37)까지 형성한 반도체기판을 준비할 수 있다. 이번 실시예 에서의 상기 하부 전극 구조체들(37)의 각각은 내부 패턴(35) 및 상기 내부 패턴(35)의 측벽 및 바닥면을 둘러싸는 하부 전극(34)을 포함하되, 상기 하부 전극(34)은 전극 바닥부 및 상기 전극 바닥부의 일부분으로부터 돌출된 전극 몸체를 포함할 수 있다. 여기서, 상기 전극 몸체는 상기 전극 바닥부의 가장자리부분으로부터 돌출되며 상기 층간절연막(17)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 포함할 수 있다.
상기 하부 전극 구조체들(37)을 갖는 반도체기판 상에 상기 하부 전극들(34)의 상부면들을 부분적으로 노출시키는 개구부들(250a)을 갖는 격리 패턴들(250)을 형성할 수 있다. 상기 격리 패턴들(250)을 갖는 반도체기판 상에 상기 하부 전극들(34)의 상부면들을 부분적으로 노출시키는 개구부들(150a)을 갖는 몰딩 패턴들(150)을 형성할 수 있다.
본 실시예에서, 상술한 상기 격리 패턴들(250) 및 상기 몰딩 패턴들(150)을 형성하는 순서를 제한하지 않는다. 예를 들어, 상기 몰딩 패턴들(150)을 형성한 후에 상기 격리 패턴들(250)을 형성하거나, 또는 상기 격리 패턴들(250)을 형성한 후에 상기 몰딩 패턴들(150)을 형성할 수 있다.
상기 몰딩 및 격리 패턴들(150, 250)의 상기 개구부들(150a, 250a)은 서로 교차하는 방향성을 갖는 라인 형상들일 수 있다. 상기 격리 패턴들(250)의 상기 개구부들(250a)의 각각은 선택된 하나의 하부 전극의 상부면을 대략 반정도 노출시킬수 있다. 그리고, 상기 몰딩 패턴들(150)의 상기 개구부들(150a)의 각각은 상기 선택된 하나의 하부전극의 상부면 중 노출된 부분의 가운데 부분을 가로지를 수 있 다. 따라서, 상기 하부 전극들(34) 중 선택된 하나의 하부 전극 상부면의 대략 절반 정도는 상기 격리 패턴들(250)에 의해 덮이고, 상기 격리 패턴들(250)에 의해 덮이지 않은 상기 선택된 하부 전극의 상부면은 상기 몰딩 패턴들(150)에 의하여 부분적으로 덮일 수 있다. 따라서, 상기 격리 및 몰딩 패턴들(250, 150)에 의해 덮이지 않은 영역, 즉 상기 몰딩 및 격리 패턴들(150, 250)의 상기 개구부들(150a, 250a)이 중첩하는 영역에서 상기 선택된 하부 전극의 상부면의 일부분만이 노출될 수 있다. 이와 같이 노출되는 상기 하부 전극들(34)의 일부 상부면들은 앞에서 도 2e를 참조하여 설명한 하부 전극들(34′)의 노출된 일부 상부면들과 실질적으로 동일하다.
한편, 상기 몰딩 패턴들(150)은 상기 개구부들(150a)이 위에서 아래로 갈수록 그 폭이 좁아지도록 경사진 측벽을 가질 수 있다. 이와 마찬가지로, 상기 격리 패턴들(250)은 상기 개구부들(250a)이 위에서 아래로 갈수록 그 폭이 좁아지도록 경사진 측벽을 가질 수 있다.
도 1 및 도 3b를 참조하면, 상기 몰딩 및 격리 패턴들(150, 250)을 갖는 반도체기판 상에 정보 저장막 및 버퍼막을 형성할 수 있다. 상기 정보 저장막은 상부면에서 함몰된 영역들을 가질 수 있다. 상기 함몰된 영역들은 상기 몰딩 및 격리 패턴들(150, 250)의 상기 개구부들(150a, 250a)에 의해 노출된 상기 하부 전극들(34) 상에 위치할 수 있다. 상기 버퍼막을 평탄화하여 평탄화된 버퍼막을 형성할 수 있다. 이어서, 상기 평탄화된 버퍼막 상에 도전성 물질막을 형성하고, 상기 도전성 물질막 상에 마스크 패턴들(270)을 형성할 수 있다. 상기 마스크 패턴들(270) 을 식각마스크로 이용하여 상기 도전성 물질막, 상기 평탄화된 버퍼막 및 상기 정보 저장막을 식각하여 차례로 적층된 정보 저장 패턴들(255), 평탄화된 버퍼 패턴들(257) 및 도전성 패턴들(260)을 형성할 수 있다. 상기 평탄화된 버퍼 패턴들(257) 및 상기 도전성 패턴들(260)은 상부전극을 구성할 수 있다. 이어서, 도 2f에서 설명한 방법과 실질적으로 동일한 방법을 이용하여 비트라인들을 형성할 수 있다.
한편, 상기 마스크 패턴들(270)은 도전성 물질을 포함하도록 형성할 수 있다. 따라서, 도 2f에서와 다르게, 상기 마스크 패턴들(270)을 비트라인들로 이용할 수도 있다. 결과적으로, 상기 정보 저장 패턴들(255), 상기 도전성 패턴들(260) 및 상기 비트라인들(270)은 자기정렬될 수 있다.
다음으로, 도 1, 도 4a 및 도 4b를 참조하여 또 다른 형태로 구체화된 반도체소자의 제조방법에 관한 실시예에 대하여 설명하기로 한다.
도 1 및 도 4a를 참조하면, 도 2a 내지 도 2e를 참조하여 설명한 반도체소자의 제조방법에 의해 형성한 반도체기판을 준비할 수 있다. 즉, 도 2e에서 설명한 상기 격리 패턴들(45)까지 형성한 반도체기판을 준비할 수 있다. 이번 실시예에서의 상기 하부 전극들(34)의 각각은 전극 바닥부(33a) 및 상기 전극 바닥부(33a)의 일부분으로부터 돌출된 전극 몸체(33b)를 포함하되, 상기 전극 몸체(33b)는 도 2e에서 설명한 바와 같이, 서로 다른 레벨에 위치하는 상부면들(S1, S2)을 포함할 수 있다. 상기 격리 패턴들(45)은 상기 층간절연막(17)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수 있다.
상기 격리 패턴들(45)을 갖는 반도체기판 상에 상기 층간절연막(17)의 상부면과 실질적으로 동일한 레벨에 위치하는 상기 하부 전극들(34)의 상부면들 중 높은 레벨에 위치하는 상부면을 부분적으로 노출시키는 개구부들(350a)을 갖는 몰딩 패턴들(350)을 형성할 수 있다. 여기서, 상기 하부 전극들(34)의 상부면들 중 높은 레벨에 위치하는 상부면은 상기 제1 및 제2 전극(34a, 34b)의 상기 제1 내지 제4 상부면들(S1, S2, S3, S4) 중 상기 제1 및 제3 상부면들(S1, S3)일 수 있다.
상기 몰딩 패턴들(350)은 상기 개구부들(350a)이 위에서 아래 방향으로 갈수록 그 폭이 좁아지도록 경사진 측벽을 가질 수 있다. 이와는 달리, 상기 몰딩 패턴들(350)의 상기 개구부들(350a)은 수직한 측벽들을 가질 수도 있다. 상기 몰딩 패턴들(350)의 각각은 라인 형상일 수 있다. 이와는 달리, 상기 몰딩 패턴들(350)의 상기 개구부들(350a)은 고립형일 수도 있다.
도 1 및 도 4b를 참조하면, 상기 몰딩 패턴들(350)을 갖는 반도체기판 상에 정보 저장막, 예를 들어 상변화 물질막을 형성할 수 있다. 이어서, 평탄화기술을 사용하여 상기 몰딩 패턴들(350)의 상부면들이 노출될 때까지 상기 상변화 물질막을 평탄화할 수 있다. 그 결과, 상기 몰딩 패턴들(350)의 상기 개구부들(350a)을 채우는 라인 형상의 상변화 물질 패턴들(355)을 형성할 수 있다. 이때, 상기 상변화 물질 패턴들(355)은 상기 하부 전극들(34)의 상기 제1 상부면들(S1)의 일부분과 접촉할 수 있다. 이어서, 상기 상변화 물질 패턴들(355) 상에 차례로 적층된 상부 전극들(360) 및 도전성 라인들(370)을 형성할 수 있다.
다음으로, 도 1, 도 5a 및 도 5b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 5a를 참조하면, 도 2a 내지 도 2d를 참조하여 설명한 반도체소자의 제조방법에 의해 형성한 반도체기판을 준비할 수 있다. 즉, 도 2d에서 설명한 상기 트렌치들(40b)까지 형성한 반도체기판을 준비할 수 있다. 그리고, 이번 실시예에서의 상기 마스크 패턴들(40)은 실리콘 산화막 또는 실리콘 질화막과 같은 물질로 형성할 수 있다. 또는, 상기 마스크 패턴들(40)은 폴리 실리콘막과 같은 물질을 포함하도록 형성할 수도 있다.
상기 트렌치들(40b)을 형성한 반도체기판 상에 격리 절연물질막을 형성할 수 있다. 이어서, 상기 마스크 패턴들(40)의 상부면들이 노출될 때까지 상기 격리 절연물질막을 평탄화하여 격리 패턴들(445)을 형성할 수 있다. 이번 실시예에서의 격리 패턴들(445)은 상기 층간절연막(17)의 상부면보다 높은 레벨에 위치하는 상부면을 갖도록 형성할 수 있다. 상기 격리 패턴들(445)은 상기 마스크 패턴들(40)에 대하여 식각선택비를 갖는 절연성 물질막으로 형성할 수 있다. 예를 들어, 상기 마스크 패턴들(40)을 실리콘 질화막으로 형성하는 경우에, 상기 격리 패턴들(445)은 실리콘 산화막으로 형성할 수 있다. 그리고, 상기 마스크 패턴들(40)은 상기 내부 절연 패턴들(35) 및 상기 층간절연막(17)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 상기 내부 절연 패턴들(35) 및 상기 층간절연막(17)을 실리콘 산화막으로 형성하는 경우에, 상기 마스크 패턴들(40)은 실리콘 질화막으로 형성할 수 있다.
도 1 및 도 5b를 참조하면, 상기 격리 패턴들(445) 및 상기 마스크 패턴들(도 5a의 40)을 갖는 반도체기판 상에 포토레지스트 패턴을 형성하고, 상기 마스크 패턴들(도 5a의 40)을 선택적으로 식각하여 상기 제1 전극들(33)의 상기 제1 상부면들(S1)의 일부분을 노출시키는 개구부들(447)을 형성할 수 있다. 이때, 상기 마스크 패턴들은 몰딩 패턴들(440)로 정의될 수 있다. 이번 실시예에서의 몰딩 패턴들(440)은 상기 격리 패턴들(445) 사이의 소정영역에 위치하며 서로 이격될 수 있다. 따라서, 상기 격리 패턴들(445) 사이에 위치함과 아울러 상기 몰딩 패턴들(440) 사이에 위치하는 공간에 상기 하부 전극들(34)의 상기 제1 및 제3 상부 면들(S1, S3)의 일부분들이 노출될 수 있다.
상기 격리 패턴들(445) 및 상기 몰딩 패턴들(440)을 갖는 반도체기판 상에 상변화 물질막을 형성할 수 있다. 이어서, 상기 격리 패턴들(445) 및 상기 몰딩 패턴들(440)의 상부면들이 노출될 때까지 상기 상변화 물질막을 평탄화하여 상기 개구부들(도 5b의 447)을 채우는 상변화 물질 패턴들(455)을 형성할 수 있다. 이번 실시예에서의 상기 상변화 물질 패턴들(455)은 고립형(island-type)으로 형성할 수 있다. 이어서, 상기 상변화 물질 패턴들(455)을 갖는 반도체기판 상에 차례로 적층된 상부 전극들(460) 및 도전성 라인들(470)을 형성할 수 있다. 상기 도전성 라인들(470)은 상기 워드라인들(10)과 교차하는 방향성을 가지며, 메모리 소자에서 비트라인으로 정의될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이다.
도 4a 및 도 4b는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면들이다.
도 6은 본 발명의 실시예들에 따른 반도체소자의 하부 전극을 설명하기 위해 나타낸 평면도이다.

Claims (25)

  1. 기판 상의 절연막;
    상기 절연막 내에 제공되며 제1 상부면 및 제2 상부면을 갖는 제1 전극;
    상기 절연막 내에 제공되며 상기 제1 전극과 제1 거리만큼 이격되고, 상기 제1 상부면과 동일한 레벨에 위치하는 제3 상부면 및 상기 제2 상부면과 동일한 레벨에 위치하는 제4 상부면을 갖는 제2 전극;
    상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 덮는 격리 패턴;
    상기 제1 전극의 상기 제1 상부면의 양 끝부분들을 덮으며, 상기 제2 전극의 상기 제3 상부면의 양 끝부분들을 덮는 몰딩 패턴들;
    상기 제1 전극의 상기 제1 상부면의 가운데 부분을 가로지르면서 덮는 제1 상변화 물질 패턴; 및
    상기 제2 전극의 상기 제3 상부면의 가운데 부분을 가로지르면서 덮는 제2 상변화 물질 패턴을 포함하되,
    상기 제1 전극의 상기 제1 상부면의 가운데 부분을 가로지르는 상기 제1 상변화 물질 패턴의 부분과 상기 제2 전극의 상기 제3 상부면의 가운데 부분을 가로지르는 상기 제2 상변화 물질 패턴의 부분은 상기 제1 거리보다 큰 제2 거리만큼 이격되고,
    상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들은 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부변들보다 높은 레벨에 위치하는 반도체소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 몰딩 패턴들은 서로 이격된 라인 형상들로 이루어지고,
    상기 몰딩 패턴들 중 하나는 서로 인접하는 상기 제1 전극의 한쪽 끝부분과 상기 제2 전극의 한쪽 끝부분을 동시에 덮는 반도체소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 격리 패턴의 상부면은 상기 절연막의 상부면과 동일한 레벨에 위치하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 상변화 물질 패턴들의 측벽들은 상기 몰딩 및 격리 패턴들에 의해 둘러싸인 것을 특징으로 하는 반도체소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 몰딩 패턴 및 상기 격리 패턴은 서로 동일한 레벨에 위치하는 상부면들을 갖는 반도체소자.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 상변화 물질 패턴들의 측벽들은 상기 몰딩 패턴에 의해 둘러싸인 것을 특징으로 하는 반도체소자.
  8. 기판 상의 절연막;
    상기 절연막 내에 제공되며 제1 상부면 및 제2 상부면을 갖는 제1 전극;
    상기 절연막 내에 제공되며 상기 제1 전극과 제1 거리만큼 이격되고, 상기 제1 상부면과 동일한 레벨에 위치하는 제3 상부면 및 상기 제2 상부면과 동일한 레벨에 위치하는 제4 상부면을 갖는 제2 전극;
    상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 덮는 격리 패턴;
    상기 제1 전극의 상기 제1 상부면의 양 끝부분들을 덮으며, 상기 제2 전극의 상기 제3 상부면의 양 끝부분들을 덮는 몰딩 패턴들;
    상기 제1 전극의 상기 제1 상부면의 가운데 부분을 가로지르면서 덮는 제1 상변화 물질 패턴; 및
    상기 제2 전극의 상기 제3 상부면의 가운데 부분을 가로지르면서 덮는 제2 상변화 물질 패턴을 포함하되,
    상기 제1 전극의 상기 제1 상부면의 가운데 부분을 가로지르는 상기 제1 상변화 물질 패턴의 부분과 상기 제2 전극의 상기 제3 상부면의 가운데 부분을 가로지르는 상기 제2 상변화 물질 패턴의 부분은 상기 제1 거리보다 큰 제2 거리만큼 이격되고,
    상기 제1 및 제2 상부면들은 상기 제3 및 제4 상부면들과 같은 레벨에 위치하는 반도체소자.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 몰딩 패턴들은 서로 이격된 라인 형상들로 이루어지고,
    상기 몰딩 패턴들 중 하나는 서로 인접하는 상기 제1 전극의 한쪽 끝부분과 상기 제2 전극의 한쪽 끝부분을 동시에 덮는 반도체소자.
  10. 삭제
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들의 각각은, 평면도로 보았을 때, 일정한 두께를 갖는 라인 모양을 포함하거나, 일정한 두께를 갖는 곡선(curved) 모양을 포함하는 것을 특징으로 하는 반도체소자.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 및 제2 전극들의 각각은
    판(plate) 형상의 바닥부(bottom portion); 및
    상기 바닥부의 적어도 일부분으로부터 돌출한 몸체를 포함하는 반도체소자.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 전극들의 각각은
    판(plate) 형상의 바닥부(bottom portion); 및
    상기 바닥부의 가장자리부분으로부터 돌출한 몸체를 포함하는 반도체소자.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 기판 상의 제1 및 제2 셀 다이오드들을 더 포함하되, 상기 제1 셀 다이오드는 상기 제1 전극보다 낮은 레벨에 위치하며 상기 제1 전극의 바닥영역과 자기정렬되고, 상기 제2 셀 다이오드는 상기 제2 전극보다 낮은 레벨에 위치하며 상기 제2 전극의 바닥영역과 자기정렬된 것을 특징으로 하는 반도체소자.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 상변화 물질 패턴들 상에 각각 형성된 평탄화된 도전성의 버퍼 패턴; 및
    상기 평탄화된 버퍼 패턴 상에 제공된 도전성 패턴을 더 포함하되,
    상기 제1 및 제2 상변화 물질 패턴들의 각각은 상부면에서 함몰된 영역을 갖고,
    상기 평탄화된 도전성의 버퍼 패턴들은 상기 제1 및 제2 상변화 물질 패턴들의 상기 함몰된 영역들을 채우는 반도체소자.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 및 제2 상변화 물질 패턴들의 각각은 상기 도전성 패턴과 자기정렬된 반도체소자.
  17. 기판 상에 제공되며 제1 및 제2 상부면들을 갖는 하부 전극;
    상기 하부 전극의 상기 제2 상부면을 덮는 격리 패턴;
    상기 하부 전극의 상기 제1 상부면의 양 끝부분들을 덮으며 서로 이격된 몰딩 패턴들; 및
    상기 몰딩 패턴들 사이에 위치하는 상기 하부 전극의 상기 제1 상부면의 가운데 부분을 가로지르면서 덮는 상변화 물질 패턴을 포함하는 반도체소자.
  18. 제 17 항에 있어서,
    상기 제1 상부면은 상기 제2 상부면보다 높은 레벨에 위치하는 반도체소자.
  19. 제 17 항에 있어서,
    상기 몰딩 패턴들은 서로 이격된 라인 형상인 것을 특징으로 하는 반도체소자.
  20. 제 17 항에 있어서,
    상기 상변화 물질 패턴 상에 제공된 평탄화된 도전성의 버퍼 패턴; 및
    상기 평탄화된 버퍼 패턴 상에 제공된 도전성 패턴을 더 포함하되, 상기 도전성 패턴은 상기 상변화 물질 패턴과 자기정렬되고, 상기 상변화 물질 패턴은 상부면에서 함몰된 영역을 갖고,
    상기 평탄화된 버퍼 패턴은 상기 상변화 물질 패턴의 상기 함몰된 영역을 채우는 반도체소자.
  21. 기판 상에 제1 거리만큼 서로 이격된 제1 및 제2 홀들을 갖는 절연막을 형성하고,
    상기 제1 홀 내에 제1 상부면 및 제2 상부면을 갖는 제1 전극을 구비하는 제1 전극 구조체를 형성함과 아울러, 상기 제2 홀 내에 제3 상부면 및 제4 상부면을 갖는 제2 전극을 구비하는 제2 전극 구조체를 형성하되, 상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들은 서로 동일한 레벨에 위치하고, 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들은 서로 동일한 레벨에 위치하고,
    상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 덮는 격리 패턴을 형성하고,
    상기 제1 전극의 상기 제1 상부면의 양 끝부분들 및 상기 제2 전극의 상기 제3 상부면의 양 끝부분들을 덮는 몰딩 패턴들을 형성하고,
    상기 제1 전극의 상기 제1 상부면의 가운데 부분을 가로지르면서 덮는 제1 상변화 물질 패턴을 형성함과 아울러, 상기 제2 전극의 상기 제3 상부면의 가운데 부분을 가로지르면서 덮는 제2 상변화 물질 패턴을 형성하는 것을 포함하되, 상기 제1 전극의 상기 제1 상부면의 일부분을 덮는 상기 제1 상변화 물질 패턴의 부분과 상기 제2 전극의 상기 제3 상부면의 일부분을 덮는 상기 제2 상변화 물질 패턴의 부분은 상기 제1 거리보다 큰 제2 거리만큼 이격된 반도체소자의 제조방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21 항에 있어서,
    상기 몰딩 패턴들은 서로 이격된 라인 형상들로 형성하는 반도체소자의 제조방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 22 항에 있어서,
    상기 격리 패턴을 형성하기 전에,
    상기 제1 및 제2 전극들의 상기 제1 및 제3 상부면들을 덮는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 제1 및 제2 전극들의 상기 제2 및 제4 상부면들을 식각하고,
    상기 마스크 패턴을 제거하는 것을 더 포함하는 반도체소자의 제조방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 21 항에 있어서,
    상기 제1 및 제2 전극 구조체들을 형성하는 것은
    상기 절연막을 갖는 기판 상에 전극 물질막을 형성하고,
    상기 전극 물질막 상에 상기 제1 및 제2 홀들을 채우는 내부 물질막을 형성하고,
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 21 항에 있어서,
    상기 제1 및 제2 상변화 물질 패턴들 상에 각각 차례로 적층된 평탄화된 버퍼 패턴 및 도전성 패턴을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 상변화 물질 패턴들, 상기 평탄화된 버퍼 패턴들 및 상기 도전성 패턴들을 형성하는 것은
    상기 제1 및 제2 전극 구조체들을 갖는 기판 상에 상부면에서 함몰된 영역들을 갖는 상변화 물질막을 형성하되, 상기 함몰된 영역들은 상기 제1 및 제2 전극 구조체들 상에 위치하고,
    상기 상변화 물질막을 갖는 기판 상에 상기 함몰된 영역들을 채우는 도전성의 버퍼막을 형성하고,
    상기 버퍼막을 평탄화하고,
    상기 평탄화된 버퍼막 상에 도전막을 형성하고,
    상기 도전막, 상기 평탄화된 버퍼막 및 상기 상변화 물질막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
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