KR20060051736A - 기억 장치 및 반도체 장치 - Google Patents

기억 장치 및 반도체 장치 Download PDF

Info

Publication number
KR20060051736A
KR20060051736A KR1020050090374A KR20050090374A KR20060051736A KR 20060051736 A KR20060051736 A KR 20060051736A KR 1020050090374 A KR1020050090374 A KR 1020050090374A KR 20050090374 A KR20050090374 A KR 20050090374A KR 20060051736 A KR20060051736 A KR 20060051736A
Authority
KR
South Korea
Prior art keywords
memory
state
resistance value
memory device
potential
Prior art date
Application number
KR1020050090374A
Other languages
English (en)
Inventor
히데나리 하찌노
노부미찌 오까자끼
와따루 오쯔까
도모히또 쯔시마
쯔또무 사가라
지에꼬 나까시마
히로노부 모리
하지메 나가오
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20060051736A publication Critical patent/KR20060051736A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

기억 장치는, 제1 임계치 신호 이상의 전기 신호가 인가됨으로써 기억 소자가 고 저항 값 상태로부터 저 저항 값 상태로 변화하도록 하고, 상기 제1 임계치 신호와는 극성이 상이한 제2 임계치 신호 이상의 전기 신호가 인가됨으로써 기억 소자가 저 저항 값 상태로부터 고 저항 값 상태로 변화하도록 하는 특성을 갖는 기억 소자와, 상기 기억 소자와 직렬로 접속되고, 부하로 되는 회로 소자를 구비하는 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 매트릭스 형상으로 배치됨과 함께, 각 메모리 디바이스의 하나의 단자는 공통 라인(common line)에 접속되고, 전원 전위와 접지 전위의 중간 전위가 상기 공통 라인에 인가되는 기억 장치가 제공된다.
기입, 소거, 메모리 소자, MOS 트랜지스터, 메모리 셀, 저항치, 공통 라인

Description

기억 장치 및 반도체 장치{STORAGE APPARATUS AND SEMICONDUCTOR APPARATUS}
도 1은 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 소자의 전류-전압 변화를 나타내는 그래프.
도 2a 및 2b는 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도.
도 3은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(1).
도 4는 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(2).
도 5는 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(3).
도 6은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(4).
도 7은 메모리 소자의 기입 직후의 저항이, 메모리 소자에 흐르는 전류에 의해 결정되는 현상의 개념을 설명하기 위한 회로도.
도 8은 메모리 소자에의 기입 직후의 저항치와 공통 라인에 인가하는 전위의 관계를 나타내는 그래프.
도 9는 메모리 소자의 소거 가능한 최소 저항치와 공통 라인에 인가하는 전위의 관계를 나타내는 그래프.
도 10은 도 8에 도시한 그래프와 도 9에 도시한 그래프를 서로 중첩시킨 그래프.
<도면의 주요부분에 대한 부호의 설명>
C : 메모리 셀
A : 메모리 소자
T : MOS 트랜지스터
[특허 문헌1] 일본 특허 표장 2002-536840호 공보
[비특허 문헌1] W. W. Zhuang 외 저, 「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」, Technical Digest "International Electron Devices Meeting", 2002년, p.193
[비특허 문헌2] A. Beck 외 저, 「Reproducible switching effect in thin oxide films for memory applications」, Applied Physics Letters, 2000년, vol.77, p.139-141
[특허 문헌2] 일본 특허 출원 2004-22121호 명세서
본 발명은 기억 장치 및 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 전기 저항의 상태에 의해 정보를 기억하고 유지하는 기억 소자를 이용한 메모리 셀에 의해서 구성된 기억 장치 및 반도체 장치에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리로서, 동작이 고속이고, 고밀도의 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다.
그러나, DRAM은 전원을 끄면 정보가 사라져 버리는 휘발성 메모리이기 때문에, 정보가 사라지지 않는 불휘발성 메모리가 요망되고 있다.
그리고, 장래 유망하게 여겨지고 있는 불휘발성 메모리로서, FeRAM(강유전체 메모리), MRAM(자기 메모리), 상변화 메모리, PMC(Programmable Metallization Cell)나 RRAM 등의 저항 변화형 메모리가 제안되고 있다.
이들 메모리의 경우, 전원을 공급하지 않더라도 기입한 정보를 장시간 계속 유지하는 것이 가능하다. 또한, 이들 메모리의 경우, 불휘발성으로 함으로써, 리프레시 동작을 불필요하게 하여, 그만큼 소비 전력을 저감할 수 있다고 생각된다.
또한, PMC나 RRAM 등의 저항 변화형의 불휘발성 메모리에서는, 전압이나 전류를 인가함으로써 저항치가 변화하는 특성을 갖는 재료를, 정보를 기억하고 유지시키는 기억층에 이용하고 있으며, 기억층을 삽입하여 2개의 전극을 마련하여, 이들 2개의 전극에 전압이나 전류를 인가한다고 하는 비교적 간단한 구성이 된다. 따라서, 기억 소자의 미세화가 용이하게 실현될 수 있다.
또한, PMC는, 2개의 전극 사이에, 소정의 금속을 포함하는 이온 도전체를 삽입한 구조이며, 또한 2개의 전극 중 어느 한쪽에 이온 도전체중에 포함되는 금속을 포함하게 함으로써, 2개의 전극 사이에 전압을 인가한 경우에, 이온 도전체의 저항 혹은 캐패시턴스 등의 전기 특성이 변화하는 특성을 이용하고 있다.
구체적으로는, 이온 도전체는 칼코게나이드와 금속의 고용체(예를 들면, 아몰퍼스 GeS 또는 아몰퍼스 GeSe)로 이루어지고, 2개의 전극 중 어느 한쪽의 전극에 는, Ag, Cu 혹은 Zn을 포함하고 있다(예를 들면, 특허 문헌1 참조.).
또한, RRAM의 구성으로서는, 예를 들면, 2개의 전극 사이에 다결정 PrCaMnO3 박막을 삽입하고, 2개의 전극에 전압 펄스 혹은 전류 펄스를 인가하는 것에 의해, 기록막인 PrCaMnO3의 저항치가 크게 변화하는 구성이 소개되어 있다(예를 들면, 비특허 문헌1 참조.). 그리고, 정보의 기록(기입) 시와 소거 시에서, 극성이 상이한 전압 펄스를 인가하고 있다.
또한, RRAM의 다른 구성으로서, 예를 들면, Cr이 미량 도핑된 SrZrO3(단결정 또는 다결정)을 2개의 전극에 의해 삽입하고, 이들 전극으로부터 전류를 흘리는 것에 의해, 기록막의 저항이 변화하는 구성이 소개되어 있다(예를 들면, 비특허 문헌2 참조.).
이 비특허 문헌2에는, 기억층의 I-V 특성이 나타나고, 기록 및 소거 시의 임계치 전압은 ±0.5V로 되어 있다. 이 구성에서도, 전압 펄스의 인가에 의해 정보의 기록 및 소거가 가능하며, 필요한 펄스 전압은 ±1.1V, 전압 펄스 폭은 2ms라고 되어 있다. 또한, 고속의 기록 및 소거도 가능하며, 전압 펄스 폭 100ns에서의 동작이 보고되어 있다. 이 경우, 필요한 펄스 전압은 ±5V로 되어 있다.
그러나, FeRAM은 현상에서는, 비파괴 판독을 행하기가 어렵고, 파괴 판독으로 되기 때문에 판독 속도가 느리다. 또한, 판독 혹은 기록에 의한 분극 반전의 횟수에 제한이 있기 때문에, 재기입 가능한 횟수에 한계가 있다.
또한, MRAM은 기록에 자계가 필요하여, 배선에 흘리는 전류에 의해 자계를 발생시키고 있기 때문에, 기록을 행할 때에 큰 전류량이 필요하다.
또한, 상변화 메모리는, 동일 극성이면서 또한 상이한 크기의 전압 펄스를 인가함으로써 기록을 행하는 메모리이지만, 이 상변화 메모리는 온도에 의해서 스위칭을 일으키기 때문에, 환경 온도의 변화에 민감하다고 하는 과제가 있다.
또한, 특허 문헌1에 기재된 PMC에서는, 아몰퍼스 GeS나 아몰퍼스 GeSe의 결정화 온도가 200℃ 정도이고, 이온 도전체가 결정화되면 특성이 열화하기 때문에, 실제로 기억 소자를 제작할 때의 공정, 예를 들면 CVD 절연막이나 보호막 등을 형성하는 공정에서의, 높은 온도에 견디지 못한다고 하는 문제가 있다.
또한, 비특허 문헌1 및 비특허 문헌2에 기재된 RRAM의 구성에서 제안되어 있는 기억층의 재료는, 어느 것이나 결정성의 재료이기 때문에, 600℃ 정도의 온도 처리가 필요하다는 점, 제안되어 있는 재료의 단결정을 제조하기가 매우 어렵다는 점, 다결정을 사용하면 입계의 영향이 있기 때문에 미세화가 어려워진다는 점 등의 문제를 갖는다.
또한, 전술한 RRAM에 있어서, 펄스 전압을 인가하여 정보의 기록이나 소거를 행하는 것이 제안되어 있지만, 제안되어 있는 구성에서는 인가한 펄스 전압의 펄스 폭에 의존하여 기록 후의 기억층의 저항치가 변화한다. 또한, 이와 같이 기록 후의 저항치가 기록의 펄스 폭에 의존한다는 것은, 동일 펄스를 반복하여 인가한 경우에도, 저항치가 변화하는 것을 간접적으로 나타내고 있다.
예를 들면, 전술한 비특허 문헌1에서는, 동일 극성의 펄스를 인가하는 경우에, 그 펄스 폭에 의해, 기록 후의 저항치가 크게 변화하는 것이 보고되어 있다. 펄스 폭이 50ns 이하의 짧은 경우에는, 기록에 의한 저항 변화율은 작아지고, 또한, 펄스 폭이 100ns 이상의 긴 경우에는, 일정치로 포화하는 것이 아니라, 펄스 폭이 길어짐에 따라서, 반대로, 기록 전의 저항치에 근접한다고 하는 특징을 갖고 있다. 또한, 비특허 문헌1에서는, 기억층과 액세스 제어용의 MOS 트랜지스터를 직렬로 접속하고, 이들을 어레이 형상으로 배치한 메모리 구조의 특성을 소개하고 있지만, 여기서는, 펄스 폭을 10ns∼100ns의 범위에서 변화시켰더니, 기록 후의 기억층의 저항치가 펄스 폭에 의해서 변화하는 것이 보고되어 있다. 펄스 폭이 더 긴 경우에는, 기억층의 특성으로부터 저항이 다시 감소할 것으로 예상된다.
즉, RRAM에서는, 기록 후의 저항치가 펄스 전압의 크기나 펄스 폭에 의존하기 때문에, 펄스 전압의 크기나 펄스 폭에 변동이 있으면, 기록 후의 저항치에 변동을 발생한다.
따라서, 100ns 정도보다도 짧은 펄스 전압에서는, 기록에 의한 저항 변화율이 작고, 기록 후의 저항치의 변동의 영향을 받기 쉽게 되기 때문에, 안정적으로 기록을 행하는 것이 곤란하다.
따라서, 이러한 짧은 펄스 전압으로 기록을 행하는 경우에는, 확실하게 기록을 행하기 위해서, 기록 후에 정보의 내용을 확인하는 과정(검증)을 행할 필요가 있다.
예를 들면, 기록 전에, 기억 소자에 이미 기록되어 있는 정보의 내용(기억층의 저항치)을 판독하여 확인하는 과정을 행하고, 확인한 내용(저항치)과 이제부터 기록할 내용(저항치)의 관계에 대응하여 기록을 행한다. 혹은, 예를 들면, 기록 후에, 기억 소자에 기록되어 있는 정보의 내용을 판독하여 확인하는 공정을 행하고, 원하는 저항치와 상이한 경우에는, 재기록을 행하여 원하는 저항치로 보정을 한다.
따라서, 기록에 요하는 시간이 길어져, 예를 들면, 데이터의 겹쳐 쓰기 등을 고속으로 행하는 것이 곤란해진다.
이상과 같은 문제를 해결하기 위해서, 양단의 사이에 임계치 전압 이상의 전압을 인가함으로써, 저항치가 변화하는 특성을 갖는 기억 소자와, 기억 소자와 직렬로 접속된, 부하로 되는 회로 소자를 갖고 메모리 셀이 구성되고, 기억 소자 및 회로 소자의 양단 사이에 인가된 전압이 임계치 전압보다 큰 어떤 전압 이상일 때에는, 기억 소자를 저항치가 높은 상태로부터 낮은 상태로 변화시킨 후에 있어서의 메모리 셀의 기억 소자 및 회로 소자의 합성 저항치가, 전압의 크기에 상관없이 거의 일정치로 되는 특성을 갖는 기억 장치가 제안되어(예를 들면, 특허 문헌2 참조.), 이와 같은 기억 장치에 의해서 안정된 기록을 실현함과 함께, 정보의 기록에 요하는 시간의 단축화를 실현하고 있다.
그런데, 기억 소자를 저항치가 높은 상태로부터 낮은 상태로 변화시키는 동작을 기입이라고 정의하고, 기억 소자를 저항치가 낮은 상태로부터 높은 상태로 변화시키는 동작을 소거라고 정의했을 때, 특허 문헌 2에 기재된 기억 장치에서 기입 및 소거를 실현하기 위해서는, 메모리 셀에 인가하는 전압의 범위를 규정할 필요가 있으며, 소정 범위 내의 전압을 메모리 셀에 인가함으로써 기억 장치의 기입 및 소 거가 가능하게 된다.
본 발명은 이상의 점을 감안하여 고안된 것으로, 안정적으로 기록을 행할 수 있고, 정보의 기록에 요하는 시간을 짧게 하는 것이 가능함과 함께, 기입 및 소거를 실현할 수 있는 기억 장치 및 반도체 장치를 제공하는 것을 목적으로 하는 것이다.
상기의 목적을 달성하기 위해서, 본 발명의 일 실시예에 따른 기억 장치는, 제1 임계치 신호 이상의 전기 신호가 인가됨으로써 저항치가 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계치 신호와는 극성이 상이한 제2의 임계치 신호 이상의 전기 신호가 인가됨으로써 저항치가 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 해당 기억 소자와 직렬로 접속되고, 부하로 되는 회로 소자를 갖고 메모리 셀이 구성되며, 해당 메모리 셀이 매트릭스 형상으로 배치됨과 함께, 각 메모리 셀의 단자에 공통 전위가 인가되도록 구성된 기억 장치에 있어서, 상기 공통 전위를 전원 전위와 접지 전위의 중간 전위로 하고 있다.
여기서, 각 메모리 셀의 단자에 인가하는 공통 전위를, 접지 전위부터 전원 전위까지의 범위 내(단, 접지 전위 및 전원 전위를 포함하지 않음)의 소정의 전위인 중간 전위로 함으로써, 기억 소자의 기입 및 소거가 가능하게 된다.
구체적으로는, 중간 전위를, 기억 소자에 제1 임계치 신호 이상의 전기 신호를 인가하여, 기억 소자의 저항치를 높은 상태로부터 낮은 상태로 변화시킬 수 있는 범위 내로 함으로써, 기억 소자에의 기입이 가능하게 된다. 또한, 중간 전위 를, 제1 임계치 신호 이상의 전기 신호를 인가함으로써 저항치가 낮은 상태로 된 기억 소자를, 저항치가 낮은 상태로부터 높은 상태로 변화할 수 있는 범위 내로 함으로써, 기억 소자의 소거가 가능하게 된다. 즉, 중간 전위를, 기억 소자에 제1 임계치 신호 이상의 전기 신호를 인가하여, 기억 소자의 저항치를 높은 상태로부터 낮은 상태로 변화시킬 수 있음과 함께, 기억 소자에 제1 임계치 신호 이상의 전기 신호를 인가함으로써 저항치가 낮은 상태로 된 기억 소자를, 저항치가 낮은 상태로부터 높은 상태로 변화할 수 있는 범위 내로 함으로써, 기억 소자의 기입 및 소거가 가능하게 된다.
또한, 기억 소자에 제2의 임계치 신호 이상의 전기 신호를 인가했다고 해도, 제1 임계치 신호 이상의 전기 신호를 인가함으로써 저항치가 낮은 상태로 된 기억 소자를, 저항치가 낮은 상태로부터 높은 상태로 변화할 수 없으면, 기입을 행한 기억 소자의 소거를 행할 수 없다.
또한, 기억 소자는 제1 전극 및 제2 전극에 의해 삽입되는 방식으로 구성되고, 제1 전극과 제2 전극간의 제1 임계 신호보다 높은 전기 신호를 인가하여 기억 소자는 저항치가 높은 상태에서 저항치가 낮은 상태로 변화하도록 하고, 제1 전극과 제2 전극간의 제2 임계 신호보다 높은 전기 신호를 인가하여 기억 소자가 저항치가 낮은 상태에서 저항치가 높은 상태로 변하도록 한다.
또한, 상기의 목적을 달성하기 위해서, 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 임계치 신호 이상의 전기 신호가 인가됨으로써 저항치가 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계치 신호와는 극성이 상이한 제2 임계 치 신호 이상의 전기 신호가 인가됨으로써 저항치가 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 해당 기억 소자와 직렬로 접속되고, 부하로 되는 회로 소자를 갖고 메모리 셀이 구성되고, 해당 메모리 셀이 매트릭스 형상으로 배치됨과 함께, 각 메모리 셀의 단자에 공통 전위가 인가되도록 구성된 반도체 장치에 있어서, 상기 공통 전위로서 전원 전위와 접지 전위의 중간 전위를 인가하는 전위 공급 수단을 포함한다.
여기서, 각 메모리 셀의 단자에 공통 전위로서 중간 전위를 인가하는 전위 공급 수단을 포함하는 것에 의해, 기억 소자의 기입 및 소거가 가능하게 된다.
상기한 본 발명의 기억 장치 및 반도체 장치에서는, 안정적으로 정보의 기록을 행할 수 있고, 정보의 기록에 요하는 시간을 짧게 하는 것이 가능함과 함께, 기입 및 소거를 실현할 수 있다.
본 발명의 다른 특징 및 장점은 첨부 도면과 함께 본 발명의 특정 실시예를 참조하여 이하 상세히 설명된다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명하여, 본 발명의 이해에 이바지한다. 또한, 본 실시예에서는 저항 변화형 기억 소자(이하, 메모리 소자라고 함)를 메모리 셀에 사용하여 기억 장치를 구성하고 있다.
도 1은 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 소자의 전류-전압(I-V) 변화를 나타내는 그래프이다.
또한, 도 1에 도시한 바와 같은 I-V 특성을 갖는 메모리 소자로서는, 예를 들면, 제1 전극과 제2 전극의 사이(예를 들면, 하부 전극과 상부 전극의 사이)에 기억층이 삽입되어 구성된 기억 소자에 있어서, 기억층이 예를 들면 희토류 산화막 등의 아몰퍼스 박막으로 이루어지는 것을 들 수 있다.
그런데, 이 메모리 소자는, 초기 상태는 저항치가 크고(예를 들면, 1MΩ 이상), 전류가 흐르기 어려운 상태이지만, 도 1의 +1.1X[V](예를 들면 +0.5V) 이상의 전압을 인가하면, 전류가 급격히 증대하여 저항치가 저하해 간다(예를 들면, 수 kΩ). 그리고, 메모리 소자가 오믹 특성으로 변화하고, 전류가 전압에 비례해서 흐르는 상태로 되며, 즉, 저항치는 일정치를 나타내고, 그 후, 전압을 0V로 복귀시키더라도 그 저항치(낮은 저항치)를 계속 유지한다.
또한, 이하 이 동작을 기입이라고 칭하고, 이 상태를 도통이라고 칭한다. 또한, 이 때의 인가 전압을 기입 전압 임계치라고 칭한다.
다음으로, 메모리 소자에 기입과는 역 극성의 전압을 인가하여, 인가 전압을 크게 해 가면, 도 1의 -1.1X[V](예를 들면, -0.5V)에서 메모리 소자에 흐르는 전류가 급격히 감소하고, 즉, 저항치가 급격히 증가하여, 초기 상태와 동일한 높은 저항치(예를 들면, 1MΩ 이상)로 변화한다. 그 후, 전압을 0V로 복귀시키더라도 그 저항치(높은 저항치)를 계속 유지한다.
또한, 이하 이 동작을 소거라고 칭하고, 이 상태를 절연이라고 칭한다. 또한, 이 때의 인가 전압을 소거 전압 임계치라고 칭한다.
이와 같이 메모리 소자에 정부(正負)의 전압을 인가함으로써, 메모리 소자의 저항치를 수 kΩ∼약 1MΩ까지 가역적으로 변화시킬 수 있다. 또한, 메모리 소자에 전압이 인가되고 있지 않은 경우, 즉 전압이 0V일 때, 도통과 절연 상태의 2가 지 상태를 취할 수 있는데, 이들 상태를 데이터 1 및 0과 대응시킴으로써, 1 비트의 데이터의 기억이 가능하게 된다.
또한, 도 1에서는 인가 전압의 범위를 -2X∼+2X로 하고 있지만, 인가 전압을 그 이상으로 크게 해도, 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 소자에서는 저항치는 거의 변화하지 않는다.
도 2는 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도이며, 여기서 나타내는 메모리 셀 C는, 메모리 소자 A에 대하여 MOS 트랜지스터 T를 직렬로 접속하여 구성되어 있다. 이에 의해, MOS 트랜지스터가 액세스하는 메모리 소자를 선택하는 스위칭 소자로서 작용할 뿐만 아니라, 후술하는 바와 같이 기입 시의 메모리 소자에 대한 부하로서도 작용하게 된다.
또한, 메모리 소자의 MOS 트랜지스터에 접속된 단자와는 반대측의 단자에 단자 전압 V1이 인가되고, MOS 트랜지스터의 메모리 소자에 접속된 단자와는 반대측의 한쪽 단자(예를 들면 소스측의 단자)에 단자 전압 V2가 인가되고, MOS 트랜지스터의 게이트에 게이트 전압 Vgs가 인가되는 구성으로 되어 있다.
그리고, 메모리 셀을 구성하는 메모리 소자 및 MOS 트랜지스터의 양단에 각각 단자 전압 V1, V2가 인가됨으로써, 양 단자간에 전위차 V(=│V2-V1│)를 발생한다.
또한, 메모리 소자의 기입 시의 저항치는, MOS 트랜지스터의 온 저항과 동일한 정도 혹은 큰 것이 바람직하다. 이것은 소거 개시 시의 메모리 소자의 저항치가 낮으면, 단자 사이에 인가한 전위차가 거의 MOS 트랜지스터에 걸리기 때문에, 전력이 손실되어, 인가한 전압을 효율적으로 메모리 소자의 저항 변화에 사용할 수 없기 때문이다. 또한, 기입 개시 시의 메모리 소자의 저항치는 충분히 높기 때문에, 메모리 소자에 전압이 거의 인가되어, 이러한 문제는 발생하지 않는다.
여기서, 메모리 소자와 MOS 트랜지스터의 극성에 의해, 도 2a 및 도 2b에 도시하는 2 종류의 메모리 셀의 구성이 생각된다.
또한, 도 2 중 메모리 소자의 화살표는 극성을 나타내고, 화살표 방향으로 전압을 인가한 경우에는, 절연 상태로부터 도통 상태로 변화하는, 즉 기입 동작이 행해지는 것을 나타내고 있다.
도 3 내지 도 6은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도이며, 여기서 나타내는 메모리 어레이는, 도 2에 도시한 메모리 셀을 매트릭스 형상으로 배치한 것이다. 또한, 메모리 소자 및 MOS 트랜지스터의 극성 및 메모리 소자와 MOS 트랜지스터의 배치 관계에 따라서, 도 3, 도 4, 도 5 및 도 6에 도시한 4 종류의 메모리 어레이의 구성이 생각된다.
여기서, 메모리 어레이의 동작 방법은, 도 3 내지 도 6의 메모리 어레이에 있어서 동일하기 때문에, 이하에서는 도 3의 회로를 예로 들어 설명을 한다.
도 3에 도시한 기억 장치는, (m+1)행, (n+1)열의 메모리 셀이 매트릭스 형상으로 배치되어 구성되어 있고, 메모리 셀은, 도 2a 및 도 2b에 도시한 바와 같이, 메모리 소자의 일단이 MOS 트랜지스터의 일단(여기서는 소스)에 접속되어 구성되어 있다.
또한, MOS 트랜지스터 T(T00∼Tmn)의 게이트는 워드선 W(W0∼Wm)에 접속되 고, MOS 트랜지스터의 타단(드레인)은 비트선 B(B0∼Bn)에 접속되고, 메모리 소자의 타단은 공통 라인 S에 접속되어 있다.
이상과 같이 구성되어 있는 기억 장치에서는, 예를 들면 이하와 같이 하여 (1) 기입, (2) 소거, (3) 판독을 행할 수 있다.
(1) 기입
메모리 셀의 기입은, 정보의 기록을 행해야 할 메모리 셀에 대응하는 워드선에 전원 전압 Vdd(2.5V)를, 정보의 기록을 행해야 할 메모리 셀에 대응하는 비트선에 전원 전압 Vdd(2.5V)를, 공통 라인에 Vdd/2(1.25V)를 인가하여, 메모리 소자에 Vdd/2(1.25V)의 전압을 가하고, 이것이 기입 전압 임계치(0.5V)를 초과하기 때문에, 메모리 소자를 높은 저항치(1MΩ 이상)의 절연 상태로부터 낮은 저항치(수 kΩ)의 도통 상태로 변화시킴으로써 행한다.
또한, 정보의 기록을 행하지 않는 메모리 셀에 기입을 행하게 하지 않기 위해서, 정보의 기록을 행해야 할 메모리 셀에 대응하는 워드선 이외의 워드선은 0V, 정보의 기록을 행해야 할 메모리 셀에 대응하는 비트선 이외의 비트선은 공통 라인과 동일 전위를 인가한다.
여기서, 메모리 소자에 기입 전압 임계치 이상의 전압이 인가되는 것이면, 비트선에 인가하는 전위는 반드시 Vdd일 필요는 없다. 마찬가지로, 메모리 소자에 기입 임계치 전압 이상의 전압이 인가되는 것이면, 공통 라인에 인가하는 전위는 반드시 Vdd/2일 필요는 없다.
(2) 소거
메모리 셀의 소거는, 정보의 소거를 행해야 할 메모리 셀에 대응하는 워드선에 Vdd를, 정보의 소거를 행해야 할 메모리 셀에 대응하는 비트선에 그라운드 전위(0V)를, 공통 라인에 Vdd/2를 인가하여, 메모리 소자에 기입과 역의 방향으로 Vdd/2의 전압을 가한다. 기입과 달리 소거의 경우에는, 메모리 소자의 저항과 MOS 트랜지스터의 온 저항의 분압으로 결정되는 전압이 메모리 소자에 인가되고, 이것이 소거 전압 임계치(-0.5V)를 초과하기 때문에, 메모리 소자를 낮은 저항치(수 kΩ)의 도통 상태로부터 높은 저항치(1MΩ 이상)의 절연 상태로 변화시킴으로써 행한다.
또한, 정보의 소거를 행하지 않는 메모리 셀에 소거를 행하게 하지 않기 위해서, 정보의 소거를 행해야 할 메모리 셀에 대응하는 워드선 이외의 워드선은 0V, 정보의 소거를 행해야 할 메모리 셀에 대응하는 비트선 이외의 비트선은 공통 라인과 동일 전위를 인가한다.
여기서, 메모리 소자에 소거 전압 임계치 이상의 전압이 인가되는 것이면, 비트선에 인가하는 전위는 반드시 그라운드 전위일 필요는 없다. 마찬가지로, 메모리 소자에 소거 전압 임계치 이상의 전압이 인가되는 것이면, 공통 라인에 인가하는 전위는 반드시 Vdd/2일 필요는 없다.
이상은 정보의 기록이나 정보의 소거를 행해야 할 메모리 셀 1개에 대하여 기입이나 소거를 행하는 경우에 대한 설명이지만, 1개의 워드선에 접속된 복수의 메모리 셀에 대하여 기입이나 소거를 행하는 경우에는, 각각의 비트선에, 기입하는 경우에는 Vdd, 소거하는 경우에는 0V, 기입 혹은 소거를 행하지 않는 경우에는 공 통 라인과 동일 전위를 인가함과 함께, 메모리 셀에 0V의 전압이 인가되도록 하여, 필요한 복수의 메모리 셀의 기입이나 소거를 행한다. 이와 같이, 복수의 메모리 셀의 기입이나 소거를 행하기 위해서는, 기입 및 소거 동작 시의 공통 라인의 전위는 동일해야 한다.
또한, 메모리 어레이 중의 유일한 메모리 셀에 기입이나 소거를 행하는 경우에는, 공통 라인 전위는 기입과 소거에서 동일하게 할 필요는 없다. 단, 기입과 소거를 랜덤하게 연속하여 고속으로 행하기 위해서는, 기입 및 소거 동작 시의 공통 라인 전위는 동일한 것이 바람직하다.
(3) 판독
메모리 셀로부터의 판독은, 정보의 판독을 행해야 할 메모리 셀에 대응하는 워드선에 Vdd를, 정보의 판독을 행해야 할 메모리 셀에 대응하는 비트선에 Vdd/2+0.2V 혹은 Vdd/2-0.2V를, 공통 라인에 Vdd/2를 인가한다. 이 때, 메모리 셀의 비트선과 소스선의 사이에 0.2V 혹은 -0.2V의 전압이 인가되기 때문에 기입도 소거도 실행되지 않는다. 또한, 비트선과 소스선 사이의 전압은 기입도 소거도 실행되지 않는 범위 내이면 어떠한 전압이라도 상관없다.
다음으로, 비트선을 플로팅 상태(하이 임피던스 상태)로 하면, (A) 메모리 소자가 도통 상태인 경우에는, 비트선에 인가한 전위는 Vdd/2±0.2V부터 소스선에 인가한 Vdd/2까지 변화하고, (B) 메모리 소자가 절연 상태인 경우에는, 비트선에 인가한 전위는 Vdd/2±0.2V의 상태를 유지하게 된다. 따라서, (A)와 (B)의 전압의 차이를 센스 앰프에서 판별하여, 메모리 소자의 도통 혹은 절연 상태를 판별한다.
또한, 판독을 행하는 메모리 셀에 대응하는 워드선 이외의 워드선은 0V, 판독을 행하는 메모리 셀에 대응하는 비트선 이외의 비트선은 공통 라인과 동일 전위로 한다. 단, 판독을 행하는 메모리 셀에 대응하는 비트선 이외의 비트선은 Vdd/2±0.2V로 하여도 문제는 없다.
그리고, 상기한 바와 같이 해서 메모리 셀의 기입, 소거 및 판독을 행하는 것이며, 다음으로, 공통 라인에 인가하는 최적의 전위에 대하여 설명한다.
우선, 본 발명에서 이용하는 메모리 소자의 기입 직후의 저항은, 소자 고유의 한결같은 값으로 되지는 않고, 기입 직후의 메모리 소자에 흐르는 전류에 의해 결정되는 것이 실험으로 알려져 있으며, 도 7은 메모리 소자의 기입 직후의 저항이, 메모리 소자에 흐르는 전류에 의해 결정되는 현상의 개념을 설명하기 위한 회로도이며, 메모리 소자와 부하 저항을 직렬로 접속한 것이다. 또한, 메모리 소자는 절연 상태, 즉 저항치가 1MΩ 이상의 상태이다라고 한다.
그런데, 도 7 중의 XY 양단 사이에 기입 전압 임계치인 0.5V를 기입 방향으로 인가하면, 메모리 소자의 저항치가 직렬로 접속된 부하 저항치보다도 충분히 크기 때문에, 메모리 소자간에 0.5V의 전압이 인가되어, 메모리 소자가 절연 상태로부터 도통 상태로 변화한다.
또한, 기입 직후의 메모리 소자의 양 단자간의 전압은, 직렬로 접속된 부하 저항치의 크기에 상관없이 일정하게(예를 들면 0.2V 정도) 되는 것이 실험으로 알려져 있기 때문에, [1] 부하 저항치가 1kΩ인 경우에는, (0.5V-0.2V)/1kΩ=0.3mA의 전류가 흘러, 메모리 소자의 저항치는 0.2V/0.3mA=0.67kΩ로 되고, [2] 부하 저항 치가 10kΩ인 경우에는, (0.5V-0.2V)/10kΩ=0.03mA의 전류가 흘러, 메모리 소자의 저항치는 0.2V/0.03mA=6.7kΩ로 된다.
이와 같이, 메모리 소자의 기입 직후의 저항치는, 메모리 소자에 흐르는 전류에 의해서 결정되고, 한번 결정된 기입 후의 저항치는, 소거 전압 임계치(기입과는 정반대의 전압 방향)를 초과하지 않는 한 변화하지 않고 일정해진다.
또한, 소거의 경우에는, 이와 같은 현상은 발생하지 않으며, 절연 저항치는 기입 저항치에 상관없이 수 10kΩ∼1MΩ 이상으로 변화한다.
이상의 점을 바탕으로 해서, 이하에 구체적인 실시예를 들어 공통 라인에 인가하는 최적의 전위에 대하여 설명한다.
(실시예)
도 8은 상기한 도 3에 도시한 회로도의 메모리 셀에, 게이트 전위(워드선에 인가하는 전위)를 2.5V, 비트 소스간 전위를 0.5V로 한 경우에서의 메모리 소자에의 기입 직후의 저항치와 공통 라인에 인가하는 전위의 관계를 도시하고 있다.
도 8로부터, 공통 라인에 인가하는 전위가 1.4V 이상에서는, 기입이 불가능하게 되어 있음을 알 수 있다. 이것은, 공통 라인에 인가하는 전위가 상승하면, 상대적으로 MOS 트랜지스터의 게이트 전위가 작아지고, 즉, MOS 트랜지스터의 온 저항이 커지고, 메모리 소자의 기입 직후의 저항치가 커지기 때문에, 공통 라인에 인가하는 전위가 1.4V 이상에서는, 비트선과 라인 사이의 전위가, (MOS 트랜지스터의 전압 임계치)+(메모리 소자의 기입 전압 임계치)보다도 작아지기 때문이다.
도 9는 상기한 도 3에 도시한 회로도의 메모리 셀에, 게이트 전위를 2.5V, 비트선 전위(비트선에 인가하는 전위)를 0V로 한 경우에 있어서의 메모리 소자의 소거 가능한 최소 저항치와 공통 라인에 인가하는 전위의 관계를 도시하고 있다.
여기서, 비트선과 라인의 사이에 인가된 전압은, MOS 트랜지스터의 온 저항과, 메모리 소자의 저항과의 비로 분압되기 때문에, 메모리 소자의 도통(기입) 저항이 작은 경우에는 메모리 소자에 인가되는 전압이 소거 전압 임계치 이하로 되어 소거가 불가능해진다. 공통 라인에 인가하는 전위가 상승하면, 메모리 소자에 흐르는 전류가 증대하여, (소거 가능한 저항치)=(소거 전압 임계치)/(메모리 셀에 흐르는 전류치)이기 때문에, 소거 가능한 저항치의 하한은 작아진다.
또한, 공통 라인에 인가하는 전위가 0.5V 이상에서는, 메모리 소자 사이의 전압이 소거 전압 임계치 0.5V 이하로 되기 때문에, 어떠한 저항치이더라도 소거 불가능하다.
도 10은 상기한 도 8 및 도 9를 서로 중첩시킨 것으로, 도 10으로부터,
<1> 공통 라인에 인가하는 전위를 0.9V∼1.4V의 범위 내로 설정한 경우에는, 기입이 가능하고 또한 소거도 가능하다.
<2> 공통 라인에 인가하는 전위를 0.9V 이하로 설정한 경우에는, 기입은 가능하지만, 기입 직후의 저항치가 지나치게 낮아 소거를 할 수 없다.
<3> 공통 라인에 인가하는 전위를 1.4V 이상으로 설정한 경우에는, 소거는 가능하지만, 기입을 할 수 없다.
는 것을 알았다.
따라서, 기입과 소거를 양방 동작시키기 위해서는, 공통 라인에 인가하는 전 위는 0.9V∼1.4V의 범위 내로 설정할 필요가 있다.
또한, 메모리 소자의 저항치가 작을수록, 판독 전류를 크게 취할 수 있기 때문에, 공통 라인에 인가하는 전위는 0.9V∼1.4V의 범위 내에서 되도록이면 작은 쪽이 바람직하다.
여기서, 본 발명을 적용한 기억 장치에서는, 1개의 MOS 트랜지스터와 1개의 메모리 소자에 의해서 1 비트를 구성하여, 데이터 O에 메모리 소자의 절연 상태를 할당하고, 데이터 1에 메모리 소자의 도통 상태를 할당함으로써 1 비트의 데이터의 기억을 가능하게 한 경우를 예로 들어 설명을 하였지만, 1 비트의 구성은 반드시 1개의 MOS 트랜지스터와 1개의 메모리 소자에 의해서 구성될 필요는 없으며, 예를 들면, 좌우로 배열된 2개의 MOS 트랜지스터와 2개의 메모리 소자에 의해서 1개의 비트를 구성하여, 데이터 0에 좌측의 메모리 소자는 절연 상태이고 우측의 메모리 소자는 도통 상태라고 하는 경우를 할당하고, 데이터 1에 좌측의 메모리 소자는 도통 상태이고 우측의 메모리 소자는 절연 상태라고 하는 경우를 할당함과 함께, 좌우의 메모리 소자가 모두 도통 상태 혹은 절연 상태로 되는 것을 금지함으로써 1 비트의 데이터의 기억을 가능하게 하더라도 무방하다.
본 발명을 적용한 기억 장치에서는, 공통 라인에 최적의 범위 내의 전위, 즉, 메모리 소자에 기입을 할 수 있는 전위의 조건(실시예에서는 1.4V 미만의 전위)과, 메모리 소자의 기입 후의 전위를 소거할 수 있는 전위의 조건(실시예에서는 0.9V를 초과하는 전위)을 모두 만족하는 전위(실시예에서는 0.9V∼1.4V)를 인가하도록 설정함으로써, 메모리 소자의 기입 및 소거가 가능하게 된다.
또한, 메모리 셀의 한쪽 단자에 공통 전위(실시예에서는 0.9V∼1.4V의 범위 내의 고정 전위)를 공급함으로써, 그랜드부터 전원 전압까지의 범위 내에서 메모리 셀의 기입 및 소거, 및 판독 동작을 행할 수 있고, 승압 회로를 불필요로 하여, 기입 회로 및 소거 회로의 간략화를 실현할 수 있으며, 소비 전력의 억제를 도모할 수 있다.
또한, 메모리 소자의 전극의 한쪽을 MOS 트랜지스터의 소스 드레인 단자에 접속하고, 다른 한쪽의 메모리 소자의 전극은 모든 메모리 셀에 있어서 전기적으로 접속하는 구조로 함으로써, 메모리 셀 면적의 축소화를 도모할 수 있다.
또한, 메모리 셀의 한쪽 단자에 공통 전위를 공급함으로써, 공통 라인이 플로팅(하이 임피던스)으로 되지 않아, 안정된 메모리 동작을 기대할 수 있다.
당업자는 다양한 변형, 조합, 서브-조합 및 변경이 본원의 특허청구범위 또는 그 균등물내에서 설계 조건 및 여러 팩터에 기초하여 구성될 수 있음을 알 수 있다.
본 발명은, 여기에 그 전체 내용이 참조로 결부된, 2004년 9월 29일 일본 특허청에 출원된 일본 특허 공보 제2004-284500에 관련된 요지를 포함한다.
상기한 본 발명의 기억 장치 및 반도체 장치에서는, 안정적으로 정보의 기록을 행할 수 있고, 정보의 기록에 요하는 시간을 짧게 하는 것이 가능함과 함께, 기입 및 소거를 실현할 수 있다.

Claims (12)

  1. 기억 장치에 있어서,
    제1 임계치 신호 이상의 전기 신호가 인가됨으로써 기억 소자가 고 저항 값 상태로부터 저 저항 값 상태로 변화하도록 하고, 상기 제1 임계치 신호와는 극성이 상이한 제2 임계치 신호 이상의 전기 신호가 인가됨으로써 기억 소자가 저 저항 값 상태로부터 고 저항 값 상태로 변화하도록 하는 특성을 갖는 기억 소자와,
    상기 기억 소자와 직렬로 접속되고, 부하로 되는 회로 소자를 구비하는 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는 매트릭스 형상으로 배치됨과 함께, 각 메모리 디바이스의 하나의 단자는 공통 라인(common line)에 접속되고,
    전원 전위와 접지 전위의 중간 전위가 상기 공통 라인에 인가되는 기억 장치.
  2. 제1항에 있어서,
    상기 중간 전위는, 상기 기억 소자에 제1 임계치 신호 이상의 전기 신호를 인가하여 상기 기억 소자의 저항값이 높은 상태로부터 낮은 상태로 변하도록 하는 범위내와,
    상기 제1 임계치 신호 이상의 전기 신호를 인가함으로써, 저항값이 낮은 상태로 된 상기 기억 소자를 저 저항값 상태로부터 고 저항값 상태로 변할 수 있도록 하는 범위내로 설정되는 기억 장치.
  3. 제2항에 있어서,
    상기 중간 전위는 양호하게는 0.9V 내지 1.4V 범위내로 되는 기억 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 중간 전위는 상기 범위내에서 가장 낮은 전위로 선택되는 기억 장치.
  5. 제1항에 있어서,
    상기 기억 소자는, 제1 전극과 제2 전극의 사이에 기억층이 삽입되어 구성되고, 상기 제1 전극과 제2 전극의 사이에 제1 임계치 신호 이상의 전기 신호가 인가됨으로써 상기 기억 소자가 고 저항값 상태로부터 저 저항값 상태로 변하도록 하고, 상기 제1 전극과 제2 전극의 사이에 제2 임계치 신호 이상의 전기 신호가 인가됨으로써 상기 기억 소자가 저 저항값 상태로부터 고 저항값 상태로 변하도록 하는 기억 장치.
  6. 제1항에 있어서,
    상기 전기 신호는 전압 신호인 기억 장치.
  7. 기억 장치를 구비하는 반도체 장치에 있어서,
    상기 기억 장치는,
    제1 임계치 신호 이상의 전기 신호가 인가됨으로써 기억 소자가 고 저항 값 상태로부터 저 저항 값 상태로 변화하도록 하고, 상기 제1 임계치 신호와는 극성이 상이한 제2 임계치 신호 이상의 전기 신호가 인가됨으로써 기억 소자가 저 저항 값 상태로부터 고 저항 값 상태로 변화하도록 하는 특성을 갖는 기억 소자와,
    상기 기억 소자와 직렬로 접속되고, 부하로 되는 회로 소자를 구비하는 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는 매트릭스 형상으로 배치됨과 함께, 각 메모리 디바이스의 하나의 단자는 공통 라인에 접속되고,
    전원 전위와 접지 전위의 중간 전위가 상기 공통 라인에 인가되는 반도체 장치.
  8. 제7항에 있어서,
    상기 중간 전위는, 상기 기억 소자에 제1 임계치 신호 이상의 전기 신호를 인가하여 상기 기억 소자의 저항값이 높은 상태로부터 낮은 상태로 변하도록 하는 범위내와,
    상기 제1 임계치 신호 이상의 전기 신호를 인가함으로써, 저항값이 낮은 상태로 된 상기 기억 소자를 저 저항값 상태로부터 고 저항값 상태로 변할 수 있도록 하는 범위내로 설정되는 반도체 장치.
  9. 제8항에 있어서,
    상기 중간 전위는 양호하게는 0.9V 내지 1.4V 범위내로 되는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 중간 전위는 상기 범위내에서 가장 낮은 전위로 선택되는 반도체 장치.
  11. 제7항에 있어서,
    상기 기억 소자는, 제1 전극과 제2 전극의 사이에 기억층이 삽입되어 구성되고, 상기 제1 전극과 제2 전극의 사이에 제1 임계치 신호 이상의 전기 신호가 인가됨으로써 상기 기억 소자가 고 저항값 상태로부터 저 저항값 상태로 변하도록 하고, 상기 제1 전극과 제2 전극의 사이에 제2 임계치 신호 이상의 전기 신호가 인가됨으로써 상기 기억 소자가 저 저항값 상태로부터 고 저항값 상태로 변하도록 하는 반도체 장치.
  12. 제7항에 있어서,
    상기 전기 신호는 전압 신호인 반도체 장치.
KR1020050090374A 2004-09-29 2005-09-28 기억 장치 및 반도체 장치 KR20060051736A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00284500 2004-09-29
JP2004284500A JP2006099866A (ja) 2004-09-29 2004-09-29 記憶装置及び半導体装置

Publications (1)

Publication Number Publication Date
KR20060051736A true KR20060051736A (ko) 2006-05-19

Family

ID=36098851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050090374A KR20060051736A (ko) 2004-09-29 2005-09-28 기억 장치 및 반도체 장치

Country Status (5)

Country Link
US (1) US7242606B2 (ko)
JP (1) JP2006099866A (ko)
KR (1) KR20060051736A (ko)
CN (1) CN100481254C (ko)
TW (1) TWI289315B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
JP2006114087A (ja) * 2004-10-13 2006-04-27 Sony Corp 記憶装置及び半導体装置
JP4309877B2 (ja) * 2005-08-17 2009-08-05 シャープ株式会社 半導体記憶装置
JP2007080311A (ja) * 2005-09-12 2007-03-29 Sony Corp 記憶装置及び半導体装置
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP4195715B2 (ja) * 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置
US7397689B2 (en) * 2006-08-09 2008-07-08 Micron Technology, Inc. Resistive memory device
KR100855965B1 (ko) 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
KR100868101B1 (ko) 2007-01-08 2008-11-11 삼성전자주식회사 반도체 메모리 장치
KR100855585B1 (ko) * 2007-01-23 2008-09-01 삼성전자주식회사 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
CN101482977B (zh) * 2009-02-20 2011-04-27 南京师范大学 面向Microstation的植入式真三维立体显示方法
US8294488B1 (en) 2009-04-24 2012-10-23 Adesto Technologies Corporation Programmable impedance element circuits and methods
CN101872647B (zh) * 2009-04-27 2014-01-08 复旦大学 一次编程电阻随机存储单元、阵列、存储器及其操作方法
US8654561B1 (en) 2010-10-29 2014-02-18 Adesto Technologies Corporation Read methods, circuits and systems for memory devices
US9177639B1 (en) 2010-12-09 2015-11-03 Adesto Technologies Corporation Memory devices, circuits and methods having data values based on dynamic change in material property
JP5598338B2 (ja) 2011-01-13 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
US9099175B1 (en) 2011-03-01 2015-08-04 Adesto Technologies Corporation Memory devices and methods for read and write operation to memory elements having dynamic change in property
US8854873B1 (en) 2011-05-05 2014-10-07 Adesto Technologies Corporation Memory devices, architectures and methods for memory elements having dynamic change in property
TWI506627B (zh) 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
US9165648B1 (en) * 2011-12-23 2015-10-20 Adesto Technologies Corporation Resistive memory devices, circuits and methods having read current limiting
US9275731B1 (en) * 2012-10-05 2016-03-01 Marvell International Ltd. Systems and methods for increasing the read sensitivity of a resistive random access memory (RRAM)
CN106325764B (zh) * 2015-07-08 2021-02-26 群联电子股份有限公司 存储器管理方法、存储器控制电路单元与存储器存储装置
WO2019163567A1 (ja) * 2018-02-26 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置及び電子機器
US11164627B2 (en) * 2019-01-25 2021-11-02 Micron Technology, Inc. Polarity-written cell architectures for a memory device
WO2020177089A1 (zh) * 2019-03-06 2020-09-10 深圳市汇顶科技股份有限公司 具有差分架构的2t2r阻变式存储器、mcu及设备
US11145676B1 (en) * 2020-05-22 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19832995C1 (de) * 1998-07-22 1999-11-04 Siemens Ag Speicheranordnung aus einer Vielzahl von resistiven ferroelektrischen Speicherzellen
US6856536B2 (en) * 2002-08-02 2005-02-15 Unity Semiconductor Corporation Non-volatile memory with a single transistor and resistive memory element
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
US7298640B2 (en) * 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure

Also Published As

Publication number Publication date
CN100481254C (zh) 2009-04-22
TW200617989A (en) 2006-06-01
CN1770319A (zh) 2006-05-10
US7242606B2 (en) 2007-07-10
US20060067114A1 (en) 2006-03-30
JP2006099866A (ja) 2006-04-13
TWI289315B (en) 2007-11-01

Similar Documents

Publication Publication Date Title
KR20060051736A (ko) 기억 장치 및 반도체 장치
KR101265325B1 (ko) 기억 장치 및 반도체 장치
KR101207157B1 (ko) 기억 장치 및 반도체 장치
KR101263017B1 (ko) 기억 장치 및 반도체 장치
US7471543B2 (en) Storage device and semiconductor device
KR101222826B1 (ko) 메모리 및 반도체 장치
JP4385778B2 (ja) 記憶装置
KR101275988B1 (ko) 메모리 장치
JP2007018615A (ja) 記憶装置及び半導体装置
KR101265885B1 (ko) 기억 장치 및 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application