KR101415233B1 - 자기 비트 셀 엘리먼트들을 위한 비대칭 기록 방식 - Google Patents

자기 비트 셀 엘리먼트들을 위한 비대칭 기록 방식 Download PDF

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Abstract

자기 비트 셀 엘리먼트들에 대한 비대칭 스위칭이 정의된다. 메모리 및 다른 디바이스들에 대한 자기 비트 셀은 MTJ 구조에 결합되는 트랜지스터를 포함한다. 비트 라인은 비트 셀의 하나의 단자에서 MTJ 구조에 결합된다. 비트 셀의 다른 단자에서, 소스 라인은 트랜지스터의 소스/드레인 단자에 결합된다. 비트 라인은 제 1 전압을 제공하는 비트 라인 구동기에 의해 구동된다. 소스 라인은 제 2 전압을 제공하는 소스 라인 구동기에 의해 구동된다. 제 2 전압은 제 1 전압보다 더 크다. 소스 라인에 더 높은 제 2 전압을 인가하는 것 그리고/또는 자기 비트 셀 엘리먼트 내에서의 전체적인 기생 저항을 줄이는 것 중에서 하나 또는 그 결합에 의해, 비트 셀 및 MTJ 구조의 스위칭 특성들이 개선되고 더 신뢰성있게 된다.

Description

자기 비트 셀 엘리먼트들을 위한 비대칭 기록 방식{ASYMMETRIC WRITE SCHEME FOR MAGNETIC BIT CELL ELEMENTS}
[0001] 본 교시들은 일반적으로 자기 메모리에 관한 것으로서, 특히 자기 비트 셀 엘리먼트들(magnetic bit cell elements)에 있어서의 비대칭적인 기록 방식(asymmetric write scheme)에 관한 것이다.
[0002] 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory, MRAM) 기술의 발전 및 성장은 다양한 임베디드 및 독립형의 비휘발성 메모리 응용들에 대해 MRAM을 선택할 수 있는 실행가능성을 증가시켰다. 데이터를 전기 전하로서 저장하는 대신, MRAM은 데이터를 자기 모멘트(magnetic moment)로서 저장한다. MRAM 감지(sensing)는 자기 터널 접합(magnetic tunnel junction, MTJ)들에서 일어나는 자기 저항 효과(magnetoresistive effect)를 이용한다. 도 1a는 자기 터널 접합(MTJ)(10)을 도시하는 블록도이다. MTJ(10)는 자기층(101), 절연층(103), 자기층(102), 상부 컨택(104), 및 기판(100)에 결합된 하부 컨택(105)을 포함한다. 자기층들(101-102)은, 코발트-철(cobalt-iron) 또는 이와 유사한 것을 포함하는, 다양한 전이 금속 강자성체들(transitional-metal ferromagnets) 및 기타 자기 물질들로부터 구성되거나, 또는 다양한 합성 반강자성(synthetic antiferromagnetic, SAF) 및 반강자성(antiferromagnetic, AFM) 층들의 결합 층들로부터 또한 구성될 수 있다. 절연층(103)은 또한, 이를 테면 산화 마그네슘(magnesium oxide) 등과 같은 다양한 절연 물질들로부터 구성될 수 있다. MTJ(10)에 인가되는 전류 또는 전압 레벨이 자기층들(101-102)의 상대적인 자기 방위들(relative magnetic orientations)을 제어할 것이다. 하나의 경우에 있어서, 특정의 전류 또는 전압 레벨을 인가하는 것은, 자기층(101) 내의 자기 방위로 하여금 자기층(102)의 자기 방위에 대해 역평행(anti-parallel)이 되게 할 것이다. 유사하게, 다른 전류 또는 전압 레벨은 자기층들(101-102)의 자기 방위들이 동일하거나 또는 평행이 되게 할 것이다.
[0003] 자기층들(101-102)의 자기 방위들이 평행할 경우, 자기 방위들이 역평행할 경우보다, 전자들이 절연층(103)을 통해 터널링할 가능성이 더 클 것이다. 이러한 자기 저항 효과는, 자기층들(101-102)의 자기 방위들이 역평행할 경우에는 MTJ(10)의 저항이 높아지게 하고, 자기 방위들이 평행할 경우에는 MTJ(10)의 저항이 낮아지게 한다. 이러한 저항을 측정함으로써, MTJ(10)에 의해 저장되는 데이터의 값이 결정될 수 있다.
[0004] MTJ(10)와 같은 많은 MTJ 메모리들의 구성에서, 자기층들 중 하나는 일반적으로 고정된 자기 방위를 갖는 한편, 다른 층은 특정의 전류 또는 전압의 인가에 따라 그것의 자기 방위가 변경될 수 있는 자유 플로팅층(free floating layer)이다.
[0005] 도 1b는 단일 MTJ 엘리먼트(106)에 기초하는 프로그램가능 스핀-논리 디바이스(programmable spin-logic device)(11)를 도시하는 블록도이다. 프로그램가능 스핀-논리 디바이스(11)와 같은 스핀-논리 디바이스는, 논리 게이트들과 같은 다양한 논리 엘리먼트들 안에 있는 하나 또는 그 보다 많은 자기 저항 디바이스들의 구성이다. 논리 기능은 종종 자기 저항 디바이스들의 스위칭 임계치들(switching thresholds)을 조종(manipulate)함으로써 얻어지며, 이러한 디바이스들을 특정의 구성으로 배치한다. 도시된 프로그램가능 스핀-논리 디바이스(11)는, 이를 테면 AND, OR, NAND, NOR 및 이와 유사한 것과 같은 다양한 논리 게이트들로서 구성될 수 있는 이러한 스핀-논리 디바이스의 단지 하나의 예일 뿐이다.
[0006] 프로그램가능 스핀-논리 디바이스(11)의 코어에 MTJ 엘리먼트(106)가 있다. 이러한 MTJ 엘리먼트(106)는 자기층들(107 및 109)로 구성되는 바, 이러한 2개의 자기층들(107 및 108) 사이에는 절연층(109)이 배치되어 있다. 프로그램가능 엘리먼트로서의 MTJ 엘리먼트(106)의 동작은 MTJ(10)(도 1)와 관련하여 설명된 동작과 유사하다. 자기층들(107 및 108)의 상대적인 자기 방위들이 MTJ 엘리먼트(106)에 저장된 데이터를 결정한다. MTJ 엘리먼트(106)에 데이터를 기록하는 것은, 자유 자기층(free magnetic layer)의 자기 방위를 스위치시킬 수 있도록 충분한 전류 또는 전압을 인가하는 것을 포함한다. 프로그램가능 논리 엘리먼트를 생성하기 위해, 자기층(107)에 결합되는 3개의 입력 컨택들(110-112)이 제공되며, 출력 컨택(113)이 자기층(108)에 결합된다.
[0007] 실제로, 입력 컨택들(110-112)은 같은 크기의 양의 전류 또는 음의 전류, ±IA, ±IB, 및 ±IC에 의해 동작된다. 자기층들(107 및 108)은 각각 ±M1 및 ±M2의 자성(magnetism)을 갖는 바, 여기서 ±는 자기층들(107 및 108) 중 어느 하나의 자기 방위를 나타낸다. 자기층들(107 및 108)은 또한 각각 HC1 및 HC2의 상이한 보자력(coercive field)들을 갖는 바, HC2가 HC1 보다 더 크다. 개별적으로, 전류들 IA, IB 및 IC 중 어느 것을 인가하는 것은, M1 또는 M2 중 어느 하나를 반전시킬 수 있을 정도로 충분한 자기장을 발생시키기에는 불충분하다. 하지만, IA 및 IB가 함께 인가될 경우, 충분한 자기장이 발생되어 자기층(107)의 M1을 반전시키며, 한편, 보자력 HC2는 반전을 견뎌낼 수 있을 정도로 여전히 충분히 크다. 3개의 모든 전류들이 함께 인가될 경우, 결합된 자기장은 M1과 M2 모두를 반전시키기에 충분하다. 따라서, 자기층들(107 및 108) 간의 초기 설정(set-up) 관계를 조종함으로써, MTJ 엘리먼트(106) 및 오직 입력 컨택들(110 및 111)만을 이용하여 AND 및 OR 게이트들이 구성될 수 있으며, 만일 제 3 입력 컨택(112)이 이용된다면, NAND 및 NOR 게이트들이 구성될 수도 있다.
[0008] 도 2는 STT(spin torque transfer) MTJ 디바이스(20)의 등가 회로를 도시하는 개략도이다. 이러한 STT MTJ 디바이스(20)는 MRAM과 같은 메모리로서, 또는 AND 게이트와 같은 몇몇 다른 타입의 스핀-논리 디바이스로서 구현될 수 있다. STT 기술은 물리적인 시스템에 직접 토크를 가하기 위해 스핀-정렬된 또는 분극화된 전자들을 이용한다. 구체적으로, 전자들이 고정된(pinned) 두꺼운 자기층 내로 흐를 때, 이들은 분극화된다. 이러한 분극화된 전자들이 자유층 가까이에 가게 되면, 이들은 토크를 가하여, 가까운 층의 자기 방위를 변경하게 될 것이다.
[0009] 자신의 고유 저항 때문에, MTJ(200)는 개략도 내에서 저항기에 의해 표현된다. 이러한 저항은 MTJ(200) 상에서 전압 강하(VMTJ)를 야기할 것이다. MTJ(200)는 한쪽에서는 비트 라인(202)에 결합되고, 다른 쪽에서는 트랜지스터(201)의 드레인 컨택에 결합된다. 트랜지스터(201)는 그 소스 컨택에서 소스 라인(203)에 결합되고, 그 게이트 컨택에서 워드 라인(204)에 결합된다. STT MTJ 디바이스(20)에 데이터를 기록하기 위해, 워드 라인(204)에 전압(VWL)이 인가된다. VWL은 동작 조건들(operational conditions)에 있어서 트랜지스터(201)를 턴온시키기에 충분하도록 설계된다.
[0010] MTJ(200)에 기록되는 값은, STT MTJ 디바이스(20)가 트랜지스터(201)를 어떻게 로드(load)시키느냐에 의존할 것이다. 워드 라인(204)이 활성화됨에 따라 비트 라인(202) 상에 전압(VBL)이 인가되고, 소스 라인(203)이 비교적 낮은 전압을 갖는 경우, MTJ(200)에 논리 '1'이 기록될 것이다. 이러한 바이어싱 어레인지먼트(arrangement)를 갖는 STT MTJ 디바이스(20) 내에서의 전류 방향은 비트 라인(202)으로부터 소스 라인(203) 쪽으로의 전류 흐름을 생성한다. MTJ(200)를 지나는 이러한 전류 방향은 논리 '1'을 나타내는 적절한 상대적인 자기층 자기 방위들을 설정한다. 대조적으로, 워드 라인(204)이 활성화됨에 따라 소스 라인(203)에 전압(VSL)이 인가되고, 비트 라인(202)이 비교적 낮은 전압을 갖는 경우, STT MTJ 디바이스(20) 내에서의 전류 흐름은 반대 방향이 된다(즉, 소스 라인(203)으로부터 비트 라인(202) 쪽으로 향한다). 이러한 전류 방향은 MTJ(200) 내에서 논리 '0'을 나타내도록 적절한 자기층 자기 방위들을 설정한다. MTJ(200) 내의 고유 저항은 '0' 기록 프로세스(write '0' process)에서 소스 로딩 효과(source loading effect)를 일으키기 때문에, 이러한 타입의 구성에서 '0'을 기록하는 것이 더욱 곤란하다. 또한, '0'을 생성하는 MTJ(200) 내에서의 상태 변경을 트리거(trigger)하기 위해서 STT MTJ 디바이스(20)에 전압들이 더 오래 인가될 것이기 때문에, 전력이 낭비된다.
[0011] MTJ(200)는 다양한 다른 방식들로 STT MTJ 디바이스(20) 내에 결합될 수 있다는 것을 주목해야 한다. 도 1a에 도시된 바와 같이, MTJ(이를 테면, MTJ(200)) 내의 자기층들 중 하나는 종종 고정된 자기 방위를 가질 것인 반면, 다른 자기층은 자유로운 플로팅 자기 방위를 갖는다. 일반적으로 MTJ(200) 내에서 가장 높은 저항을 산출하게 될 전류 흐름의 방향은, 전류 흐름이 고정된 또는 기준(reference) 자기 방위층으로부터 자유층으로 이동할 때 이루어진다. 따라서, 도 2에 도시된 구성에서, MTJ(200)의 자유 플로팅 자기층쪽은 트랜지스터(201)에 연결되고, MTJ(200)의 고정된 자기층쪽은 비트 라인(202)에 결합된다. 따라서, 비트 라인(202)이 소스 라인(203)에 대해 비교적 낮은 또는 제로 전압으로 바이어스되는 '0' 기록 프로세스에서, 전류는 소스 라인(203)으로부터 비트 라인(202)으로의 방향으로 흐른다. 자유 자기층으로부터 고정된 또는 기준 자기층으로 흐르는 이러한 전류 방향으로 인해 저항이 더 높게 되면, MTJ(200) 양단의 전압 강하(VMTJ)가 더 높아지게 되는데, 이는 트랜지스터(201)에 소스 로딩 효과를 증가시킴으로써, MTJ(200)에 '0'을 실제로 기록하는 것을 더욱 곤란하게 한다. 자유 자기층이 비트 라인(202)에 결합되고 기준 자기층의 트랜지스터(201)에 결합되는 대안적인 구성들에서는, '1'을 기록하기 위한 프로세스가 더욱 곤란해질 것이다.
[0012] 도 3은 자기 메모리(30)를 도시하는 개략도이다. 자기 메모리(30)는 다수의 MTJ 메모리 유닛들(301)의 어레이(300)를 포함한다. 다수의 MTJ 메모리 유닛들(301)은 어레이(300) 내에 컬럼들(302)로 배열된다. 컬럼들(302)의 라인들 내의 생략 부호(306)는 그 컬럼들(302) 내에 다수의 부가적인 MTJ 메모리 유닛들(301)이 존재함을 나타낸다. 다수의 MTJ 메모리 유닛들(301) 각각은 (저항기로서 나타낸) STT MTJ 구조(309) 및 트랜지스터(310)를 포함한다. 다수의 MTJ 메모리 유닛들(301)은 소스 라인들(307) 및 비트 라인들(308)에 결합된다. 다수의 MTJ 메모리 유닛들(301)은 또한, 충분한 전압이 인가될 때 기록 동작을 트리거하는 워드 라인들(305)에 결합된다. 데이터를 기록하기 위한 특정 메모리 셀을 선택하기 위해, 일련의 컬럼 스위치들(304)이 컬럼들(302) 각각을 위해 준비된다. 단일 세트의 소스 및 비트 라인 구동기들(303)을 이용하여, 어레이(300)의 소스 라인들(307) 및 비트 라인들(308) 각각을 구동시킨다. 기록 커맨드(write command)가 수신될 경우, 이러한 기록 커맨드와 함께 어드레스가 수신되는 바, 이는 디코드될 경우, 자기 메모리(30)로 하여금 컬럼 스위치들(304) 중에서 적절한 컬럼 스위치들을 개방 또는 폐쇄시킨다. 컬럼 스위치들(304) 중에서 폐쇄된 컬럼 스위치들은, 디코드된 어드레스에 의해 지정되는 메모리 셀들에 해당하는 소스 라인들(307) 및 비트 라인들(308) 중 적절한 것들에게 소스 및 비트 라인 구동기들(303)로부터의 전압을 제공한다. 따라서, 소스 및 비트 라인 구동기들(303)에 의해 제공되는 전압은 어드레스와 연관된 적절한 메모리 셀에만 인가될 것이다.
[0013] 본 교시들의 다양한 실시예들은 자기 비트 셀 디바이스들에 대한 비동기 스위칭 방식에 관한 것이다. 예시적인 자기 비트 셀들은 STT MTJ 구조에 결합되는 트랜지스터를 포함한다. 비트 셀의 하나의 단자에서, 비트 라인은 STT MTJ 구조에 결합된다. 비트 셀의 다른 단자에서, 소스 라인은 트랜지스터의 소스/드레인 단자에 결합된다. 비트 라인은, 이 비트 라인에 제 1 전압을 제공하는 비트 라인 구동기에 의해 구동된다. 소스 라인은, 이 소스 라인에 제 2 전압을 제공하는 소스 라인 구동기에 의해 구동된다. 제 2 전압은 제 1 전압 보다 더 크다. MRAM 어레이 구성에 있어서, 소스 라인에 더 높은 제 2 전압을 인가하는 것 그리고/또는 전체적인 비트 라인 및 소스 라인 기생 저항을 감소시키는 것 중에서 하나 또는 이들의 결합에 의해, 비트 셀 및 STT MTJ 구조의 스위칭 특성들이 개선되고 더 신뢰성있게 된다.
[0014] 본 교시들의 대표적인 실시예들은 자기 비트 셀 기록 회로들에 관한 것이다. 이러한 기록 회로들은 제 1 전압을 인가하는 제 1 기록 구동기(write driver), 제 1 전압 보다 더 높은 제 2 전압을 인가하는 제 2 기록 구동기, 및 하나의 단자에서 제 1 기록 구동기에 결합되고, 다른 단자에서 제 2 기록 구동기에 결합되는 적어도 하나의 MTJ 구조를 포함하며, 이러한 MTJ 구조는 제 1 상태로부터 제 2 상태로 변경하기 위한 제 1 전압을 수신하고, 제 2 상태로부터 제 1 상태로 변경하기 위한 제 2 전압을 수신한다.
[0015] 본 교시들의 추가적인 대표적인 실시예들은 다수의 메모리 컬럼들을 포함하는 MRAM 디바이스들에 관한 것이다. 이러한 메모리 컬럼들 각각은 적어도 하나의 자기 비트 셀을 갖는다. MRAM 디바이스들은 또한 다수의 소스 라인들을 갖는다. 이러한 소스 라인들 각각은 메모리 컬럼들 중 해당하는 컬럼과 연관되며, 이 해당하는 컬럼의 자기 비트 셀의 하나의 단자에 결합된다. MRAM 디바이스들은 또한 다수의 비트 라인들을 갖는다. 이러한 비트 라인들 각각은 해당하는 컬럼과 연관되며, 해당하는 컬럼의 자기 비트 셀의 다른 단자에 결합된다. MRAM 디바이스들은 또한 다수의 제 1 구동기들을 갖는다. 이러한 제 1 구동기들 각각은 해당하는 소스 라인에 결합되며, 자기 비트 셀을 제 1 상태로부터 제 2 상태로 변경하기 위해 제 1 구동기 전압을 인가한다. MRAM 디바이스들은 또한 다수의 제 2 구동기들을 갖는다. 이러한 제 2 구동기들 각각은 해당하는 비트 라인에 결합되며, 자기 비트 셀을 제 2 상태로부터 제 1 상태로 변경하기 위해 제 2 구동기 전압을 인가한다.
[0016] 본 교시들의 또 추가적인 대표적인 실시예들은 자기 비트 셀 엘리먼트의 MTJ 구조에 기록하기 위한 방법들에 관한 것이다. 이 방법들은, MTJ 구조와 관련된 워드 라인 상에서 기록 신호를 수신하는 단계, 기록 신호에 응답하여, MTJ 구조에 기록될 기록 데이터를 검출하는 단계, 및 기록 데이터가 제 1 값인 것에 응답하여, MTJ 구조의 하나의 단자에 결합된 비트 라인 상에서 제 1 전압을 수신하는 단계를 포함한다. 제 1 전압은 MTJ 구조가 제 1 상태로부터 제 2 상태로 변경되게 한다. 이러한 방법들은 또한, 기록 데이터가 제 2 값인 것에 응답하여, MTJ 구조의 다른 단자에 결합된 소스 라인 상에서 제 2 전압을 수신하는 단계를 포함한다. 제 2 전압은 제 1 전압 보다 더 높으며, MTJ 구조가 제 2 상태로부터 제 1 상태로 변경되게 한다.
[0017] 본 교시들의 부가적인 대표적인 실시예들은 자기 비트 셀 엘리먼트의 MTJ 구조에 기록하기 위한 방법들에 관한 것이다. 이러한 방법들은, MTJ 구조와 연관된 워드 라인 상에서 기록 신호를 수신하는 단계, 기록 신호에 응답하여, MTJ 구조에 기록될 기록 데이터를 검출하는 단계, 및 기록 데이터가 제 1 값인 것에 응답하여, MTJ 구조의 하나의 단자에 결합된 비트 라인 상에서 제 1 전압을 수신하는 단계를 포함한다. 제 1 전압은 MTJ 구조가 제 1 상태로부터 제 2 상태로 변경되게 한다. 이러한 방법들은 또한, 기록 데이터가 제 2 값인 것에 응답하여, MTJ 구조의 다른 단자에 결합된 소스 라인 상에서 제 2 전압을 수신하는 단계를 포함한다. 이러한 제 2 전압은 제 1 전압 보다 더 높으며, MTJ 구조가 제 2 상태로부터 제 1 상태로 변경되게 한다.
[0018] 본 교시들의 다른 대표적인 실시예들은 자기 비트 셀 엘리먼트의 MTJ 구조에 기록하기 위한 시스템들에 관한 것이다. 이러한 시스템들은, MTJ 구조와 연관된 워드 라인 상에서 기록 신호를 수신하기 위한 수단, 기록 신호에 응답하여 실행가능하며, MTJ 구조에 기록될 기록 데이터를 검출하기 위한 수단, 기록 데이터가 제 1 값인 것에 응답하여 실행가능하며, MTJ 구조의 하나의 단자에 결합된 비트 라인 상에서 제 1 전압을 수신하기 위한 수단―제 1 전압은 MTJ 구조가 제 1 상태로부터 제 2 상태로 변경되게 함―, 및 기록 데이터가 제 2 값인 것에 응답하여 실행가능하며, MTJ 구조의 다른 단자에 결합된 소스 라인 상에서 제 2 전압을 수신하기 위한 수단―제 2 전압은 제 1 전압 보다 더 높으며, MTJ 구조가 제 2 상태로부터 제 1 상태로 변경되게 함―을 포함한다.
[0019] 상기에서는 하기의 상세한 설명이 보다 잘 이해될 수 있도록 하기 위해 본 개시의 특징들 및 기술적인 장점들을 다소 대략적으로 약술하였다. 본 개시의 청구항들의 주제를 형성하는 부가적인 특징들 및 장점들이 하기에 설명될 수 있다. 당업자라면 개시되는 개념 및 특정의 양상들이 본 개시의 동일한 목적들을 수행하기 위해 다른 구조들을 변경 또는 설계하기 위한 기초로서 용이하게 이용될 수 있다는 것을 이해할 수 있을 것이다. 또한, 당업자라면 이러한 동등한 구성들이 첨부된 청구항들에서 설명되는 본 개시의 기술을 벗어나지 않는다는 것을 인식해야한다. 추가적인 목적들 및 장점들과 함께, 그 구성 및 동작 방법 둘 모두에 있어서 본 개시의 특징인 것으로 여겨지는 신규한 특징들은, 첨부 도면들과 관련하여 고려될 때 하기의 설명으로부터 더 잘 이해될 수 있다. 하지만, 각 도면들은 단지 예시 및 설명의 목적을 위해 제공되는 것이며, 본 개시의 범위들(limits)을 정의하는 것으로서 의도되지 않는다는 것이 명백히 이해된다.
[0020] 본 교시들을 보다 완전하게 이해할 수 있도록, 이제, 첨부 도면들과 관련하여 하기의 설명에 대한 참조가 이루어진다.
[0021] 도 1a는 자기 터널 접합(MTJ)을 도시하는 블록도이다.
[0022] 도 1b는 MTJ 스핀-논리 디바이스를 도시하는 블록도이다.
[0023] 도 2는 STT(spin torque transfer) MTJ 디바이스의 등가 회로를 도시하는 개략도이다.
[0024] 도 3은 자기 메모리를 도시하는 개략도이다.
[0025] 도 4는 도 3의 자기 메모리 내의 컬럼의 MTJ 컬럼 등가 회로를 도시하는 개략도이다.
[0026] 도 5는 STT MTJ 메모리 셀을 지나는 전류 흐름을 비트 셀 바이어싱 전압의 함수로서 도시하는 히스테리시스(hysteresis) 그래프이다.
[0027] 도 6은 MTJ 구조 양단의 전압 강하(VMTJ)를 비트 셀 바이어스 전압의 함수로서 도시하는 히스테리시스 그래프이다.
[0028] 도 7은 본 교시들의 일 실시예에 따라 구성되는 메모리 셀의 대표적인 개략도이다.
[0029] 도 8은 본 교시들의 일 실시예에 따라 구성되는 STT MTJ MRAM 셀에 대한 성능 기록(performance record)이다.
[0030] 도 9는 본 교시들의 일 실시예에 따라 구성되는 자기 메모리를 도시하는 개략도이다.
[0031] 도 10은 본 교시들의 일 실시예에 따라 구성되는 STT MTJ MRAM 셀에 대한 성능 기록이다.
[0032] 도 11은 MTJ 메모리 설계(T1)에 대한 스위칭 특성들의 그래프이다.
[0033] 도 12는 본 교시들의 일 실시예에 따라 구성되는 제 1 MTJ 메모리 설계 및 제 2 MTJ 메모리 설계의 스위칭 특성들의 그래프이다.
[0034] 도 13은 본 교시들의 일 실시예에 따라 구성되는 셀 선택 회로를 도시하는 논리도이다.
[0035] 도 14는 본 교시들의 일 실시예에 따라 구성되는 셀 선택 회로를 도시하는 논리도이다.
[0036] 도 15는 본 교시들의 일 실시예에 따라 구성되는 자기 비트 셀 디바이스를 도시하는 블록도이다.
[0037] MRAM, 스핀-논리 디바이스들 또는 이와 유사한 것에서 이용되는 것들과 같은 자기 비트 셀 엘리먼트들은, 전력 절감 목적들을 위해 다수의 내부 네트워크들을 유지하는 시스템들에서 이용될 수 있다. 이러한 시스템들은, 이동 디바이스들, 이동 전화들 및 이와 유사한 것과 같은 디바이스들을 포함한다. 이러한 디바이스의 코어 네트워크는 일반적으로, 그 디바이스의 코어 기능(core functionality)을 동작시키는 회로인 것으로 고려된다. 디바이스는 또한, 이러한 디바이스와 외부 컴포넌트들 또는 디바이스들 간의 모든 외부 통신을 취급하는 입/출력(I/O) 네트워크를 가질 수 있다. 코어 네트워크는 디바이스 외부의 신호들을 송신 또는 수신하기 위해 I/O 네트워크와 통신할 것이다. 종종, I/O 네트워크는 코어 네트워크와 상이한 더 높은 전압 레벨에서 동작할 것이다. 이러한 더 높은 전압은, 송신기들, 수신기들 및 이와 유사한 것과 같은, 더 많은 전력을 소모하는 컴포넌트들을 구동시키는 데에 이용될 수 있다. 이러한 경우들에서, 코어 네트워크는 다수의 레벨 시프터들을 통해 I/O 네트워크와 통신하는 바, 이러한 레벨 시프터들은 2개의 네트워크들 사이에서 전압 레벨들을 시프트시킨다.
[0038] 이러한 디바이스들에서, MRAM 또는 가능하게는 스핀-논리 디바이스는 종종 코어 네트워크의 일부이다. 따라서, 이러한 엘리먼트들에 제공되는 전압은 더 낮은 코어 전압에 기초한다. 상기 주목한 바와 같이, STT MTJ 디바이스 내에서의 소스 로딩 효과는 (고정된 또는 기준 자기층 또는 더 높은 보자력을 갖는 자기층이 비트 라인에 결합될 때) 종종 셀의 메모리 또는 프로그램가능 부분에 '0'을 기록하는 것을 더욱 곤란하게 한다. 동작에 있어서, 이러한 STT MTJ 디바이스들은 또한 일반적으로 더 낮은 코어 전압들에 의해 전력을 공급받기 때문에, '0'을 기록하는 것의 곤란성들이 훨씬 더 심해질 수 있다.
[0039] 도 4는 도 3의 자기 메모리(30) 내의 컬럼(302)의 MTJ 컬럼 등가 회로(40)를 도시하는 개략도이다. MTJ 메모리 유닛(301)(도 3)과 같은 메모리 셀의 적절한 동작을 보장하기 위해, MTJ 구조(309)(도 3) 양단에서 특정의 전압 강하들이 유지될 것이다. 이러한 특정의 전압 강하들은 평행한 자기 방위와 역평행한 자기 방위 사이에서 MTJ 구조(309)(도 3)의 스위칭을 제어하며, 이에 따라 메모리 값들을 스위칭할 것이다. 하지만, 동작에 있어서, 기생 저항들은 MTJ 구조(309)(도 3)의 각 단자에 불충분한 전압들이 인가되게 할 수 있으며, 그리고 심지어 그 이전에, 트랜지스터(310)(도 3)의 단자들에 불충분한 전압들이 인가되게 할 수 있다. 이러한 기생 저항들은 MTJ 컬럼 등가 회로(40)에 도시된다. 컬럼(302)(도 3)의 전체 길이에 있어서, 등가의 기생 저항, 즉, 소스 및 비트 라인 구동기들(303)(도 3)로부터 비롯된 구동기 저항(400), 컬럼 스위치들(304)(도 3)로부터 비롯된 스위치 저항(401), 자기 메모리(30)(도 3)의 도전성 트레이스들(conducting traces) 내의 고유 저항으로부터 비롯된 도전성 트레이스 저항(402), 트랜지스터(310)(도 3)로부터 비롯된 XTOR 저항(403), 및 이후 MTJ 구조(309)(도 3) 자체로부터 비롯된 MTJ 저항(404)이 존재한다. 따라서, MTJ 구조(309)(도 3)의 각 단자에서 나타나는 전압들은 각각의 유효 저항들에 의해 야기되는 전압 강하들 만큼 감소될 것이다. MTJ 구조(309)(도 3) 상에서의 결과적인 스위칭 조건들은, 다양한 시간들에서, 적절한 동작을 보장하기에 불충분할 수 있는데, 이는 MTJ 메모리 유닛(301)(도 3)의 전체 동작에 영향을 준다. 또한, 트랜지스터(310)(도 3)의 단자들에 인가되는 전압 또한 트랜지스터(310)(도 3)를 활성화시키기에 충분하지 않을 수 있다. 이러한 구성에 의해 적절한 동작이 보장되지 않기 때문에, 자기 메모리(30)(도 3)의 동작은 신뢰성이 없게 될 것이다.
[0040] 도 5는 STT MRAM 메모리 셀을 지나는 전류 흐름(500)을 비트 셀 바이어싱 전압(501)의 함수로서 도시하는 히스테리시스 그래프(50)이다. 도 5에 도시된 히스테리시스 그래프(50)는, MTJ 자유층이 STT MRAM 트랜지스터의 소스 라인에 결합되는 한편 MTJ 기준층이 비트 라인에 결합되는 STT MRAM 내에서의 전류 흐름(500)을 나타낸다. 비트 셀 바이어싱 전압(501)은 소스 라인 전압(VSL) 마이너스 비트 라인 전압(VBL)에 의해 표현된다. 포인트(503)에서, MTJ를 지나 흐르는 전류는 포인트(502)에서 대략 90㎂로부터 대략 130㎂로 점프한다. 따라서, MTJ 내에서의 저항이 감소되는 바, 이는 더 높은 저항 상태로부터 더 낮은 저항 상태로의 MTJ 스위칭을 나타낸다. 이러한 스위칭 포인트는 소스 라인에서의 대략 1.4V 및 비트 라인에서의 0V의 전압에 해당한다.
[0041] 비트 셀 바이어스 전압(501)이 감소함에 따라, MTJ를 통해 흐르는 전류의 방향이 궁극적으로 반전된다. 포인트(505)에서, MTJ를 통해 흐르는 전류는 대략 -130㎂에 도달한다. 그런 다음, 포인트(504)에서 대략 -90㎂로 강하된다. 따라서, MTJ는 포인트들(505/504)에서 자신의 낮은 저항 상태로부터 자신의 더 높은 저항 상태로 스위치된다. 포인트들(504/505)에서의 비트 셀 바이어스 전압(501)은, 소스 라인 상에서 0V를 갖는 상태로 비트 라인 상에서 대략 -700mV 이다.
[0042] MTJ의 스위칭 특성들을 분석함에 있어서, 히스테리시스 그래프(50)로부터, MTJ 스위칭은 비대칭적인 전압들에서 일어난다는 것을 알 수 있다. 따라서, MTJ 스위칭이 완료되기 위해서는, VBL은 1V 보다 더 낮을 수 있으며, VSL은 1.4V 보다 커야 한다. 많은 응용들에 있어서, 비대칭 바이어싱 보다 대칭 바이어싱을 제공하는 것이 덜 복잡하다. 하지만, MTJ 구조들의 한계들이 이러한 구성들을 방해할 것이다. 분명하게는, VBL 및 VSL 모두가 700mV(-/+)의 값으로 바이어스되었다면, MTJ는 더 낮은 저항 상태로부터 더 높은 저항 상태로 스위치될 수 있지만, 높은 저항 상태로부터 더 낮은 저항 상태로는 스위치되지 않을 것이다. 역으로, VBL 및 VSL 모두가 1.4V로 바이어스되었다면, MTJ는 높은 저항 상태로부터 스위치될 수 있지만, 스펙트럼의 다른 단부에서, MTJ 구조는 낮은 저항으로부터 높은 저항으로 상태들을 스위칭한 후 브레이크다운(breakdown)될 수 있다. 포인트(506)는 MTJ 구조가 브레이크다운되기 시작하는 포인트를 나타낸다. 포인트(506)에서 MTJ 비트 셀 구조 양단의 전압 강하는 대략 -1.4V 이다. 이러한 동작 조건들은 더욱 더 악화될 수 있는 바, 프로세스 코너들(process corners)에 있어서의 변동들에 의해 브레이크다운이 더 일찍 일어나거나 또는 상이한 전압 강하들에서 스위칭이 일어난다. 따라서, 신뢰성있는 동작을 유지하기 위해서는, 대칭적인 바이어싱 메커니즘은 이용될 수 없다.
[0043] 도 6은 MTJ 구조 양단의 전압 강하(VMTJ)(600)를 비트 셀 바이어스 전압(601)의 함수로서 도시하는 히스테리시스 그래프(60)이다. MTJ 구조의 스위칭은 포인트들(602/603) 및 포인트들(604/605)에서 일어나는 것으로 나타나있다. 다시 말해서, 히스테리시스 그래프(60)에 나타낸 바와 같이, 포인트들(602/603)에서의 스위치는 대략 1.4V의 VSL과 0V의 VBL에 의해 일어나며, 그리고 포인트들(604/605)에서의 스위치는 대략 -700mV의 VBL과 0V의 VSL에 의해 일어난다. 포인트들(602/603) 스위치에서의 VMTJ(600)는 포인트 602에서는 대략 -450mV이고, 포인트 603에서는 대략 -520mV 이다. 비트 셀 바이어스 전압(601)이 1.5V를 초과하여 증가함에 따라, 히스테리시스 그래프(60)에 있어서의 추세는 VMTJ(600)가 단지 천천히 증가함을 암시(suggest)하는 바, 곡선의 기울기는 -600mV의 전압 강하에 이르기 전에 0에 접근하는 것으로 보인다.
[0044] 포인트들(604/605)에서의 스위치를 고려하면, VMTJ(600)는 포인트(604)에서는 대략 520mV이고, 포인트(605)에서는 대략 450mV 이다. 포인트들(604/605)에서의 이러한 스위치 이후에(beyond), 더 큰 전압이 VBL에 인가됨에 따라, VMTJ(600)의 해당하는 값은 정상 레이트(steady rate)로 계속해서 증가한다. 하지만, 포인트(606)에서, 일단 VMTJ(600)가 대략 1V에 도달하면, MTJ 구조의 브레이크 다운될 위험이 극적으로 증가한다. MTJ 구조가 브레이크다운될 경우, 이는 그 구조가 브레이크다운 상태들을 빠져나갈 때까지 더 이상 메모리 회로로서 신뢰성있게 이용될 수 없다. 따라서, VMTJ(600)의 상황에서 MTJ에 대한 스위칭 특성들을 분석함에 있어서, 회로는 VMTJ(600)를 대략 1V 보다 더 낮은 양으로 제한하고자 시도해야 한다.
[0045] 도 5 및 도 6, 그리고 본 출원에 대해 제공되는 다른 도면들 각각과 관련하여 개시되는 전압 및 전류 값들은 단지 예들일 뿐이며, 이러한 값들을 나타낼 수 있는 임의의 이러한 값들 또는 물질들로 본 교시들의 범위 및 응용을 제한하는 것으로 의도되지 않는다는 것을 주목해야 한다. 본 교시들의 다양한 실시예들은, 다른 값들을 나타내며 여전히 본 개시의 범위 내에 있는 임의의 다양한 타입들의 물질을 이용하여 동작할 수 있다.
[0046] MTJ들에 의해 경험하게 되는 스위칭 문제들을 해결하기 위해, 비대칭적인 스위칭 방식을 제공하는 새로운 메모리 구성이 제시되는 바, 여기에서는 비트/소스 라인들 중 하나가 코어 네트워크 전압에 결합되는 한편, 다른 소스/비트 라인은 I/O 네트워크 전압에 결합된다. 이러한 구성에서, I/O 전압은 코어 네트워크 전압 보다 더 높은 전압을 제공한다. 도 7은 본 교시들의 일 실시예에 따라 구성되는 메모리 셀(70)의 대표적인 개략도이다. 메모리 셀(70)은 자기 메모리(미도시)의 컬럼 내의 가장 먼 비트 셀(700)을 도시한다. 비트 셀(700)은 (저항기로서 나타낸) MTJ 구조(701) 및 트랜지스터(702)를 포함한다. 소스 라인(703)이 트랜지스터(702)의 소스/드레인 단자에 결합되는 한편, 비트 라인(704)은 MTJ 구조(701)의 단자에 결합된다.
[0047] 비트 라인(704)은 비트 라인 구동기(705)에 의해 구동된다. 이 비트 라인 구동기(705)는 코어 네트워크 내에서 동작하여, 비트 라인(704)에 코어 전압 레벨들을 제공한다. 소스 라인(703)은 소스 라인 구동기(706)에 의해 구동된다. 이 소스 라인 구동기(706)는 소스 라인(703)에 I/O 네트워크 전압을 제공하도록 동작한다. 코어 네트워크 버퍼(707) 및 소스 라인 구동기(706)는, 코어 네트워크와 I/O 네트워크의 2개의 상이한 전압들 사이에서 전압 레벨들을 시프트시킬 수 있는 레벨 시프터(709)에 의해 제공되는 인터페이스에서 통신한다.
[0048] 메모리 셀(70)은, 자기 메모리(30)(도 3)와 같은 자기 메모리 내에 상주할 수 있다. 이러한 예시적인 구현에 있어서, 소스 및 비트 라인 구동기들(303)(도 3)은 비트 라인 구동기(705) 및 소스 라인 구동기(706)의 구성을 따르도록 변경될 것이다. 이는 각 소스 라인들(307)(도 3)을 더 높은 I/O 전압으로 인에이블시킬 것이다. 메모리 셀(70)의 전체 회로에 있어서, 기생 소스 저항(711) 및 기생 비트 저항(712)이 여전히 존재하는데, 이는 소스 라인 구동기(706), 비트 라인 구동기(705), 컬럼 스위치들(709 및 710), 도전성 트레이스 저항(402)(도 4) 및 트랜지스터(702)에 의해 부가되는 고유 저항 때문이다. 하지만, 더 높은 I/O 전압이 소스 라인(703)에 인가되기 때문에, 이러한 더 높은 I/O 전압으로 인해 기생 소스 저항(711) 양단에 전압 강하가 약간 증가된다고 하더라도, 트랜지스터(702)의 소스/드레인 단자에는 이 트랜지스터를 턴온시킬 정도로 충분한 전압 레벨이 있을 것이고, MTJ 구조(701)로 하여금 상태들을 스위치하게 하는 충분한 전압이 있을 것이다.
[0049] 도 8은 본 교시들의 일 실시예에 따라 구성되는 STT MRAM 셀에 대한 성능 기록(80)이다. 성능 기록(80)과 관련된 STT MRAM 셀은 메모리 셀(70)(도 7)과 매우 유사하게 구성되는 바, 소스 라인은, 비트 라인 상에 제공되는 것보다 더 높은 전압을 제공하도록 인에이블되는 소스 라인 구동기에 결합된다. 성능 기록(80)은 MTJ 구조를 통해 흐르는 전류 I(MTJ)(800), 비트 라인 바이어싱 전압 V(BL)(801), 소스 라인 바이어싱 전압 V(SL)(802) 및 워드 라인 전압 V(WL)(803)의 그래프들(이들 각각은 동일한 테스팅 시간 라인의 함수임)을 포함한다. 포인트(804)에서 시작하여 테스팅 시간 라인 전체에 걸쳐서, V(WL)(803)은 그의 하이 상태(high state)로 설정된다. 도 8에 도시된 예의 목적들을 위해, V(WL)(803)의 하이 상태는 1.2V 이다. 따라서, 기록 커맨드는 테스팅 시간 라인의 지속기간 동안 존재한다.
[0050] V(SL)(802)은 그의 하이 상태로 설정된 포인트(805)에서 시작된다. 도 8에 도시된 예의 목적들을 위해, V(SL)(802)의 하이 상태는 1.8V 이다. 이러한 하이 상태는 V(WL)(803)에 대해 이용가능한 전압보다 더 높은 전압 레벨을 나타낸다. V(BL)(801)은 그의 로우 상태로 설정된 포인트(807)에서 시작된다. 도 8에 도시된 예의 목적들을 위해, V(WL)(803), V(SL)(802) 및 V(BL)(801) 각각에 대한 로우 상태들은 0V 이다. 또한, V(BL)(801)의 하이 상태는 1.2V 이다. V(WL)(803)이 기록 커맨드로 활성화되고, 소스 라인이 그의 하이 상태인 V(SL)(802)에서 바이어스되고, 비트 라인이 그의 로우 상태인 V(BL)(801)에서 바이어스되기 때문에, I(MTJ)(800)는 시작 포인트(809)에서 100㎂인 것으로 측정된다. 포인트(810)에서, I(MTJ)(800)는 150㎂의 전류로 점프한다. I(MTJ)(800)에서의 전류 흐름에 있어서의 이러한 갑작스런 증가는 STT MTJ 구조에서의 저항이 감소한 결과이며, 이에 따라 MTJ 구조가 상태들을 스위칭했음을 나타낸다.
[0051] 포인트(806)에서, V(SL)(802)은 그의 로우 상태로 스위치되는 한편, V(BL)(801)은 포인트(808)에서 그의 하이 상태로 스위치된다. 비트 셀 바이어싱에 있어서의 이러한 변경은 I(MTJ)(800)가 전류 방향을 반전시키게 하지만, 포인트(811)에서 여전히 그의 하이 상태에서 유지된다. 포인트(812)에서, I(MTJ)(800)는 하이 전류 상태로부터 로우 전류 상태로 점프한다. I(MTJ)(800)에서의 전류 흐름에 있어서의 이러한 갑작스런 감소는 MTJ 구조에서의 저항이 증가한 결과이며, 이에 따라 MTJ 구조가 상태들을 다시 한번 스위칭했음을 나타낸다. 이러한 전류 시그니쳐(current signature)는 나머지 테스팅 시간 라인 동안 I(MTJ)(800) 내에서 계속된다. V(BL)(802)에 더 높은 전압 레벨을 인가 시에, MTJ 구조는 더 신뢰성있게 스위치될 수 있다. 시간 기간들(813 및 814)은, 포인트(809)에서의 고(high) 저항으로부터 포인트(810)에서의 더 낮은 저항으로 스위칭하기 위한, 그리고 포인트(811)에서의 저(low) 저항으로부터 포인트(812)에서의 더 높은 저항으로 스위칭하기 위한 스위칭 속도를, 각각 나타낸다.
[0052] 기생 저항들(711 및 712)(도 7)은 전압 감소 효과(voltage-reducing effect)를 가지며, 이에 따라 비트 셀(700)(도 7)과 같은 대표적인 비트 셀의 단자들에 인가되는 전압들은 소스 및 비트 라인 구동기들에 의해 소스 및 비트 라인들에 제공되는 최대량(full amount)보다 더 작아질 것이다. 이러한 전압 감소는 비트 셀의 동작을 훨씬 더 곤란하게 한다. 상기 설명한 바와 같이, MTJ 구조(701)(도 7)와 같은 MTJ 구조가 상태들을 스위칭하게 하기 위해서는 특정의 차동 전압(voltage differential)이 필요하다. 부가적으로, MTJ 구조가 상태들을 스위칭하기 전에, 전압 관계들은, 트랜지스터(702)(도 7)와 같은 비트 셀 트랜지스터를 활성화시킬 정도로 충분할 필요가 있을 것이다. 따라서, 비트 셀 단자들에 인가되는 전압을 증가시키기 위한 다른 방법은 소스 및 비트 라인 구동기들과 비트 셀 단자들 간의 전체 저항을 감소시키는 것이다.
[0053] 도 9는 본 교시들의 일 실시예에 따라 구성되는 자기 메모리(90)를 도시하는 개략도이다. 자기 메모리(90)는 일련의 컬럼들(909)로 구성된 다수의 메모리 비트 셀들(901)의 어레이(900)를 포함한다. 메모리 비트 셀들(901) 각각은 MTJ 구조(902) 및 트랜지스터(903)를 포함하며, 트랜지스터들(903)의 게이트 단자들은 워드 라인(910)에 결합된다. 소스 라인들(905) 및 비트 라인들(906)은 메모리 비트 셀들(901)을 구동 위치(driving location)(904)에 결합시킨다. 컬럼 스위치들(304) 및 단일의 공유되는 소스 및 비트 라인 구동기들(303)(도 3)을 포함하는 자기 메모리(30)(도 3)와 대조적으로, 자기 메모리(90)는 소스 라인들(905) 및 비트 라인들(906) 각각의 것을 위한 고 전압 구동기(907) 및 저 전압 구동기(908)를 각각 구비하도록 구성된다. 고 전압 구동기들(907)은 소스 라인들(905)에 결합되는 반면, 저 전압 구동기들(908)은 비트 라인들(906)에 결합된다. 고전압 구동기들(907) 및 저 전압 구동기들(908)은 또한, 이전에 컬럼 스위치들(304)(도 3)에 의해 공급되었던 기능을 제공하는 선택 논리(selection logic)를 포함한다. 컬럼 스위치들(304)(도 3) 및 단일의 공유되는 소스 및 비트 라인 구동기들(303)(도 3)을 제거함으로써, 개별적인 고 전압 구동기들(907) 및 저 전압 구동기들(908)을 부가하는 것의 순 효과(net effect)는 이러한 구동기들과 메모리 비트 셀들(901) 간의 저항을 상당히 감소시키는 것이다. 이러한 저항의 감소는 메모리 비트 셀들(901)의 단자들에서 더 높은 유효 전압이 인가되는 것으로 해석(translate)될 수 있는 바, 결과적으로 메모리 비트 셀들(901)에 대한 기록 프로세스가 더 신뢰성이 있게 된다.
[0054] 고 전압 구동기들(907) 및 저 전압 구동기들(908) 각각을 부가하는 것은, 이를 테면 자기 메모리(90)와 같은 자기 메모리를 통합하는 데에 이용되는 칩 면적을 증가킬 수 있다는 것을 주목해야 한다. 하지만, 증가된 칩 면적의 부정적인 효과들은, 메모리 내의 총 저항을 감소시킴으로써 실현되는 증가된 성능 이점들에 의해 상쇄된다(counter). 컬럼 스위치들(304)(도 3)은, 임의의 하나의 스위치에서의 저항에 의해 야기될 뿐만 아니라, 컬럼 스위치들(304)(도 3)의 저항이 동시에 경험되기 때문에 컬럼들(302)(도 3)에서의 총 저항이 단일 스위치의 저항보다 상당히 더 높아져 야기되는 상당한 저항을 메모리에 제공한다. 또한, 컬럼 스위치들(304)(도 3)의 위치 때문에, 이러한 컬럼 스위치들(304)(도 3)의 부가되는 저항을 고려하기 위해서는, 소스 및 비트 라인 구동기들(303)(도 3)이 더 강인할(robust) 필요가 있다. 컬럼 스위치들이 없다면, 각각의 개별적인 고 전압 구동기들(907) 및 저 전압 구동기들(908)은 소스 및 비트 라인 구동기들(303)(도 3) 만큼 강인할 필요가 없으며, 이에 따라 더 적은 저항을 부가하고, 실질적으로 더 작은 칩 면적을 개별적으로 요구한다.
[0055] 도 10은 본 교시들의 일 실시예에 따라 구성되는 STT MRAM 셀에 대한 성능 기록(1000)이다. 성능 기록(1000)과 관련된 STT MRAM 셀은 자기 메모리(90)(도 9)와 매우 유사하게 구성되는 바, 소스 라인은, 비트 라인 상에 제공되는 것 보다 더 높은 전압을 제공하도록 인에이블된 소스 라인 구동기에 결합된다. 성능 기록(1000)은 MTJ 구조를 통해 흐르는 전류 I(MTJ)(1001), 비트 라인 바이어싱 전압 V(BL)(1002), 소스 라인 바이어싱 전압 V(SL)(1003) 및 워드 라인 전압 V(WL)(1004)의 그래프들(이들 각각은 동일한 테스팅 시간 라인의 함수임)을 포함한다. 포인트(1005)에서 시작하여 테스팅 시간 라인 전체에 걸쳐서, V(WL)(1004)은 그의 하이 상태로 설정된다. 도 10에 도시된 예의 목적들을 위해, V(WL)(1004)의 하이 상태는 1.2V 이다. 따라서, 기록 커맨드는 테스팅 시간 라인의 지속기간 동안 존재한다.
[0056] V(SL)(1003)은 그의 하이 상태로 설정된 포인트(1006)에서 시작된다. 도 10에 도시된 예의 목적들을 위해, V(SL)(1003)의 하이 상태는 1.8V 이다. 이러한 하이 상태는 V(WL)(1004)에 대해 이용가능한 전압보다 더 높은 전압 레벨을 나타낸다. V(BL)(1002)은 그의 로우 상태로 설정된 포인트(1008)에서 시작된다. 도 10에 도시된 예의 목적들을 위해, V(WL)(1004), V(SL)(1003) 및 V(BL)(1002) 각각의 로우 상태들은 0V 이다. 또한, V(BL)(1002)의 하이 상태는 1.2V 인데, 이는 V(WL)(1004)에 대해 이용가능한 것과 동일한 더 낮은 전압이다. V(WL)(1004)이 기록 커맨드로 활성화되고, 소스 라인이 그의 하이 상태로 V(SL)(1003)에서 바이어스되고, 비트 라인이 그의 로우 상태로 V(BL)(1002)에서 바이어스되어, I(MTJ)(1001)는 시작 포인트(1010)에서 100㎂인 것으로 측정된다. 포인트(1011)에서, I(MTJ)(1001)는 150㎂의 전류로 점프한다. I(MTJ)(1001)에서의 전류 흐름에 있어서의 이러한 갑작스런 증가는 MTJ 구조 내의 저항이 감소한 결과이며, 이에 따라 MTJ 구조가 상태들을 스위칭했음을 나타낸다.
[0057] 포인트(1007)에서, V(SL)(1003)은 그 로우 상태로 스위치되는 반면, V(BL)(1002)은 포인트(1009)에서 그 하이 상태로 스위치된다. 비트 셀 바이어싱에 있어서의 이러한 변경은 I(MTJ)(1001)가 전류 방향을 반전시키게 하지만, 포인트(1012)에서 여전히 그 하이 전류 상태로 유지된다. 포인트(1013)에서, I(MTJ)(1001)는 하이 전류 상태로부터 로우 전류 상태로 점프한다. I(MTJ)(1001)에서의 전류 흐름에 있어서의 이러한 갑작스런 감소는 MTJ 구조 내의 저항이 증가한 결과이며, 이에 따라 MTJ 구조가 상태들을 다시 한번 스위칭했음을 나타낸다. 이러한 전류 시그니쳐는 나머지 테스팅 시간 라인 동안 I(MTJ)(1001) 내에서 계속된다. V(BL)(1002)에 더 높은 전압 레벨을 인가 시에, MTJ 구조는 더 신뢰성있게 스위치될 수 있다. 시간 기간들(1014 및 1015)은, 포인트(1010)에서의 고 저항으로부터 포인트(1011)에서의 더 낮은 저항으로 스위칭하기 위한, 그리고 포인트(1012)에서의 저 저항으로부터 포인트(1013)에서의 더 높은 저항으로 스위칭하기 위한 스위칭 속도를 각각 나타낸다. 라인 구동기들(이를 테면, 고 전압 구동기들(907)(도 9) 및 저 전압 구동기들(908)(도 9))과 개별적인 비트 셀들(이를 테면, 비트 셀들(901)(도 9)) 간의 총 기생 저항이 상당히 감소된 결과로서, 스위칭 속도 시간 기간들(813 및 814)(도 8)과 비교하여, 시간 기간들(1014 및 1015)이 감소되었다.
[0058] STT MRAM 설계의 스위칭 특성들을 고려함에 있어서, 상태들의 스위칭은 특정 세트의 파라미터들을 따른다. 도 11은 STT MRAM 설계에 대한 스위칭 특성들의 그래프(1100)이다. 스위칭 특성들은 그래프(1100)에 도시된 특성 곡선(T1)을 따른다. 특성 곡선(T1)은 임계 스위칭 전류(IC)(1101)를 스위칭 시간(t)(1102)의 함수로서 다룬다. 메모리는 먼저 특성 곡선(T1)의 포인트(1103)에서의 특성들로 설계된다. 이러한 기능적인 특성들 때문에, 메모리 설계에 전류(IC1)를 인가함으로써, 자기 메모리는 시간(t1) 이후 스위치될 것이다. 시간(t2)으로의 메모리 설계의 스위칭 속도를 증가시키기 위해, IC2의 전류가 메모리에 인가될 필요가 있을 것이다. 특성 곡선(T1)에 따라 t2의 이러한 새로운 스위칭 시간을 제공하게 될 메모리 시스템을 설계함에 있어서, 설계자들은 특정의 설계 트레이드 오프들(design trade-offs)를 해결해야 할 필요가 있을 것이다. 예를 들어, 기존의 디바이스들은 전류(Ic1) 만을 공급하도록 제한되는 전력원들을 가질 수 있다. 따라서, 스위칭 속도를 개선하기 위해, 파워 서플라이들이 대체될 것이다. 이러한 대체는 더 높은 전력 출력 요건들 때문에 비용이 더 많이 들 수 있거나, 더 많은 공간을 차지할 수 있거나, 또는 동작하는 동안 더 많은 전력을 이용할 가능성이 있을 것이다. 배터리 전력으로 동작하는 이동 디바이스에 있어서, 전력 소모는 심각한 고려사항이다. 따라서, 스위칭 시간의 감소는, 이러한 감소가 요구할 수 있는 추가의 금전적인 그리고 전력적인 비용들을 고려하면 비용 효율이 높을 수 없다.
[0059] 특정 메모리 설계의 동작을 변경하고자 시도하는 대신, 본 교시들의 다양한 실시예들은 설계 그 자체를 변경하였다. 이러한 설계 변경 때문에, 전체적인 동작 특성들이 변경된다. 도 12는 특성 곡선(T1)에 의해 표현되는 제 1 메모리 설계 및 본 교시들의 일 실시예에 따라 구성되는 제 2 메모리 설계의 스위칭 특성들의 그래프(1200)이다. 특성 곡선(T1)은 도 11에 도시된 것과 동일한 스위칭 특성들을 나타낸다. 포인트(1103)에서, 특성들은 전류(ICF)의 인가에 의한 t1의 스위칭 시간을 나타낸다. 본 교시들의 일 실시예에 따라 구성되는 메모리 설계는 특성 곡선(T2)에 나타낸 동작 특성들을 갖는다. T2 메모리 설계는, 그리고 도 7 및 9와 관련하여 설명된 바와 같이, 관련된 소스 라인에 인가되는 전압을 증가시킴으로써 스위칭을 개선하며 전체적인 기생 저항을 감소시킨다. 특성 곡선(T2)에 의해 나타낸 메모리 설계는 더 빠른 스위칭 메모리를 생성하기 때문에, 전체 특성 곡선(T2)은 시간에 있어서 시프트하였다. 따라서, 동일한 임계 전류(ICF)를 제공함으로써, 새로운 메모리 설계는 시간(t2)에서 스위치된다. 보다 빨리 스위칭함으로써, 워드 라인이 보다 빨리 셧오프(shut off)할 수 있게 되어, 기본 시스템에 대한 전력을 절감한다.
[0060] 자기 메모리(90)(도 9)의 고 전압 구동기(907)(도 9)를 설계에 있어서, 이전에 컬럼 스위치들(304)(도 3)에 의해 제공되었던 스위칭 기능을 수행하기 위해, 스위칭 논리가 부가된다. 도 13은 본 교시들의 일 실시예에 따라 구성되는 셀 선택 회로(1300)를 도시하는 논리도이다. 셀 선택 회로(1300)는 본 교시들의 일 실시예에 따라 구성되는 더 높은 전압 소스 라인 구동기들에 대한 스위칭 기능을 제공한다. 이러한 신호들은 셀 선택 회로(1300) 내에서의 스위칭 기능을 제어하는 데에 이용된다. 기록 신호(1305)는, 메모리 "기록"이 활성화될 경우, 워드 라인으로부터 수신되는 신호를 나타낸다. 컬럼-선택(col-sel) 신호(1306)는 어드레스 정보로서 워드 라인으로부터 오는 다른 신호이다. 이 어드레스 정보는 col-sel 신호(1306)를 얻기 위해 디코딩된다. 더 높은 전압들을 취급함에 있어서, 레벨 시프터들(1301)은 자기 메모리 시스템의 더 낮은 전압들로부터의 전압 변환들을 제공한다. 기록-데이터 신호(1307)는 메모리 셀에 기록될 데이터를 나타내는 신호이다.
[0061] 이러한 3개의 신호들, 즉 기록 신호(1305), col-sel 신호(1306) 및 기록-데이터 신호(1307)를 이용하여, 셀 선택 회로(1300)는 자신의 소스 라인을 바이어싱할지 또는 하지 않을지를 결정한다. 기록 신호(1305) 및 col-sel 신호(1306)는 NAND 게이트(1302)에 입력된다. NAND 게이트(1302)로부터의 결과 신호는 기록-데이터 신호(1307)와 함께 OR 게이트(1303)에 대한 입력으로서 이용된다. OR 게이트(1303)로부터의 결과 신호는 이후 인버팅 버퍼(1304)(inverting buffer)를 통해 처리된다. 인버팅 버퍼(1304)는, OR 게이트(1303)로부터의 결과 신호가 논리 '0'일 경우에는 더 높은 전압 레벨로 소스 라인을 바이어싱할 것이고, 또는 OR 게이트(1303)로부터의 결과 신호가 논리 '1'일 경우에는 소스 라인을 0V로 둘 것이다. 따라서, 메모리 셀에 '0'을 기록하고자 시도할 경우, 소스 라인은 더 높은 전압 레벨에서 바이어스될 것이며, 메모리 셀에 '1'을 기록하고자 시도할 경우, 소스 라인은 0V에서 바이어스될 것이다. 셀 선택 회로(1300)의 전체의 동작 특성들은 하기의 표 1에 제공된다. 표 1의 'X' 엔트리들은, 신호가 '0'이었는지 또는 '1'이었는지에 관계없이 결과가 변경되지 않는 경우를 나타낸다.
기록 Col-Sel 데이터 SL
0 X X 0
X 0 X 0
1 1 0 1
1 1 1 0
[0062] 도 14는 본 교시들의 일 실시예에 따라 구성되는 셀 선택 회로(1400)를 도시하는 논리도이다. 셀 선택 회로(1400)는 본 교시들의 일 실시예에 따라 구성되는 더 낮은 전압 비트 라인 구동기들에 대한 스위칭 기능을 제공한다. 셀 선택 회로(1400)는 셀 선택 회로(1300)(도 13)에 의해 이용되는 것과 동일한 3개의 신호들을 이용한다. 기록 신호(1305) 및 col-sel 신호들(1306)이 NAND 게이트(1403)로의 입력으로서 이용된다. NAND 게이트(1403)로부터의 결과 신호는 기록-데이터 신호(1307)와 함께 OR 게이트(1045)로의 입력으로서 이용된다. OR 게이트(1405)로부터의 결과 신호는 상보성 금속 산화물 실리콘(CMOS) 구성의 스위치(1407)의 p-타입 트랜지스터(1408) 부분에 대한 게이트 입력으로서 이용된다.
[0063] 기록 신호(1305) 및 col-sel 신호(1306)는 또한 NAND 게이트(1404)로의 입력으로서 이용된다. NAND 게이트(1404)로부터의 결과 신호는 기록-데이터 신호(1307)와 함께 OR 게이트(1406)로의 입력으로서 이용된다. OR 게이트(1406)로부터의 결과 신호는 CMOS 구성의 스위치(1407)의 n-타입 트랜지스터(1409)로의 게이트 입력으로서 이용된다. p-타입 트랜지스터(1408) 및 n-타입 트랜지스터(1409)가 어떻게 바이어스되는 지에 기초하여, 셀 선택 회로(1400)는 더 낮은 전압 레벨로 비트 라인을 바이어스하거나, 또는 비트 라인을 0V로 둘 것이다. 따라서, 메모리 셀에 '1'을 기록하고자 시도할 경우, 비트 라인은 더 낮은 전압 레벨에서 바이어스될 것이며, 메모리 셀에 '0'을 기록하고자 시도할 경우, 비트 라인은 0V에서 바이어스될 것이다. 셀 선택 회로(1300)의 전체의 동작 특성들은 하기의 표 2에 제공된다. 표 2에서의 'X' 엔트리들은, 신호가 '0'이었는지 또는 '1'이었는지에 관계없이 결과가 변경되지 않는 경우를 나타낸다.
기록 Col-Sel 데이터 SL
0 X X 0
X 0 X 0
1 1 0 0
1 1 1 1
[0064] 도 13 및 14와 관련하여 설명 및 예시된 셀 선택 회로들은 단지, 더 높은 전압 소스 라인 구동기들 및 더 낮은 전압 비트 라인 구동기들 내에 통합될 수 있는 회로 구성들의 예들일 뿐임을 주목해야 한다. 본 교시들의 다양한 부가적인 실시예들은 메모리 비트 셀 선택을 구현하기 위해 상이한 논리 구성들을 이용할 수 있다.
[0065] 도 15는 본 교시들의 일 실시예에 따라 구성되는 자기 비트 셀 디바이스(1500)를 도시하는 블록도이다. 자기 비트 셀 디바이스(1500)는 외부 전력원(1502)에 의해 전력이 공급되는 내부 디바이스 섹션(1501)을 포함한다. 내부 디바이스 섹션(1501)은, 비트 셀 엘리먼트들(1503-1 내지 1503-N)과 같은 비트 셀 엘리먼트들의 어레이를 포함한다. 비트 셀 엘리먼트들(1503-1 내지 1503-N) 각각은 비트 라인(BL), 소스 라인(SL) 및 워드 라인(WL)을 갖는 바, 이들은 SL 구동기들(1504-1 내지 1504-N), BL 구동기들(1505-1 내지 1505-N) 및 WL 구동기(1509) 각각에 의해 전력을 공급받는다. 본원에서 제시되는 교시들에 따르면, 도 15에 도시된 실시예는 SL 구동기들(1504-1 내지 1504-N)을 통해 SL 상에 더 높은 전압을 제공한다. 이러한 더 높은 전압은 전하 펌프(1506)를 통해 외부 전력원(1502)에 의해 제공된다. 전하 펌프(1506)는, 비트 셀 엘리먼트들(1503-1 내지 1503-N)의 SL들에게 적절한 더 높은 전압을 공급하기 위해, 외부 전력원(1502)으로부터 수신되는 전압을 스텝업(step up) 또는 스텝다운(step down)시킬 수 있다. 전하 펌프(1506)를 이용함으로써, 자기 비트 셀 디바이스(1500)는 외부 전력원(1502)으로부터 공급되는 단일 전압을 이용하여, 소스 라인들에 대해 이용되는 상이한 전압들을 발생시켜 공급할 수 있다.
[0066] 다양한 대안적인 실시예들에서는, 전하 펌프들(1507 및 1508) 중 어느 하나 또는 둘 모두가 내부 디바이스 섹션(1501) 내에서 구현될 수 있다. 예를 들어, 소스 라인들에 제 1 전압이 제공되고, 비트 라인들과 워드 라인들 둘 모두에 제 2 전압이 제공된다면(제 1 전압은 제 2 전압 보다 더 높고, 외부 전력원(1502)에 의해 공급되는 전압은 제 1 전압과 제 2 전압 둘 모두와 상이함), 전하 펌프들(1506 및 1507)은 외부 전력원(1502)으로부터 전압을 받아, (전하 펌프(1506)에 의해) 제 1 전압 및 (전하 펌프(1507)에 의해) 제 2 전압을 생성할 것이다. 개별적인 예에서, 워드 라인에 제 3 전압이 제공되었다면, 이 제 3 전압은 외부 전력원(1502)에 의해 공급되는 전압을 이용하여 전하 펌프(1508)에 의해 생성될 것이다.
[0067] 선택된 대안적인 실시예들에서, 소스 라인, 비트 라인, 또는 워드 라인 중 어느 것에 인가될 전압이 외부 전력원(1502)에 의해 공급되는 전압과 동일한 경우, 전하 펌프들(1506 내지 1508) 중 해당하는 전하 펌프는 내부 디바이스 섹션 내에 포함되지 않을 수도 있다는 것을 주목해야 하는데, 이 경우, 전압은 외부 전력원(1502)으로부터, SL 구동기들(1504-1 내지 1504-N), BL 구동기들(1505-1 내지 1505-N), 및/또는 WL 구동기(1509)와 같은 해당하는 구동기들에 직접 공급될 것이다.
[0068] 비록 특정의 회로가 설명되었지만, 당업자라면 본 발명을 실행하는 데에 개시된 모든 회로가 반드시 요구되는 것은 아니라는 것을 이해할 것이다. 또한, 본 발명에만 집중하기 위해, 잘 알려진 특정 회로들에 대해서는 설명하지 않았다. 유사하게, 비록 상기 설명이 특정 위치들에서 논리 "0" 및 "1"을 지칭하였지만, 당업자라면, 본 발명의 동작에 영향을 주지 않으면서, 이러한 논리 값들이 스위치될 수 있고, 그에 따라 회로의 나머지 부분도 조정될 수 있다는 것을 인식한다.
[0069] 개선된 비트 셀 엘리먼트들은, 이동 디바이스들, 예컨대 휴대용 컴퓨터들, 휴대 전화들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 휴대 정보 단말기(personal data assistant)들과 같은 휴대용 데이터 유닛들, 미터 판독 장비(meter reading equipment)와 같은 고정된 위치 데이터 유닛들(fixed location data units), 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들(entertainment units), 네비게이션 디바이스들, 또는 컴퓨터들 내에 포함될 수 있다.
[0070] 비록 본 교시들 및 그 장점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의되는 교시들의 기술을 벗어나지 않으면서, 다양한 변경들, 대체들 및 교체들이 이루어질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에서 설명된 프로세스, 머신, 제조, 물질 조성, 수단, 방법들 및 단계들의 특정 양상들로 제한되는 것으로 의도되지 않는다. 당업자라면 상기 개시로부터, 본원에서 설명된 해당하는 양상들과 동일한 기능을 실질적으로 수행하거나 또는 이러한 양상들과 동일한 결과를 실질적으로 달성하는, 현재 존재하거나 또는 이후에 개발될 프로세스들, 머신들, 제조, 물질 조성들, 수단, 방법들 또는 단계들이 본 교시들에 따라 이용될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 첨부된 청구항들은 이러한 청구항들의 범위 내에서, 이러한 프로세스들, 머신들, 제조, 물질 조성들, 수단, 방법들, 또는 단계들을 포함하는 것으로 의도된다.

Claims (25)

  1. 자기 비트 셀 기록 회로(magnetic bit cell write circuit)로서,
    제 1 단자에 고정 전위를 초과하는 제 1 전압을 인가하는 제 1 기록 구동기(write driver);
    제 2 단자에 상기 제 1 전압보다 더 높은, 상기 고정 전위를 초과하는 제 2 전압을 인가하는 제 2 기록 구동기 ―상기 제 2 기록 구동기는 상기 제 1 전압과 상기 제 2 전압 사이를 시프트하도록 구성되는 레벨 시프터(level shifter)를 포함함― ; 및
    제 1 면에서의 상기 제 1 단자에서 상기 제 1 기록 구동기에 결합되고, 제 2 면에서의 상기 제 2 단자에서 상기 제 2 기록 구동기에 결합되는 적어도 하나의 자기 터널 접합(magnetic tunnel junction, MTJ) 구조를 포함하며,
    제 1 상태로부터 제 2 상태로 변경하기 위해 상기 MTJ 구조의 제 1 면은 상기 제 1 전압을 수신하고 상기 MTJ 구조의 제 2 면은 접지 전압을 수신하고, 상기 제 2 상태로부터 상기 제 1 상태로 변경하기 위해 상기 MTJ 구조의 제 2 면은 상기 제 2 전압을 수신하고 상기 MTJ 구조의 제 1 면은 상기 접지 전압을 수신하고,
    상기 제 1 전압은 코어 네트워크 전압에 적어도 부분적으로 기초하고, 상기 제 2 전압은 입/출력(I/O) 네트워크 전압에 적어도 부분적으로 기초하는,
    자기 비트 셀 기록 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    다수의 컬럼들 ―상기 적어도 하나의 MTJ 구조는 상기 다수의 컬럼들 중 하나 내에 상주함―;
    상기 다수의 컬럼들의 각각의 추가의 컬럼 내의 적어도 하나의 추가의 MTJ 구조;
    상기 다수의 컬럼들의 각각의 추가의 컬럼에 결합되는 적어도 하나의 추가의 저(low) 전압 기록 구동기 ―상기 적어도 하나의 추가의 저 전압 기록 구동기는 상기 제 1 전압을 인가함―; 및
    상기 다수의 컬럼들의 각각의 추가의 컬럼에 결합되는 적어도 하나의 추가의 고(high) 전압 기록 구동기 ―상기 적어도 하나의 추가의 고 전압 기록 구동기는 상기 제 2 전압을 인가함―;
    를 더 포함하고,
    상기 적어도 하나의 추가의 MTJ 구조는 상기 제 1 상태로부터 상기 제 2 상태로 변경하기 위해 상기 제 1 전압을 수신하고, 상기 제 2 상태로부터 상기 제 1 상태로 변경하기 위해 상기 제 2 전압을 수신하는,
    자기 비트 셀 기록 회로.
  4. 제 3 항에 있어서,
    상기 제 1 기록 구동기 및 상기 적어도 하나의 추가의 저 전압 기록 구동기 내의 제 1 선택 회로 ―상기 제 1 선택 회로는 기록 커맨드 동안 수신되는 어드레스 정보에 기초하여 상기 적어도 하나의 MTJ 구조와 상기 적어도 하나의 추가의 MTJ 구조 중에서 하나를 선택하도록 구성됨―; 및
    상기 제 2 기록 구동기 및 상기 적어도 하나의 추가의 저 전압 기록 구동기 내의 제 2 선택 회로 ―상기 제 2 선택 회로는 상기 어드레스 정보에 기초하여 상기 적어도 하나의 MTJ 구조와 상기 적어도 하나의 추가의 MTJ 구조 중에서 하나를 선택하도록 구성됨―;
    를 더 포함하는,
    자기 비트 셀 기록 회로.
  5. 제 1 항에 있어서,
    이동 전화, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛(entertainment unit), 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛(fixed location data unit) 중에서 적어도 하나 내에 통합되는,
    자기 비트 셀 기록 회로.
  6. 제 1 항에 있어서,
    반도체 다이 내에 통합되는,
    자기 비트 셀 기록 회로.
  7. 자기 랜덤 액세스 메모리(magnetic random access memory, MRAM)로서,
    다수의 메모리 컬럼들 ―상기 다수의 메모리 컬럼들 각각은 적어도 하나의 자기 비트 셀을 가짐―
    다수의 소스 라인들 ― 상기 다수의 소스 라인들 각각은 상기 다수의 메모리 컬럼들 중 해당하는 컬럼과 연관되고, 상기 다수의 소스 라인들 각각은 상기 해당하는 컬럼의 상기 적어도 하나의 자기 비트 셀의 하나의 단자에 결합됨 ―;
    다수의 비트 라인들 ―상기 다수의 비트 라인들 각각은 상기 해당하는 컬럼과 연관되고, 상기 다수의 비트 라인들 각각은 상기 해당하는 컬럼의 상기 적어도 하나의 자기 비트 셀의 다른 단자에 결합됨 ―;
    다수의 제 1 구동기들 ― 상기 다수의 제 1 구동기들 각각은 상기 다수의 소스 라인들 중 해당하는 소스 라인에 결합되고, 상기 다수의 제 1 구동기들은 상기 적어도 하나의 자기 비트 셀을 제 1 상태로부터 제 2 상태로 변경하기 위해 고정 전위를 초과하는 제 1 구동기 전압을 인가하고, 상기 적어도 하나의 자기 비트 셀을 상기 제 2 상태로부터 상기 제 1 상태로 변경하기 위해 접지 전압을 인가함 ―; 및
    다수의 제 2 구동기들 ― 상기 다수의 제 2 구동기들 각각은 상기 다수의 비트 라인들 중 해당하는 비트 라인에 결합되고, 상기 다수의 제 2 구동기들은 상기 적어도 하나의 자기 비트 셀을 상기 제 2 상태로부터 상기 제 1 상태로 변경하기 위해 상기 고정 전위를 초과하는 제 2 구동기 전압을 인가하고, 상기 적어도 하나의 자기 비트 셀을 상기 제 1 상태로부터 상기 제 2 상태로 변경하기 위해 접지 전압을 인가하고, 상기 다수의 제 2 구동기들 각각은 상기 제 1 구동기 전압과 상기 제 2 구동기 전압 사이를 시프트하도록 구성되는 레벨 시프터를 포함하고, 상기 제 1 구동기 전압은 코어 네트워크 전압에 적어도 부분적으로 기초하고, 상기 제 2 구동기 전압은 입/출력(I/O) 네트워크 전압에 적어도 부분적으로 기초함―;
    을 포함하는,
    자기 랜덤 액세스 메모리(MRAM).
  8. 제 7 항에 있어서,
    상기 적어도 하나의 자기 비트 셀은,
    자기 터널 접합(MTJ) 구조; 및
    상기 MTJ 구조에 결합된 트랜지스터;
    를 포함하는,
    자기 랜덤 액세스 메모리(MRAM).
  9. 제 7 항에 있어서,
    상기 다수의 제 1 구동기들 각각 내의 제 1 선택 회로 ― 상기 제 1 선택 회로는, 상기 MRAM의 워드 라인으로부터 수신되는 어드레스 신호에 기초하여, 상기 다수의 제 1 구동기들 중 연관된 구동기에 의해 상기 다수의 소스 라인들 중 선택된 해당하는 소스 라인으로의 상기 제 1 구동기 전압의 인가를 제어함―; 및
    상기 다수의 제 2 구동기들 각각 내의 제 2 선택 회로 ― 상기 제 2 선택 회로는, 상기 어드레스 신호에 기초하여, 상기 다수의 제 2 구동기들 중 연관된 구동기에 의해 상기 다수의 비트 라인들 중 선택된 비트 라인으로의 상기 제 2 구동기 전압의 인가를 제어함―;
    를 더 포함하는,
    자기 랜덤 액세스 메모리(MRAM).
  10. 제 7 항에 있어서,
    상기 제 2 구동기 전압은 상기 제 1 구동기 전압보다 더 높은,
    자기 랜덤 액세스 메모리(MRAM).
  11. 제 8 항에 있어서,
    상기 제 1 구동기 전압은 상기 MTJ 구조의 브레이크다운(breakdown) 전압 미만으로 선택되고, 상기 제 2 구동기 전압은 상기 MTJ 구조의 보장된 스위칭 전압(assured switching voltage)을 초과하는,
    자기 랜덤 액세스 메모리(MRAM).
  12. 제 7 항에 있어서,
    반도체 다이 내에 통합되는,
    자기 랜덤 액세스 메모리(MRAM).
  13. 제 7 항에 있어서,
    이동 전화, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛 중 적어도 하나 내에 통합되는,
    자기 랜덤 액세스 메모리(MRAM).
  14. 자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법으로서,
    상기 MTJ 구조와 연관된 워드 라인 상에서 기록 신호를 수신하는 것;
    상기 기록 신호에 응답하여, 상기 MTJ 구조에 기록될 기록 데이터를 검출하는 것;
    상기 기록 데이터가 제 1 값인 것에 응답하여, 상기 MTJ 구조의 하나의 단자에 결합된 비트 라인 상에서 고정 전위를 초과하는 제 1 전압을 수신하고, 소스 라인 상에서 접지 전압을 수신하는 것 ― 상기 제 1 전압은 상기 MTJ 구조가 제 1 상태로부터 제 2 상태로 변경되게 함 ―; 및
    상기 기록 데이터가 제 2 값인 것에 응답하여, 상기 MTJ 구조의 다른 단자에 결합된 상기 소스 라인 상에서 상기 고정 전위를 초과하는 제 2 전압을 수신하고 상기 비트 라인 상에서 상기 접지 전압을 수신하는 것 ― 상기 제 2 전압은 상기 제 1 전압보다 더 높고, 상기 MTJ 구조가 상기 제 2 상태로부터 상기 제 1 상태로 변경되게 함―;
    을 포함하고,
    상기 제 1 전압은 코어 네트워크 전압에 적어도 부분적으로 기초하고, 상기 제 2 전압은 입/출력(I/O) 네트워크 전압에 적어도 부분적으로 기초하는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 자기 비트 셀 엘리먼트는 반도체 다이 내에 통합되는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  16. 제 14 항에 있어서,
    상기 자기 비트 셀 엘리먼트는, 이동 전화, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛 중 적어도 하나 내에 통합되는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  17. 제 14 항에 있어서,
    상기 비트 셀 엘리먼트는,
    자기 메모리; 또는
    자기 스핀-논리 디바이스(magnetic spin-logic device)
    를 포함하는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  18. 자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법으로서,
    상기 MTJ 구조와 관련된 워드 라인 상에서 기록 신호를 수신하는 단계;
    상기 기록 신호에 응답하여, 상기 MTJ 구조에 기록될 기록 데이터를 검출하는 단계;
    상기 기록 데이터가 제 1 값인 것에 응답하여, 상기 MTJ 구조의 하나의 단자에 결합된 비트 라인 상에서 고정 전위를 초과하는 제 1 전압을 수신하고, 소스 라인 상에서 접지 전압을 수신하는 단계 ― 상기 제 1 전압은 상기 MTJ 구조가 제 1 상태로부터 제 2 상태로 변경되게 함 ―; 및
    상기 기록 데이터가 제 2 값인 것에 응답하여, 상기 MTJ 구조의 다른 단자에 결합된 상기 소스 라인 상에서 상기 고정 전위를 초과하는 제 2 전압을 수신하고, 상기 비트 라인 상에서 상기 접지 전압을 수신하는 단계 ― 상기 제 2 전압은 상기 제 1 전압보다 더 높고, 상기 MTJ 구조가 상기 제 2 상태로부터 상기 제 1 상태로 변경되게 함 ―;
    를 포함하고,
    상기 제 1 전압은 코어 네트워크 전압에 적어도 부분적으로 기초하고, 상기 제 2 전압은 입/출력(I/O) 네트워크 전압에 적어도 부분적으로 기초하는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  19. 제 18 항에 있어서,
    상기 자기 비트 셀 엘리먼트는 반도체 다이 내에 통합되는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  20. 제 18 항에 있어서,
    상기 자기 비트 셀 엘리먼트는, 이동 전화, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛 중 적어도 하나 내에 통합되는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  21. 제 18 항에 있어서,
    상기 자기 비트 셀 엘리먼트는,
    자기 메모리; 및
    자기 스핀-논리 디바이스
    중 하나를 포함하는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 방법.
  22. 자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 시스템으로서,
    상기 MTJ 구조와 연관된 워드 라인 상에서 기록 신호를 수신하기 위한 수단;
    상기 기록 신호에 응답하여 실행가능하며, 상기 MTJ 구조에 기록될 기록 데이터를 검출하기 위한 수단;
    상기 기록 데이터가 제 1 값인 것에 응답하여 실행가능하며, 상기 MTJ 구조의 하나의 단자에 결합된 비트 라인 상에서 고정 전위를 초과하는 제 1 전압을 수신하고, 소스 라인 상에서 접지 전압을 수신하기 위한 수단 ―상기 제 1 전압은 상기 MTJ 구조가 제 1 상태로부터 제 2 상태로 변경되게 함―; 및
    상기 기록 데이터가 제 2 값인 것에 응답하여 실행가능하며, 상기 MTJ 구조의 다른 단자에 결합된 상기 소스 라인 상에서 상기 고정 전위를 초과하는 제 2 전압을 수신하고, 상기 비트 라인 상에서 상기 접지 전압을 수신하기 위한 수단 ―상기 제 2 전압은 상기 제 1 전압보다 더 높고, 상기 MTJ 구조가 상기 제 2 상태로부터 상기 제 1 상태로 변경되게 함―;
    을 포함하고,
    상기 제 1 전압은 코어 네트워크 전압에 적어도 부분적으로 기초하고, 상기 제 2 전압은 입/출력(I/O) 네트워크 전압에 적어도 부분적으로 기초하는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 시스템.
  23. 제 22 항에 있어서,
    반도체 다이 내에 통합되는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 시스템.
  24. 제 22 항에 있어서,
    이동 전화, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템들(PCS) 유닛, 휴대용 데이터 유닛, 및 고정된 위치 데이터 유닛 중 적어도 하나 내에 통합되는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 시스템.
  25. 제 22 항에 있어서,
    상기 자기 비트 셀 엘리먼트는,
    자기 메모리; 또는
    자기 스핀-논리 디바이스
    를 포함하는,
    자기 비트 셀 엘리먼트의 자기 터널 접합(MTJ) 구조에 기록하기 위한 시스템.
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